JPH11265984A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH11265984A JPH11265984A JP10066336A JP6633698A JPH11265984A JP H11265984 A JPH11265984 A JP H11265984A JP 10066336 A JP10066336 A JP 10066336A JP 6633698 A JP6633698 A JP 6633698A JP H11265984 A JPH11265984 A JP H11265984A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- manufacturing
- film
- semiconductor device
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは強誘電体不揮発メモリ等に用いら
れる誘電体キャパシタを有する半導体装置の製造方法に
関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a dielectric capacitor used in a ferroelectric nonvolatile memory or the like.
【０００２】[0002]
【従来の技術】半導体メモリ装置に用いる誘電体キャパ
シタの電極材料としては、誘電体膜と電極との界面に電
気抵抗値の高い酸化物層が形成されることを防止するた
めに酸化しにくい白金族に属する金属もしくは酸化して
も導電性を保持する酸化ルテニウム（ＲｕＯ2 ）のよう
な材料を使用することが開示されている。一方、白金族
に属する金属は、化学的に非常に安定であるので、半導
体装置の製造プロセスにおける反応性イオンエッチング
法で微細加工を行うことは難しく、これらの材料を用い
て大容量メモリ装置を製造することは困難とされてい
る。そこで反応性イオンエッチング法を用いないで金属
配線を形成する方法としてめっき法が用いられている。2. Description of the Related Art As an electrode material of a dielectric capacitor used in a semiconductor memory device, platinum which is hardly oxidized to prevent an oxide layer having a high electric resistance value from being formed at an interface between a dielectric film and an electrode is used. The use of materials belonging to the group or materials such as ruthenium oxide (RuO 2 ), which retains conductivity when oxidized, is disclosed. On the other hand, metals belonging to the platinum group are extremely stable chemically, so that it is difficult to perform fine processing by a reactive ion etching method in a semiconductor device manufacturing process. It is considered difficult to manufacture. Therefore, a plating method is used as a method for forming a metal wiring without using a reactive ion etching method.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、白金族
金属の電極および配線の形成をめっき法によって行った
例がないことに加え、従来、一般的に金属層をめっき法
で製造するためのめっき浴には、還元剤もしくはｐＨ調
整用の緩衝剤としてナトリウムやカリウムを含む化合物
（例えば、Ｎａ2 ＨＰＯ4 ・１２Ｈ2 Ｏ、ＮａＮＯ2 、
ＮａＣｌ等）が添加されている。このようなナトリウム
やカリウムはトランジスタ特性を著しく劣化させること
から、上記のようなめっき浴を半導体装置の電極材料や
配線材料の形成プロセスで用いることはできない。However, there has been no example of forming platinum group metal electrodes and wirings by a plating method, and a plating bath for producing a metal layer by a plating method in general has conventionally been used. Include compounds containing sodium or potassium as a reducing agent or a buffer for pH adjustment (for example, Na 2 HPO 4 .12H 2 O, NaNO 2 ,
NaCl). Since such sodium or potassium significantly deteriorates transistor characteristics, such a plating bath cannot be used in a process of forming an electrode material or a wiring material of a semiconductor device.
【０００４】[0004]
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、第
１の製造方法は、基体上にめっきマスク層を形成した
後、このめっきマスク層に、基体に達する開口部を形成
する工程と、めっき法によって開口部内を埋め込む状態
に電極材料層を形成する工程と、開口部内に電極材料層
を残してめっきマスク層を除去し、残した電極材料層で
キャパシタの電極を成す工程とを備えている。SUMMARY OF THE INVENTION The present invention is a method for manufacturing a semiconductor device which has been made to solve the above-mentioned problems. The first method is to form a plating mask layer on a substrate, A step of forming an opening reaching the base in the mask layer, a step of forming an electrode material layer so as to fill the opening by plating, and removing the plating mask layer while leaving the electrode material layer in the opening. Forming an electrode of the capacitor using the electrode material layer.
【０００５】上記めっき法では、めっき浴に、ＩｒＣｌ
3 ・３Ｈ2 Ｏ、ＩｒＣｌ4 、（ＮＨ4 ）2 ＩｒＣｌ6 、
（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ2 Ｏ、Ｈ2
ＰｔＣｌ6 、ＰｄＣｌ2 ・４Ｈ2 Ｏ、ＰｄＳＯ4 ・２Ｈ
2 Ｏ、Ｈ3 ＲｈＣｌ6 、ＲｈＣｌ3 ・３Ｈ2 Ｏ、Ｒｈ
（ＮＯ3 ）2 ・２Ｈ2 Ｏ、Ｒｈ（ＳＯ4 ）3 、Ｒｈ（Ｏ
Ｈ）3 、ＲｕＣｌ3 ・Ｈ2 Ｏ、ＲｕＮＯＣｌ3 なる化学
式で表される金属化合物のうちの少なくとも１種を選択
して溶解させた溶液を用い、かつその溶液の水素イオン
濃度のｐＨを０．５〜６の範囲内の値にする。In the above plating method, IrCl is added to a plating bath.
3 · 3H 2 O, IrCl 4 , (NH 4) 2 IrCl 6,
(NH 4) 2 PtCl 6, PtCl 4 · 5H 2 O, H 2
PtCl 6, PdCl 2 · 4H 2 O, PdSO 4 · 2H
2 O, H 3 RhCl 6 , RhCl 3 .3H 2 O, Rh
(NO 3) 2 · 2H 2 O, Rh (SO 4) 3, Rh (O
H) 3 , RuCl 3 .H 2 O, and a solution in which at least one metal compound represented by the chemical formula of RuNOCl 3 is selected and dissolved, and the pH of the hydrogen ion concentration of the solution is set to 0.1. The value should be in the range of 5-6.
【０００６】またはめっき浴に、（ＮＨ4 ）2 ＩｒＣｌ
6 、ＩｒＣｌ3 ・３Ｈ2 Ｏ、Ｐｔ（ＮＨ3 ）2 （Ｎ
Ｏ2 ）2 、（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ
2 Ｏ、Ｐｄ（ＮＨ3 ）2 （ＮＯ2 ）2 、ＰｄＣｌ2 ・４
Ｈ2 Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｒｈ（ＯＨ）3 、Ｒｈ
（ＮＯ3 ）2 ・２Ｈ2 Ｏ、ＲｈＣｌ3 ・３Ｈ2 Ｏ、Ｒｕ
Ｃｌ3 ・Ｈ2 Ｏなる化学式で表される金属化合物のうち
の少なくとも１種を選択して溶解させた溶液を用い、か
つその溶液の水素イオン濃度のｐＨを７．５〜１０の範
囲内の値に設定する。[0006] Alternatively, (NH 4 ) 2 IrCl
6 , IrCl 3 .3H 2 O, Pt (NH 3 ) 2 (N
O 2) 2, (NH 4 ) 2 PtCl 6, PtCl 4 · 5H
2 O, Pd (NH 3) 2 (NO 2) 2, PdCl 2 · 4
H 2 O, PdSO 4 · 2H 2 O, Rh (OH) 3, Rh
(NO 3) 2 · 2H 2 O, RhCl 3 · 3H 2 O, Ru
A solution in which at least one metal compound represented by the chemical formula of Cl 3 · H 2 O is selected and dissolved is used, and the pH of the hydrogen ion concentration of the solution is in the range of 7.5 to 10. Set to a value.
【０００７】上記第１の製造方法では、めっき法により
電極材料層を形成し、しかもそのめっき浴に上記金属化
合物のうちの少なくとも１種を選択して溶解させた溶液
を用いることで、ナトリウム、カリウム等の半導体装置
の特性、特にはトランジスタの特性に悪影響を及ぼす物
質が入っていないめっき浴にすることが可能になる。し
たがって、上記めっき浴を用いためっき法により電極材
料層を形成しても、トランジスタの特性を劣化させるこ
とはない。また基体上のめっきマスク層に形成した開口
部内を埋め込む状態に、めっき法により電極材料層を形
成した後、めっきマスク層を除去して、残した電極材料
層を電極とすることから、電極は基体上より突出した状
態に形成される。そのため、この電極を用いてキャパシ
タを形成した場合には、電極の側壁面積分だけキャパシ
タ容量を大きくすることが可能になる。In the first manufacturing method, an electrode material layer is formed by a plating method, and a solution in which at least one of the above metal compounds is selected and dissolved is used in the plating bath, so that sodium, A plating bath containing no substance that adversely affects the characteristics of a semiconductor device such as potassium, particularly the characteristics of a transistor, can be obtained. Therefore, even if the electrode material layer is formed by the plating method using the plating bath, the characteristics of the transistor are not deteriorated. Also, since the electrode material layer is formed by a plating method so as to fill the opening formed in the plating mask layer on the base, the plating mask layer is removed, and the remaining electrode material layer is used as an electrode. It is formed so as to protrude from the base. Therefore, when a capacitor is formed using this electrode, it is possible to increase the capacitance of the capacitor by the side wall area of the electrode.
【０００８】第２の製造方法は、基体上に形成された絶
縁膜にキャパシタの電極が設けられる凹部を形成する工
程と、めっき法によって、凹部内を埋め込む状態に電極
材料層を形成する工程と、絶縁膜が表出するまで電極材
料層を除去して凹部内に電極材料層を残し、残した電極
材料層でキャパシタの電極を成す工程とを備えている。
また、このめっき法では、上記第１の製造方法に用いた
めっき浴を用いる。The second manufacturing method includes a step of forming a recess in which an electrode of a capacitor is provided in an insulating film formed on a base, and a step of forming an electrode material layer so as to fill the recess by plating. Removing the electrode material layer until the insulating film is exposed, leaving the electrode material layer in the recess, and forming the electrode of the capacitor with the remaining electrode material layer.
In this plating method, the plating bath used in the first manufacturing method is used.
【０００９】上記第２の製造方法では、めっき法により
電極材料層を形成し、しかもそのめっき浴に上記めっき
浴を用いることで、ナトリウム、カリウム等の半導体装
置の特性、特にはトランジスタの特性に悪影響を及ぼす
物質が入っていないめっき浴を用いることが可能にな
る。したがって、上記めっき浴を用いためっき法により
電極材料層を形成しても、トランジスタの特性を劣化さ
せることはない。また、基体上の絶縁膜に形成した凹部
内を埋め込む状態に電極材料層を形成した後、絶縁膜が
表出するまで電極材料層を除去して、凹部内に残した電
極材料層を電極とすることから、電極上面と絶縁膜上面
とはほぼ同一平面上に形成される。そのため、この電極
を用いてキャパシタを形成した場合には、キャパシタの
誘電体膜を塗布法またはスパッタ法等のカバリッジ性を
問題とする方法でも形成することが可能になる。In the second manufacturing method, an electrode material layer is formed by a plating method, and by using the plating bath as a plating bath, characteristics of a semiconductor device such as sodium and potassium, in particular, characteristics of a transistor are reduced. It is possible to use a plating bath that does not contain a substance having an adverse effect. Therefore, even if the electrode material layer is formed by the plating method using the plating bath, the characteristics of the transistor are not deteriorated. After the electrode material layer is formed so as to fill the recess formed in the insulating film on the base, the electrode material layer is removed until the insulating film is exposed, and the electrode material layer remaining in the recess is referred to as an electrode. Therefore, the upper surface of the electrode and the upper surface of the insulating film are formed on substantially the same plane. Therefore, when a capacitor is formed using this electrode, the dielectric film of the capacitor can be formed by a method having a problem of coverage such as a coating method or a sputtering method.
【００１０】第３の製造方法は、基体上に絶縁膜を形成
した後、絶縁膜に、基体に達する凹部（例えば接続孔、
溝、または溝とその底部側に形成した接続孔）を形成す
る工程と、絶縁膜上にめっきマスク層を形成した後、凹
部上のめっきマスク層に、該凹部の底部が露出する状態
に開口部を形成する工程と、めっき法によって開口部内
および凹部内を埋め込む状態に電極材料層を形成する工
程と、凹部および開口部に埋め込んだ電極材料層を残し
てめっきマスク層を除去することで、残した電極材料層
でキャパシタの電極と導電体部とを成すとともに、導電
体部上の電極材料層でキャパシタの電極を成す工程とを
備えている。また、このめっき法では、上記第１の製造
方法に用いためっき浴を用いる。In a third manufacturing method, after an insulating film is formed on a substrate, a concave portion (for example, a connection hole,
Forming a groove, or a groove and a connection hole formed on the bottom side thereof), forming a plating mask layer on the insulating film, and then opening the plating mask layer on the concave portion so that the bottom of the concave portion is exposed. Forming a portion, a step of forming an electrode material layer in a state of burying the opening and the recess by plating, and removing the plating mask layer leaving the electrode material layer buried in the recess and the opening, Forming the electrode of the capacitor and the conductor using the remaining electrode material layer, and forming an electrode of the capacitor using the electrode material layer on the conductor. In this plating method, the plating bath used in the first manufacturing method is used.
【００１１】第３の製造方法では、めっき法により電極
材料層を形成し、しかもそのめっき浴に上記めっき浴を
用いることで、ナトリウム、カリウム等の半導体装置の
特性、特にはトランジスタの特性に悪影響を及ぼす物質
が入っていないめっき浴を用いることが可能になる。し
たがって、上記めっき浴を用いためっき法により電極材
料層を形成しても、トランジスタの特性を劣化させるこ
とはない。また、開口部内および凹部内を埋め込む状態
に電極材料層を形成することから、凹部内に埋め込まれ
た電極材料層が導電体部（例えば接続プラグ等）とな
り、その上部の電極材料層が電極となり、電極と同時工
程で導電体部も形成されるので、製造工程数が削減され
る。また、接続プラグと電極とを別々の工程で形成した
従来の製造方法で問題となる接続プラグ上に形成される
自然酸化膜は、上記導電体部上には形成されない。した
がって、自然酸化膜の除去工程も削減でき、さらに導電
体部と電極との接続抵抗は小さくなる。In the third manufacturing method, by forming an electrode material layer by a plating method and using the above-mentioned plating bath as the plating bath, the characteristics of the semiconductor device such as sodium and potassium, especially the characteristics of the transistor are adversely affected. It is possible to use a plating bath that does not contain a substance that exerts the following effects. Therefore, even if the electrode material layer is formed by the plating method using the plating bath, the characteristics of the transistor are not deteriorated. Further, since the electrode material layer is formed so as to be embedded in the opening and the recess, the electrode material layer embedded in the recess becomes a conductor portion (for example, a connection plug or the like), and the upper electrode material layer becomes an electrode. Since the conductor portion is also formed at the same time as the electrode, the number of manufacturing steps is reduced. In addition, a natural oxide film formed on the connection plug, which is a problem in the conventional manufacturing method in which the connection plug and the electrode are formed in separate steps, is not formed on the conductor. Therefore, the step of removing the natural oxide film can be reduced, and the connection resistance between the conductor and the electrode is reduced.
【００１２】[0012]
【発明の実施の形態】本発明の第１の製造方法に係わる
第１の実施の形態の一例を、図１の製造工程図によって
説明する。なお、以下の説明では基本的に物質名、化合
物名等は元素記号を用いて示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS One example of a first embodiment according to a first manufacturing method of the present invention will be described with reference to a manufacturing process diagram of FIG. In the following description, substance names, compound names, and the like are basically indicated using element symbols.
【００１３】図１の（１）に示すようにＳｉ基板１１上
に、例えば素子や配線等（図示省略）を形成した後、層
間絶縁膜１２を例えばホウ素リンシリケートガラス（Ｂ
ＰＳＧ）で５００ｎｍの厚さに形成する。次いで、レジ
スト塗布およびリソグラフィー技術により、プラグ電極
を形成する領域上に開口部を設けたレジストマスク（図
示省略）を形成した後、エッチング技術により、上記層
間絶縁膜１２にプラグ電極を形成するための接続孔１３
を形成する。この接続孔１３は、例えばトランジスタの
拡散層（図示省略）に通じるものである。その後、上記
レジストマスクを除去する。続いて、通常のプラグ電極
の形成技術により、上記接続孔１３にプラグ電極１４を
埋め込むように形成する。したがって、プラグ電極１４
は、図示しない上記トランジスタの拡散層に接続されて
いる。As shown in FIG. 1A, after, for example, elements, wirings, etc. (not shown) are formed on a Si substrate 11, an interlayer insulating film 12 is made of, for example, boron phosphorus silicate glass (B).
(PSG) to a thickness of 500 nm. Next, after forming a resist mask (not shown) having an opening on a region where a plug electrode is to be formed by a resist coating and lithography technique, an etching technique is used to form a plug electrode in the interlayer insulating film 12. Connection hole 13
To form The connection hole 13 communicates with, for example, a diffusion layer (not shown) of the transistor. After that, the resist mask is removed. Subsequently, the plug electrode 14 is formed so as to be embedded in the connection hole 13 by a normal plug electrode formation technique. Therefore, the plug electrode 14
Are connected to a diffusion layer of the transistor (not shown).
【００１４】次いで上記層間絶縁膜１２上に、界面酸化
防止膜として例えばＴｉＳｉ膜、ＴｉＮ膜、Ｔｉ膜を順
に成膜してなるバリア層１５を形成した後、例えば反応
性スパッタ法によってＩｒ0.8 Ｏ0.2 を３０ｎｍの厚さ
に形成し、さらにスパッタ法によりＩｒ膜を２０ｎｍの
厚さに成膜して電極下地膜１６を形成する。この第１の
実施の形態では、Ｓｉ基板１１より上記電極下地膜１６
までを基体１０としている。Next, a barrier layer 15 is formed on the interlayer insulating film 12 by sequentially forming, for example, a TiSi film, a TiN film, and a Ti film as an interfacial oxidation preventing film, and then, for example, Ir 0.8 O is formed by a reactive sputtering method. 0.2 is formed to a thickness of 30 nm, and an Ir film is formed to a thickness of 20 nm by a sputtering method to form an electrode base film 16. In the first embodiment, the electrode base film 16 is
Up to the base 10.
【００１５】続いて、上記電極下地膜１６上に例えば感
光性レジストを塗布してめっきマスク層３１を形成す
る。その後、リソグラフィー技術（露光、現像、ベーキ
ング等の工程）により、上記めっきマスク層３１の所定
の位置、すなわち後述する電極（下部電極）を形成する
位置に、電極下地膜１６に達する開口部３２を形成す
る。ここでは、上記プラグ電極１４に通じるように開口
部３２を形成している。Subsequently, for example, a photosensitive resist is applied on the electrode base film 16 to form a plating mask layer 31. Thereafter, an opening 32 reaching the electrode base film 16 is formed at a predetermined position of the plating mask layer 31, that is, at a position where an electrode (lower electrode) described later is formed, by a lithography technique (a process such as exposure, development, and baking). Form. Here, the opening 32 is formed so as to communicate with the plug electrode 14.
【００１６】続いて図１の（２）に示すように、電気め
っき法によって、上記開口部３２内を埋め込む状態に電
極材料層３３を、例えばＩｒで形成する。めっき条件と
しては、めっき浴を、（ＮＨ4 ）2 ＩｒＣｌ6 （５ｋｇ
／ｍ3 〜１５ｋｇ／ｍ3 ）、Ｈ2 ＳＯ4 （０．２ｋｇ／
ｍ3 〜２ｋｇ／ｍ3 ）および（ＮＨ4 ）2 ＳＯ4 （１０
ｋｇ／ｍ3 〜５０ｋｇ／ｍ3 ）で構成し、めっき浴のｐ
Ｈを１．０〜３．５、電流密度を５０Ａ／ｍ2 〜５００
Ａ／ｍ2 に設定し、印加電流をパルス電流とし、そのパ
ルス電流のＯＮ（通電）時間を０．１秒、同ＯＦＦ（停
電）時間を１秒に設定した。Subsequently, as shown in FIG. 1B, an electrode material layer 33 is formed of, for example, Ir by an electroplating method so as to fill the opening 32. The plating conditions were such that the plating bath was (NH 4 ) 2 IrCl 6 (5 kg
/ M 3 to 15 kg / m 3 ), H 2 SO 4 (0.2 kg /
m 3 to 2 kg / m 3 ) and (NH 4 ) 2 SO 4 (10
kg / m 3 -50 kg / m 3 )
H: 1.0 to 3.5, current density: 50 A / m 2 to 500
A / m 2 was set, the applied current was a pulse current, the ON (energization) time of the pulse current was set to 0.1 second, and the OFF (power failure) time was set to 1 second.
【００１７】その結果、電極下地膜１６がめっきのシー
ドとなって開口部３２はＩｒからなる電極材料層３３に
よって埋め込まれる。その際、めっきマスク層３１上に
はめっき層が成長しない。次いで上記めっきマスク層３
１を除去した後、図１の（３）に示すように、上記電極
材料層３３をマスクにした反応性イオンエッチング（以
下ＲＩＥという、ＲＩＥはReactive Ion Etchingの略）
により、上記電極下地膜１６（２点鎖線で示す部分）を
除去する。その際、バリア層１５（２点鎖線で示す部
分）もエッチングされる。このようにして、図１の
（４）に示すように、プラグ電極１４に接続する下部電
極１７が上記電極材料層３３、電極下地膜１６、バリア
層１５等により形成される。As a result, the electrode underlayer 16 serves as a seed for plating, and the opening 32 is filled with an electrode material layer 33 made of Ir. At this time, the plating layer does not grow on the plating mask layer 31. Next, the plating mask layer 3
1 is removed, as shown in FIG. 1 (3), reactive ion etching using the electrode material layer 33 as a mask (hereinafter referred to as RIE, RIE is an abbreviation for Reactive Ion Etching).
As a result, the above-mentioned electrode base film 16 (portion indicated by a two-dot chain line) is removed. At this time, the barrier layer 15 (portion indicated by a two-dot chain line) is also etched. In this manner, as shown in FIG. 1D, the lower electrode 17 connected to the plug electrode 14 is formed by the electrode material layer 33, the electrode base film 16, the barrier layer 15, and the like.
【００１８】なお、上記めっきマスク層３１を除去した
後に、窒素雰囲気中または不活性ガス雰囲気中で、熱処
理を行ってもよい。一例としては、６００℃の窒素雰囲
気で３０分間の熱処理を行うとよい。このような熱処理
を行うことにより、上記電極材料層３３の電気抵抗は低
くなる。なお、熱処理雰囲気は窒素雰囲気に限定される
ことはなく、不活性ガス雰囲気であってもよい。また熱
処理温度は６００℃に限定されることはなく、電極材料
層３３によって３００℃〜８００℃程度の温度範囲で適
宜選択される。After removing the plating mask layer 31, a heat treatment may be performed in a nitrogen atmosphere or an inert gas atmosphere. As an example, heat treatment may be performed in a nitrogen atmosphere at 600 ° C. for 30 minutes. By performing such a heat treatment, the electric resistance of the electrode material layer 33 is reduced. The heat treatment atmosphere is not limited to the nitrogen atmosphere, but may be an inert gas atmosphere. The heat treatment temperature is not limited to 600 ° C., but is appropriately selected in a temperature range of about 300 ° C. to 800 ° C. depending on the electrode material layer 33.
【００１９】上記第１の製造方法に係わる実施形態で
は、電気めっき法により電極材料層３３を形成する際
に、上記（ＮＨ4 ）2 ＩｒＣｌ6 、Ｈ2 ＳＯ4 および
（ＮＨ4 ）2 ＳＯ4 で構成したＮａ、Ｋ等のトランジス
タ特性に悪影響を及ぼす物質が入っていないめっき浴を
用いることから、トランジスタ特性を劣化させることは
なく電極材料層３３が形成される。また、電気めっき法
により基体１０上のめっきマスク層３１に形成した開口
部３２内を埋め込む状態に電極材料層３３を形成した
後、めっきマスク層３１を除去して、残した電極材料層
３３等を下部電極１７とすることから、下部電極１７は
基体１０上より突出した状態で形成される。そのため、
この下部電極１０を用いてキャパシタを形成した場合に
は、下部電極１７の側壁面積分だけキャパシタ容量を大
きくすることが可能になる。In the embodiment according to the first manufacturing method, when the electrode material layer 33 is formed by the electroplating method, the (NH 4 ) 2 IrCl 6 , H 2 SO 4 and (NH 4 ) 2 SO 4 are used. The electrode material layer 33 is formed without deteriorating the transistor characteristics because the plating bath containing no substance which adversely affects the transistor characteristics such as Na and K is used. After the electrode material layer 33 is formed so as to fill the opening 32 formed in the plating mask layer 31 on the base 10 by electroplating, the plating mask layer 31 is removed, and the remaining electrode material layer 33 and the like are removed. Is formed as the lower electrode 17, the lower electrode 17 is formed so as to protrude from the base 10 above. for that reason,
When a capacitor is formed using the lower electrode 10, the capacitance of the capacitor can be increased by the side wall area of the lower electrode 17.
【００２０】次に、上記図１によって説明した第１の製
造方法を利用して、ペデスタル型のキャパシタを形成す
る方法を、図２によって説明する。この図２では、前記
図１によって説明したのと同様なる構成部品には、同一
の符号を付す。Next, a method of forming a pedestal-type capacitor using the first manufacturing method described with reference to FIG. 1 will be described with reference to FIG. In FIG. 2, the same components as those described with reference to FIG. 1 are denoted by the same reference numerals.
【００２１】図２に示すように、Ｓｉ基板１１にはトラ
ンジスタ５１が形成され、Ｓｉ基板１１にはそのトラン
ジスタ５１Ａ、５１Ｂの拡散層５２Ａ，５２Ｂ、５３
Ａ，５３Ｂが形成されている。そしてトランジスタ５１
Ａ、５１Ｂを覆う状態に層間絶縁膜１２が形成されてい
て、基体１０が構成されている。さらに、層間絶縁膜１
２には拡散層５３Ａ，５２Ｂに接続するプラグ電極１４
Ａ，１４Ｂが形成され、さらにプラグ電極１４Ａ，１４
Ｂに、下部電極１７（１７Ａ，１７Ｂ）が形成されてい
る。As shown in FIG. 2, a transistor 51 is formed on a Si substrate 11, and diffusion layers 52A, 52B, 53 of the transistors 51A, 51B are formed on the Si substrate 11.
A, 53B are formed. And the transistor 51
The interlayer insulating film 12 is formed so as to cover A and 51B, and the base 10 is formed. Further, the interlayer insulating film 1
2 is a plug electrode 14 connected to the diffusion layers 53A and 52B.
A and 14B are formed, and the plug electrodes 14A and 14B are further formed.
A lower electrode 17 (17A, 17B) is formed on B.
【００２２】このような基体１０上に上記各下部電極１
７を覆うキャパシタ誘電体膜１８を例えばＳｒＢｉ2 Ｔ
ａ2 Ｏ9 （以下ＳＢＴという）なる強誘電体膜で形成す
る。その製造方法は、Ｂｉ、Ｓｒ、Ｔａの各元素を含む
有機金属原料であるＢｉ（Ｃ6 Ｈ5 ）3 、Ｓｒ（ＤＰ
Ｍ）2 ｔｅｔｒａｇｌｙｍｅ，Ｔａ（ｉ−ＯＣ3 Ｈ7 ）
4 ＤＰＭを所定の組成比に混合する。上記ＤＰＭはジピ
バロイルメタン（Ｃ11Ｈ20Ｏ2 ）を表す。そして気化さ
せ、Ａｒガスをキャリアガスに用いて総ガス流量が１０
００ｓｃｃｍになるように設定し、さらに成膜室の直前
でＯ2 ガス（１０００ｓｃｃｍ）と混合し、成膜室の反
応ガス圧力を６６．５Ｐａ〜１．３ｋＰａの範囲に調節
する。以下、ｓｃｃｍは標準状態における体積流量（ｃ
ｍ3 ／分）を表す。その混合ガスを４００℃〜６５０℃
に保持された上記基体１０上に導入し、プラズマＭＯＣ
ＶＤ（ＭＯＣＶＤはMetal Organic Chemical Vapor Dep
osition の略）法により、１３．５６ＭＨｚの高周波を
５０Ｗ〜５００Ｗで入力してプラズマを発生させ、ほぼ
ＳＢＴの化学量論組成よりもＢｉを過剰に含むＣＶＤ膜
を例えば１００ｎｍの厚さに堆積する。その後、例えば
７００℃３０秒間のＲＴＡ（Rapid Thermal Annealing
）を行い、続いて例えば７００℃の酸素雰囲気中で３
０分間の熱処理を行う。Each of the above-mentioned lower electrodes 1 is provided on such a substrate 10.
Of the capacitor dielectric film 18 covering the SrBi 2 T
It is formed of a ferroelectric film of a 2 O 9 (hereinafter referred to as SBT). The production method is based on Bi (C 6 H 5 ) 3 and Sr (DP) which are organometallic raw materials containing Bi, Sr and Ta elements.
M) 2 tetraglyme, Ta (i -OC 3 H 7)
4 Mix DPM to a predetermined composition ratio. The above DPM represents dipivaloylmethane (C 11 H 20 O 2 ). Then, it is vaporized, and the total gas flow rate is 10 using Ar gas as a carrier gas.
It is set to be 00 sccm, and further mixed with O 2 gas (1000 sccm) immediately before the film forming chamber, and the reaction gas pressure in the film forming chamber is adjusted to a range of 66.5 Pa to 1.3 kPa. Hereinafter, sccm is the volume flow rate (c
m 3 / min). 400-650 ° C
Introduced onto the substrate 10 held by the
VD (MOCVD stands for Metal Organic Chemical Vapor Dep
The plasma is generated by inputting a high frequency of 13.56 MHz at 50 W to 500 W by the osition method, and a CVD film containing Bi in excess of the stoichiometric composition of SBT is deposited to a thickness of, for example, 100 nm. . Then, for example, RTA (Rapid Thermal Annealing) at 700 ° C. for 30 seconds.
), Followed by 3 ° C. in an oxygen atmosphere at, for example, 700 ° C.
A heat treatment for 0 minutes is performed.
【００２３】次に、例えばスパッタ法によって、上記キ
ャパシタ誘電体膜１８上に上部電極となるＩｒ0.8 Ｏ
0.2 膜を例えば１００ｎｍの厚さに形成する。続いて例
えば６００℃の酸素雰囲気中で３０分間の熱処理を施
す。さらに、レジスト塗布、リソグラフィー技術および
エッチング技術により、上記Ｉｒ0.8 Ｏ0.2 膜をパター
ニングして上部電極１９を形成し、さらに上記キャパシ
タ誘電体膜１８もエッチング加工する。その後、エッチ
ングマスクとして用いたレジストを除去する。このよう
にして、下部電極１７、キャパシタ誘電体膜１８、上部
電極１９からなるキャパシタ１が形成される。Next, Ir 0.8 O serving as an upper electrode is formed on the capacitor dielectric film 18 by, for example, a sputtering method.
A 0.2 film is formed to a thickness of, for example, 100 nm. Subsequently, for example, a heat treatment is performed in an oxygen atmosphere at 600 ° C. for 30 minutes. Further, the Ir 0.8 O 0.2 film is patterned by resist coating, lithography technology and etching technology to form an upper electrode 19, and the capacitor dielectric film 18 is also etched. After that, the resist used as the etching mask is removed. Thus, the capacitor 1 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【００２４】その後、ノンドープトシリケートガラス
（ＮＳＧ）膜からなる層間絶縁膜２１を例えば２００ｎ
ｍの厚さに形成する。そして図示はしないが上部電極用
のコンタクトホールおよび下部電極用のコンタクトホー
ルを形成した後、さらに例えば６００℃の酸素雰囲気中
で３０分間の熱処理を施す。Thereafter, an interlayer insulating film 21 made of a non-doped silicate glass (NSG) film is
m. Although not shown, after forming a contact hole for the upper electrode and a contact hole for the lower electrode, a heat treatment is further performed in an oxygen atmosphere at, for example, 600 ° C. for 30 minutes.
【００２５】次いでレジスト塗布、リソグラフィー技術
およびエッチング技術によって、上記層間絶縁膜２１〜
層間絶縁膜１２にわたって、トランジスタ５１Ａ，５１
Ｂの拡散層５２Ａ，５３Ｂに通じる接続孔２２Ａ，２２
Ｂを形成する。なお、図に示すように、予め拡散層５２
Ａ，５３Ｂ上にプラグ電極５４Ａ，５４Ｂを形成してお
いたほうが好ましい。その後、エッチングマスクとして
用いたレジストを除去する。次いでスパッタ法により、
上記接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜
２１上にＴｉ膜を例えば２０ｎｍの厚さに堆積し、Ｔｉ
Ｎ膜を例えば３０ｎｍの厚さに堆積し、Ｔｉ膜を例えば
２０ｎｍの厚さに堆積し、Ａｌ膜を例えば３００ｎｍの
厚さに堆積して配線材料層を形成する。したがって、上
記接続孔２２は配線材料層によって埋め込まれる。そし
てレジスト塗布、リソグラフィー技術およびＲＩＥ技術
により配線材料層をパターニングしてビット線２３を形
成する。その後、エッチングマスクとして用いたレジス
トを除去する。Next, the interlayer insulating films 21 to 21 are formed by resist coating, lithography technology and etching technology.
Transistors 51A, 51A extend over interlayer insulating film 12.
B of connection holes 22A and 22 communicating with diffusion layers 52A and 53B of B
Form B. As shown in FIG.
It is preferable to form plug electrodes 54A and 54B on A and 53B. After that, the resist used as the etching mask is removed. Then, by the sputtering method,
A Ti film is deposited to a thickness of, for example, 20 nm inside the connection holes 22A and 22B and on the interlayer insulating film 21, and
An N film is deposited to a thickness of, for example, 30 nm, a Ti film is deposited to a thickness of, for example, 20 nm, and an Al film is deposited to a thickness of, for example, 300 nm to form a wiring material layer. Therefore, the connection hole 22 is filled with the wiring material layer. Then, the bit line 23 is formed by patterning the wiring material layer by resist coating, lithography technology and RIE technology. After that, the resist used as the etching mask is removed.
【００２６】その後、キャパシタ１の電気特性の評価を
行ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜２２μＣ／
ｃｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃ
ｍ、リーク電流＝１×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ
／ｃｍ2 という良好なる値を得た。After that, the electrical characteristics of the capacitor 1 were evaluated. As a result, 2Pr = 10 μC / cm 2 to 22 μC /
cm 2 , 2Ec = 100 kV / cm to 200 kV / c
m, leak current = 1 × 10 −6 A / cm 2 -1 × 10 −7 A
/ Cm 2 .
【００２７】上記製造方法では、上記キャパシタ誘電体
膜１８をＣＶＤ（例えばＭＯＣＶＤ）法により成膜して
いることから、下部電極１７に対するキャパシタ誘電体
膜１８のカバリッジ性が良好になる。In the above manufacturing method, since the capacitor dielectric film 18 is formed by the CVD (for example, MOCVD) method, the coverage of the capacitor dielectric film 18 with respect to the lower electrode 17 is improved.
【００２８】次に、本発明の第２の製造方法に係わる第
１の実施の形態の一例を、図３の製造工程図によって説
明する。この図３では、前記図１で説明したのと同様な
る構成部品には同一符号を付与する。Next, an example of the first embodiment according to the second manufacturing method of the present invention will be described with reference to the manufacturing process diagram of FIG. In FIG. 3, the same components as those described in FIG. 1 are given the same reference numerals.
【００２９】図３の（１）に示すようにＳｉ基板１１上
に、例えば素子や配線等（図示省略）を形成した後、層
間絶縁膜１２を例えばホウ素リンシリケートガラス（Ｂ
ＰＳＧ）で５００ｎｍの厚さに形成する。次いで、レジ
スト塗布およびリソグラフィー技術により、プラグ電極
を形成する所定の領域上に開口部を設けたレジストマス
ク（図示省略）を形成した後、エッチング技術により、
上記層間絶縁膜１２にプラグ電極を形成するための接続
孔１３を形成する。この接続孔１３は、例えばトランジ
スタの拡散層（図示省略）に通じるものである。その
後、上記レジストマスクを除去する。続いて、通常のプ
ラグ電極の形成技術により、上記接続孔１３にプラグ電
極１４を例えばタングステンで形成する。したがって、
プラグ電極１４は、図示しない上記トランジスタの拡散
層に接続されている。この実施の形態では、Ｓｉ基板１
１より上記層間絶縁膜１２までを基体１０としている。As shown in FIG. 3A, after, for example, elements and wirings (not shown) are formed on the Si substrate 11, the interlayer insulating film 12 is made of, for example, boron phosphorus silicate glass (B).
(PSG) to a thickness of 500 nm. Next, after forming a resist mask (not shown) having an opening on a predetermined region where a plug electrode is to be formed by resist coating and lithography, etching is performed.
A connection hole 13 for forming a plug electrode is formed in the interlayer insulating film 12. The connection hole 13 communicates with, for example, a diffusion layer (not shown) of the transistor. After that, the resist mask is removed. Subsequently, a plug electrode 14 is formed in the connection hole 13 with, for example, tungsten by a normal plug electrode forming technique. Therefore,
The plug electrode 14 is connected to a diffusion layer (not shown) of the transistor. In this embodiment, the Si substrate 1
1 to the above-mentioned interlayer insulating film 12 are used as the base 10.
【００３０】次いで上記層間絶縁膜１２上にさらに絶縁
膜４１を、例えばＢＰＳＧを３００ｎｍの厚さに堆積し
て形成する。そしてこの絶縁膜４１上に例えば感光性レ
ジストを塗布してエッチングマスク層４２を形成する。
リソグラフィー技術（露光、現像、ベーキング等の工
程）により、上記エッチングマスク層４２の所定の位置
に、絶縁膜４１に達する開口部４３を形成する。ここで
は、上記プラグ電極１４の上方に開口部４３を形成して
いる。Next, an insulating film 41 is further formed on the interlayer insulating film 12 by depositing, for example, BPSG to a thickness of 300 nm. Then, for example, a photosensitive resist is applied on the insulating film 41 to form an etching mask layer 42.
An opening 43 reaching the insulating film 41 is formed at a predetermined position of the etching mask layer 42 by a lithography technique (a process such as exposure, development, and baking). Here, an opening 43 is formed above the plug electrode 14.
【００３１】次いで、このエッチングマスク層４２をマ
スクにしてエッチングを行い、図３の（２）に示すよう
に、上記絶縁膜４１に上記プラグ電極１４に達するもの
で後にキャパシタの下部電極となる電極材料層が埋め込
まれる凹部として電極形成凹部（例えば溝）４４を形成
する。その後、上記（１）図に示したエッチングマスク
層４２を除去する、この（２）図では、エッチングマス
クを除去した状態を示してある。Then, etching is performed using the etching mask layer 42 as a mask, and as shown in FIG. 3B, an electrode reaching the plug electrode 14 on the insulating film 41 and serving as a lower electrode of the capacitor later. An electrode forming recess (for example, a groove) 44 is formed as a recess in which the material layer is embedded. Thereafter, the etching mask layer 42 shown in FIG. 1A is removed. FIG. 2B shows a state in which the etching mask is removed.
【００３２】続いて図３の（３）に示すように、上記電
極形成凹部４４内および上記絶縁膜４１上に、例えばス
パッタ法によってＴａ膜を３０ｎｍの厚さに形成し、次
いでＰｔ膜を５０ｎｍの厚さに形成して電極下地膜１６
を形成する。Subsequently, as shown in FIG. 3C, a Ta film is formed to a thickness of 30 nm in the electrode forming recesses 44 and on the insulating film 41 by, for example, a sputtering method, and then a Pt film is formed to a thickness of 50 nm. Electrode under film 16
To form
【００３３】続いて電気めっき法によって、上記電極形
成凹部４４内を埋め込む状態に電極材料層３３を形成す
る。このときの、めっき条件としては、めっき浴を、Ｐ
ｔＣｌ4 ・５Ｈ2 Ｏ（５ｋｇ／ｍ3 〜１００ｋｇ／
ｍ3 ）、ＨＣｌ（５ｋｇ／ｍ3 〜１００ｋｇ／ｍ3 ）、
ＮＨ4 Ｃｌ（１０ｋｇ／ｍ3 〜１００ｋｇ／ｍ3 ）およ
びｐＨ調整用のアンモニア水溶液（２８％溶液）で構成
し、めっき浴のｐＨを０．５〜２．５、電流密度を５０
Ａ／ｍ2 〜１０００Ａ／ｍ2 、パルス電流のＯＮ（通
電）時間を０．２秒、同ＯＦＦ（停電）時間を１秒に設
定した。このように、電気めっきにより電極材料層３３
を形成する際に、上記Ｎａ、Ｋ等のトランジスタ特性に
悪影響を及ぼす物質が入っていないめっき浴を用いるの
で、トランジスタ特性を劣化させることなく電極材料層
３３が形成される。Subsequently, an electrode material layer 33 is formed by electroplating so as to fill the electrode forming recesses 44. At this time, the plating conditions are as follows.
tCl 4 · 5H 2 O (5kg / m 3 ~100kg /
m 3 ), HCl (5 kg / m 3 to 100 kg / m 3 ),
NH 4 Cl (10kg / m 3 ~100kg / m 3) and pH was constituted by an aqueous ammonia solution for adjustment (28% solution), the pH of the plating bath 0.5 to 2.5, the current density of 50
A / m 2 ~1000A / m 2 , ON pulse current (current) time 0.2 seconds to set the same OFF (power failure) time to 1 second. Thus, the electrode material layer 33 is formed by electroplating.
Is formed, a plating bath containing no substance that adversely affects the transistor characteristics such as Na and K is used, so that the electrode material layer 33 is formed without deteriorating the transistor characteristics.
【００３４】その結果、白金（Ｐｔ）からなる電極材料
層３３を３００ｎｍの厚さに堆積し、上記電極形成凹部
４４をこの電極材料層３３によって埋め込む。その際、
絶縁膜４４上にも電極材料層３３は形成される。As a result, an electrode material layer 33 made of platinum (Pt) is deposited to a thickness of 300 nm, and the above-mentioned electrode forming recess 44 is filled with this electrode material layer 33. that time,
The electrode material layer 33 is also formed on the insulating film 44.
【００３５】次いで化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical Mechanical Polishing の略）に
より、電極材料層３３、電極下地膜１６、絶縁膜４１等
を除去加工し、図３の（４）に示すように、電極形成凹
部４４内の電極材料層３３と電極下地膜１６とで下部電
極１７を形成する。このとき、絶縁膜４１は例えば２０
０ｎｍの厚さに形成され、同時に下部電極１７も２００
ｎｍの厚さに形成される。そして絶縁膜４１と電極材料
層３３とで構成される面が平坦化される。Next, the electrode material layer 33, the electrode base film 16, the insulating film 41, and the like are removed by chemical mechanical polishing (hereinafter referred to as CMP, which stands for Chemical Mechanical Polishing), and as shown in FIG. As described above, the lower electrode 17 is formed by the electrode material layer 33 in the electrode forming recess 44 and the electrode base film 16. At this time, the insulating film 41 is, for example, 20
0 nm and the lower electrode 17 is also
It is formed to a thickness of nm. Then, the surface composed of the insulating film 41 and the electrode material layer 33 is planarized.
【００３６】なお、上記電極材料層３３を形成した後
に、窒素雰囲気中または不活性ガス雰囲気中で、熱処理
を行ってもよい。この熱処理温度は例えば６００℃程度
に設定し、熱処理時間は例えば３０分に設定する。この
ような熱処理を行うことにより、上記下部電極１７は低
抵抗なものとなる。After the electrode material layer 33 is formed, heat treatment may be performed in a nitrogen atmosphere or an inert gas atmosphere. The heat treatment temperature is set to, for example, about 600 ° C., and the heat treatment time is set to, for example, 30 minutes. By performing such a heat treatment, the lower electrode 17 has a low resistance.
【００３７】上記第１の実施形態では、電気めっき法に
より電極材料層を形成する際に、上記ＰｔＣｌ4 ・５Ｈ
2 Ｏ、ＨＣｌ、ＮＨ4 ＣｌおよびｐＨ調整用のアンモニ
ア水溶液（２８％溶液）で構成されためっき浴を用いる
ことから、ナトリウム、カリウム等のトランジスタ特性
に悪影響を及ぼす物質が入っていないめっき浴を用いる
ことが可能になる。したがって、トランジスタ特性を劣
化させることなく電極材料層３３が形成される。まため
っき法によって、絶縁膜４１に形成した電極形成凹部４
４内を埋め込む状態に電極材料層３３を形成した後、絶
縁膜４１が表出しかつ電極材料層３３が所定の厚さにな
るまでＣＭＰにより電極材料層３３、絶縁膜４１等を除
去することで、電極形成凹部４４内に残した電極材料層
３３で下部電極１７を構成することから、下部電極１７
の上面と絶縁膜４１の上面とはほぼ同一平面上に形成さ
れる。そのため、この下部電極１７を用いてキャパシタ
を形成した場合には、キャパシタの誘電体膜を塗布法ま
たはスパッタ法等のカバリッジ性を問題とする方法でも
形成することが可能になる。In the first embodiment, when the electrode material layer is formed by the electroplating method, the PtCl 4 .5H
Since a plating bath composed of 2 O, HCl, NH 4 Cl, and an aqueous ammonia solution (28% solution) for pH adjustment is used, a plating bath containing no substance that adversely affects the transistor characteristics such as sodium and potassium is used. It can be used. Therefore, the electrode material layer 33 is formed without deteriorating the transistor characteristics. The electrode forming recess 4 formed in the insulating film 41 by plating
After the electrode material layer 33 is formed so as to fill the inside of the electrode material 4, the electrode material layer 33, the insulating film 41, and the like are removed by CMP until the insulating film 41 is exposed and the electrode material layer 33 has a predetermined thickness. Since the lower electrode 17 is composed of the electrode material layer 33 left in the electrode forming recess 44, the lower electrode 17
And the upper surface of the insulating film 41 are formed on substantially the same plane. Therefore, when a capacitor is formed using the lower electrode 17, the dielectric film of the capacitor can also be formed by a method having a problem of coverage such as a coating method or a sputtering method.
【００３８】次に、上記図３によって説明した第２の製
造方法を利用して、スタック型のキャパシタを形成する
方法を、図４によって説明する。この図４では、前記図
３によって説明したのと同様なる構成部品には、同一の
符号を付す。Next, a method of forming a stacked capacitor using the second manufacturing method described with reference to FIG. 3 will be described with reference to FIG. 4, the same components as those described with reference to FIG. 3 are denoted by the same reference numerals.
【００３９】図４に示すように、上記Ｓｉ基板１１には
トランジスタ５１が形成され、Ｓｉ基板１１にはそのト
ランジスタ５１Ａ、５１Ｂの拡散層５２Ａ，５２Ｂ、５
３Ａ，５３Ｂが形成されている。そしてトランジスタ５
１Ａ、５１Ｂを覆う状態に層間絶縁膜１２が形成され
て、基体１０が構成されている。さらに、層間絶縁膜１
２には拡散層５３Ａ，５２Ｂに接続するプラグ電極１４
Ａ，１４Ｂが形成されている。As shown in FIG. 4, the transistor 51 is formed on the Si substrate 11, and the diffusion layers 52A, 52B, and 5 of the transistors 51A and 51B are formed on the Si substrate 11.
3A and 53B are formed. And transistor 5
An interlayer insulating film 12 is formed so as to cover 1A and 51B, and a base 10 is formed. Further, the interlayer insulating film 1
2 is a plug electrode 14 connected to the diffusion layers 53A and 52B.
A and 14B are formed.
【００４０】そして前記図３によって説明した製造方法
により、基体１０上に成膜した絶縁膜４１に形成した電
極形成凹部４４内にプラグ電極１４Ａ，１４Ｂに接続す
る下部電極１７（１７Ａ，１７Ｂ）を形成する。次い
で、回転塗布法により、絶縁膜４１上に下部電極１７を
覆うキャパシタ誘電体膜１８を１００ｎｍの厚さに形成
する。According to the manufacturing method described with reference to FIG. 3, the lower electrodes 17 (17A, 17B) connected to the plug electrodes 14A, 14B are formed in the electrode forming recesses 44 formed in the insulating film 41 formed on the base 10. Form. Next, a capacitor dielectric film 18 covering the lower electrode 17 is formed to a thickness of 100 nm on the insulating film 41 by a spin coating method.
【００４１】上記キャパシタ誘電体膜１８には、例えば
下記（１）式なる化学式で表される物質で主たる結晶層
をなす強誘電体膜を用いる。この強誘電体膜の結晶層中
には、Ｂｉ、ＴａおよびＮｂのうちの少なくとも１種を
含む酸化物を有していてもよい。As the capacitor dielectric film 18, for example, a ferroelectric film which forms a main crystal layer with a substance represented by the following chemical formula (1) is used. The crystal layer of the ferroelectric film may contain an oxide containing at least one of Bi, Ta, and Nb.
【００４２】 Ｂｉx Ｓｒy （Ｔａu Ｎｂv Ｔｉw ）2 Ｏz …（１） 〔（１）式中のｘ、ｙ、ｚ、ｕ、ｖ、ｗ、は、１．７≦
ｘ≦２．５、０．６≦ｙ≦１．２、ｚ＝９±ｄ、かつ０
≦ｄ≦１．０であり、０≦ｕ≦１．０、０≦ｖ≦１．
０、０≦ｗ≦０．５、かつｕ＋ｖ＋ｗ＝１．０〕[0042] Bi x Sr y (Ta u Nb v Ti w) 2 O z ... (1) [(1) in the formula x, y, z, u, v, w, is, 1.7 ≦
x ≦ 2.5, 0.6 ≦ y ≦ 1.2, z = 9 ± d, and 0
≦ d ≦ 1.0, 0 ≦ u ≦ 1.0, 0 ≦ v ≦ 1.
0, 0 ≦ w ≦ 0.5, and u + v + w = 1.0]
【００４３】次いで、レジスト塗布、リソグラフィー技
術およびエッチング技術により、上記キャパシタ誘電体
膜１８をエッチング加工する。その後、エッチングマス
クとして用いたレジストを除去する。Next, the capacitor dielectric film 18 is etched by resist coating, lithography and etching. After that, the resist used as the etching mask is removed.
【００４４】次にキャパシタ誘電体膜１８を覆う絶縁膜
４５を、例えばＣＶＤ法によってＮＳＧを２００ｎｍの
厚さに堆積して形成する。その後、レジスト塗布、リソ
グラフィー技術およびエッチング技術により、上記絶縁
膜４５をエッチング加工して、上記キャパシタ誘電体膜
１８上に上部電極用凹部（例えば溝）４６をその底面に
キャパシタ誘電体膜１８が露出する状態に形成する。そ
の後、エッチングマスクとして用いたレジストを除去す
る。Next, an insulating film 45 covering the capacitor dielectric film 18 is formed by depositing NSG to a thickness of 200 nm by, eg, CVD. Thereafter, the insulating film 45 is etched by resist coating, lithography technology, and etching technology, so that a concave portion (for example, a groove) 46 for an upper electrode is formed on the capacitor dielectric film 18 and the capacitor dielectric film 18 is exposed on the bottom surface. Formed in a state where After that, the resist used as the etching mask is removed.
【００４５】続いて、例えばスパッタ法によって、上記
キャパシタ誘電体膜１８上に上部電極の電極下地膜４７
となるＰｔ0.9 Ｏ0.1 膜を例えば１００ｎｍの厚さに形
成する。次いで、例えば６００℃の酸素雰囲気中で３０
分間の熱処理を行う。Subsequently, the electrode base film 47 of the upper electrode is formed on the capacitor dielectric film 18 by, for example, a sputtering method.
A Pt 0.9 O 0.1 film having a thickness of, for example, 100 nm is formed. Next, for example, in an oxygen atmosphere at 600 ° C. for 30 minutes.
Heat treatment for a minute.
【００４６】次に、この第１の実施の形態で説明した電
気めっきと同様なる条件の電気めっき法によって、上記
電極下地膜４７上に電極形成層４８となるＰｔ膜を例え
ば２００ｎｍの厚さに形成して、上記電極下地膜４７と
電極形成層４８とで３００ｎｍの厚さの上部電極膜を構
成する。次いでＣＭＰによって、上記上部電極膜が１５
０ｎｍの厚さになるまで、電極形成層４８、電極下地膜
４７および絶縁膜４５を研磨して、上部電極用凹部４６
内のキャパシタ誘電体膜１８上に上部電極膜からなる上
部電極１９を形成する。このようにして、下部電極１
７、キャパシタ誘電体膜１８、上部電極１９からなるキ
ャパシタ２が形成される。Next, a Pt film serving as an electrode forming layer 48 is formed to a thickness of, for example, 200 nm on the electrode base film 47 by electroplating under the same conditions as the electroplating described in the first embodiment. The upper electrode film having a thickness of 300 nm is formed by forming the electrode base film 47 and the electrode forming layer 48. Then, the upper electrode film is formed by CMP to a thickness of 15
The electrode forming layer 48, the electrode base film 47 and the insulating film 45 are polished until the thickness of the upper electrode
An upper electrode 19 made of an upper electrode film is formed on the capacitor dielectric film 18 in the inside. Thus, the lower electrode 1
7, the capacitor 2 including the capacitor dielectric film 18 and the upper electrode 19 is formed.
【００４７】次に、絶縁膜４５上に上部電極１９を覆う
層間絶縁膜２１を、例えばＣＶＤ法によってＮＳＧを１
００ｎｍの厚さに堆積して形成する。そして図示はしな
いが上部電極用のコンタクトホールおよび下部電極用の
コンタクトホールを形成した後、さらに例えば６００℃
の酸素雰囲気中で３０分間の熱処理を施す。Next, the interlayer insulating film 21 covering the upper electrode 19 is formed on the insulating film 45 by, for example,
It is formed by depositing to a thickness of 00 nm. Although not shown, after forming a contact hole for the upper electrode and a contact hole for the lower electrode, the contact
Heat treatment in an oxygen atmosphere for 30 minutes.
【００４８】次いでレジスト塗布、リソグラフィー技術
およびエッチング技術によって、上記層間絶縁膜膜２１
〜層間絶縁膜１２にわたって、トランジスタ５１Ａ，５
１Ｂの拡散層５２Ａ，５３Ｂに接続孔２２Ａ，２２Ｂを
形成する。なお、図に示すように、予め拡散層５２Ａ，
５３Ｂ上にプラグ電極５４Ａ，５４Ｂを形成しておいた
ほうが好ましい。その後、エッチングマスクとして用い
たレジストを除去する。次いでスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜を例えば２０ｎｍの厚さに堆積し、ＴｉＮ膜
を例えば３０ｎｍの厚さに堆積し、Ｔｉ膜を例えば２０
ｎｍの厚さに堆積し、Ａｌ膜を例えば３００ｎｍの厚さ
に堆積して配線材料層を形成する。したがって、上記接
続孔２２Ａ，２２Ｂは配線材料層によって埋め込まれ
る。そしてレジスト塗布、リソグラフィー技術およびＲ
ＩＥ技術により配線材料層をパターニングしてビット線
２３を形成する。その後、エッチングマスクとして用い
たレジストを除去する。Then, the interlayer insulating film 21 is formed by resist coating, lithography and etching.
Through the interlayer insulating film 12, the transistors 51A, 5A
The connection holes 22A and 22B are formed in the 1B diffusion layers 52A and 53B. As shown in the figure, the diffusion layers 52A, 52A,
It is preferable to form plug electrodes 54A and 54B on 53B. After that, the resist used as the etching mask is removed. Next, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
On top, a Ti film is deposited to a thickness of, for example, 20 nm, a TiN film is deposited to a thickness of, for example, 30 nm, and a Ti film is deposited to a thickness of, for example, 20 nm.
An Al film is deposited to a thickness of, for example, 300 nm to form a wiring material layer. Therefore, the connection holes 22A and 22B are filled with the wiring material layer. And resist coating, lithography technology and R
The bit line 23 is formed by patterning the wiring material layer by the IE technique. After that, the resist used as the etching mask is removed.
【００４９】その後、キャパシタの電気特性の評価を行
ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜２２μＣ／ｃ
ｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃｍ、
リーク電流＝１×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ／ｃ
ｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor were evaluated. As a result, 2Pr = 10 μC / cm 2 to 22 μC / c
m 2 , 2Ec = 100 kV / cm to 200 kV / cm,
Leak current = 1 × 10 −6 A / cm 2 to 1 × 10 −7 A / c
A good value of m 2 was obtained.
【００５０】次に、第２の製造方法における第２の実施
の形態を、図５によって説明する。図５では、前記図３
〜図４で説明したのと同様の構成部品には同一符号を付
与する。Next, a second embodiment of the second manufacturing method will be described with reference to FIG. In FIG. 5, FIG.
4 are given the same reference numerals.
【００５１】この第２の実施の形態では、図５の（１）
に示すように、前記図３によって説明したのと同様にし
て、トランジスタ等の素子（図示省略）が形成されてい
るＳｉ基板１１上に上記素子を覆う層間絶縁膜１２を形
成し、さらに層間絶縁膜１２に接続孔１３を形成する。
そして接続孔１３にプラグ電極１４を例えばポリシリコ
ンで形成する。このプラグ電極１４は、例えば図示はし
ていない上記トランジスタの拡散層に接続される。この
第２の実施の形態では、Ｓｉ基板１１より上記層間絶縁
膜１２までを基体１０とする。In the second embodiment, (1) of FIG.
As shown in FIG. 3, an interlayer insulating film 12 covering the above elements is formed on a Si substrate 11 on which elements such as transistors (not shown) are formed in the same manner as described with reference to FIG. A connection hole 13 is formed in the film 12.
Then, a plug electrode 14 is formed in the connection hole 13 by, for example, polysilicon. The plug electrode 14 is connected to, for example, a diffusion layer of the transistor (not shown). In the second embodiment, the part from the Si substrate 11 to the interlayer insulating film 12 is used as the base 10.
【００５２】次いで上記層間絶縁膜１２上に、例えばＢ
ＰＳＧを２００ｎｍの厚さに堆積して絶縁膜４１を形成
する。そして通常のレジスト塗布、リソグラフィー技術
およびエッチング技術により、上記絶縁膜４１に上記プ
ラグ電極１４に達するもので後にキャパシタの下部電極
となる電極材料層が埋め込まれる凹部として電極形成凹
部（例えば溝）４４を形成する。その後、エッチングマ
スクとして用いたレジストを除去する。Then, for example, B
The insulating film 41 is formed by depositing PSG to a thickness of 200 nm. An electrode forming recess (for example, a groove) 44 is formed in the insulating film 41 as a recess in which an electrode material layer which reaches the plug electrode 14 and is to be a lower electrode of the capacitor later is buried by the usual resist coating, lithography technique and etching technique. Form. After that, the resist used as the etching mask is removed.
【００５３】続いて例えばスパッタ法によって、電極形
成凹部４４内および上記絶縁膜４１上に、例えばＴｉ膜
（例えば厚さが１０ｎｍ）、ＴｉＮ膜例えば厚さが２０
ｎｍ）、Ｔｉ膜（例えば厚さが１０ｎｍ）を順に成膜し
て、界面酸化防止膜となるバリア層１５を形成する。さ
らにバリア層１５上にＩｒＯ2 膜（例えば厚さが５０ｎ
ｍ）、Ｉｒ膜（例えば厚さが２０ｎｍ）を順に成膜して
電極下地膜１６を形成する。Subsequently, for example, a Ti film (for example, a thickness of 10 nm), a TiN film, for example, a thickness of 20
nm) and a Ti film (e.g., 10 nm in thickness) are formed in this order to form a barrier layer 15 that becomes an interfacial oxidation preventing film. Further, an IrO 2 film (for example, having a thickness of 50 n) is formed on the barrier layer 15.
m), an Ir film (for example, having a thickness of 20 nm) is formed in this order to form an electrode base film 16.
【００５４】続いて電気めっき法によって、上記電極形
成凹部４４内を埋め込む状態に電極材料層３３を形成す
る。このときの、めっき条件としては、めっき浴を、Ｐ
ｔＣｌ4 ・５Ｈ2 Ｏ（５ｋｇ／ｍ3 〜１００ｋｇ／
ｍ3 ）、（ＮＨ4 ）2 ＩｒＣｌ6（５ｋｇ／ｍ3 〜１０
０ｋｇ／ｍ3 ）、ＨＣｌ（５ｋｇ／ｍ3 〜１００ｋｇ／
ｍ3 ）、ＮＨ4 Ｃｌ（１０ｋｇ／ｍ3 〜１００ｋｇ／ｍ
3 ）およびｐＨ調整用のアンモニア水溶液（２８％溶
液）で構成し、めっき浴のｐＨを０．５〜６．０、電流
密度を５０Ａ／ｍ2 〜５００Ａ／ｍ2 、正のパルス電流
と負のパルス電流とを交互に印加し、その際、正のパル
ス電流のＯＮ（通電）時間を０．３秒、同ＯＦＦ（停
電）時間を０．５秒に設定し、負のパルス電流のＯＮ
（通電）時間を０．１秒、同ＯＦＦ（停電）時間を０．
５秒に設定した。このように、電気めっきにより電極材
料層３３を形成する際に、上記Ｎａ、Ｋ等のトランジス
タ特性に悪影響を及ぼす物質が入っていないめっき浴を
用いるので、トランジスタ特性を劣化させることなく電
極材料層３３が形成される。Subsequently, the electrode material layer 33 is formed by electroplating so as to fill the electrode forming recesses 44. At this time, the plating conditions are as follows.
tCl 4 · 5H 2 O (5kg / m 3 ~100kg /
m 3 ), (NH 4 ) 2 IrCl 6 (5 kg / m 3 to 10
0 kg / m 3 ), HCl (5 kg / m 3 -100 kg /
m 3 ), NH 4 Cl (10 kg / m 3 -100 kg / m
3 ) and an aqueous ammonia solution (28% solution) for pH adjustment, the pH of the plating bath is 0.5 to 6.0, the current density is 50 A / m 2 to 500 A / m 2 , the positive pulse current and the negative And the pulse current is alternately applied. At this time, the ON (energization) time of the positive pulse current is set to 0.3 seconds, the OFF (power failure) time is set to 0.5 seconds, and the ON of the negative pulse current is
(Energization) time is 0.1 second, and OFF (power failure) time is 0.1 second.
Set to 5 seconds. As described above, when the electrode material layer 33 is formed by electroplating, a plating bath containing no substance that adversely affects the transistor characteristics, such as Na and K, is used, so that the electrode material layer can be formed without deteriorating the transistor characteristics. 33 are formed.
【００５５】その結果、Ｐｔ0.7 Ｉｒ0.3 からなる電極
材料層３３が２００ｎｍの厚さに堆積され、上記電極形
成凹部４４はこの電極材料層３３によって埋め込まれ
る。その際、絶縁膜４１上にも電極材料層３３は形成さ
れる。As a result, an electrode material layer 33 made of Pt 0.7 Ir 0.3 is deposited to a thickness of 200 nm, and the electrode forming recesses 44 are filled with the electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 41.
【００５６】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を除去加工
し、図５の（２）に示すように、電極形成凹部４４内の
電極材料層３３と電極下地膜１６とバリア層１５とで下
部電極１７を形成する。このとき、絶縁膜４１は例えば
１００ｎｍの厚さになるまで研磨され、同時に下部電極
１７も１００ｎｍの厚さになるまで研磨される。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41 and the like are removed by CMP, and as shown in FIG. The lower electrode 17 is formed by 33, the electrode base film 16 and the barrier layer 15. At this time, the insulating film 41 is polished to a thickness of, for example, 100 nm, and at the same time, the lower electrode 17 is polished to a thickness of 100 nm.
【００５７】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、６００℃の窒素雰囲気中で３０分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３の低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 600 ° C. for 30 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【００５８】次いで図示はしないが、前記図４によって
説明した製造方法と同様にして、以下のプロセスを行
う。以下の説明では、各構成部品には、前記図４で説明
した構成部品と同様のものには同一符号を付与して説明
する。なお、構成部品の材質、膜厚、熱処理条件は前記
図４によって説明した製造方法と一部異なる。Next, although not shown, the following process is performed in the same manner as the manufacturing method described with reference to FIG. In the following description, the same components as those described with reference to FIG. The material, film thickness, and heat treatment conditions of the components are partially different from the manufacturing method described with reference to FIG.
【００５９】回転塗布法により、上記下部電極１７上に
キャパシタ誘電体膜１８を１００ｎｍの厚さに形成す
る。このキャパシタ誘電体膜１８には、前記（１）式の
化学式で表される物質で主たる結晶層をなす強誘電体膜
を用いる。この強誘電体膜の結晶層中には、Ｂｉ、Ｔａ
およびＮｂのうちの少なくとも１種を含む酸化物を有し
ていてもよい。A capacitor dielectric film 18 having a thickness of 100 nm is formed on the lower electrode 17 by a spin coating method. As the capacitor dielectric film 18, a ferroelectric film which forms a main crystal layer of a substance represented by the chemical formula of the above formula (1) is used. Bi, Ta are contained in the crystal layer of the ferroelectric film.
And an oxide containing at least one of Nb and Nb.
【００６０】上記キャパシタ誘電体膜１８を覆う絶縁膜
４５（例えば２００ｎｍの厚さのＮＳＧ膜）を形成し、
キャパシタ誘電体膜１８上の絶縁膜４５に上部電極用凹
部（例えば溝）４６を形成する。An insulating film 45 (for example, an NSG film having a thickness of 200 nm) covering the capacitor dielectric film 18 is formed.
An upper electrode recess (for example, a groove) 46 is formed in the insulating film 45 on the capacitor dielectric film 18.
【００６１】その後、例えばスパッタ法によって、上部
電極用凹部４６内に、ＩｒＯ2 膜（例えば厚さが２０ｎ
ｍ）とＩｒ膜（例えば厚さが２０ｎｍ）とからなる上部
電極の電極下地膜４７を形成する。Thereafter, an IrO 2 film (for example, having a thickness of 20 nm) is formed in the upper electrode recess 46 by, for example, a sputtering method.
m) and an Ir film (for example, having a thickness of 20 nm), and an electrode base film 47 of an upper electrode is formed.
【００６２】続いてこの第２の実施の形態で説明した電
気めっきと同様なる条件の電気めっき法により、Ｐｔ
0.7 Ｉｒ0.3 膜（例えば厚さが２００ｎｍ）からなる電
極形成層４８を形成する。その後ＣＭＰを行って、上部
電極用凹部４６内に電極下地膜４７と電極形成層４８と
からなる上部電極１９を形成する。このようにして下部
電極１７、キャパシタ誘電体膜１８、上部電極１９から
なるキャパシタ２が形成される。Subsequently, Pt is formed by electroplating under the same conditions as the electroplating described in the second embodiment.
An electrode forming layer 48 made of a 0.7 Ir 0.3 film (for example, having a thickness of 200 nm) is formed. Thereafter, the upper electrode 19 including the electrode base film 47 and the electrode forming layer 48 is formed in the upper electrode recess 46 by performing CMP. Thus, the capacitor 2 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【００６３】そして層間絶縁膜２１（例えばＮＳＧ：１
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば６００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 1
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 600 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【００６４】その後、キャパシタの電気特性の評価を行
ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜２２μＣ／ｃ
ｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃｍ、
リーク電流＝１×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ／ｃ
ｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor were evaluated. As a result, 2Pr = 10 μC / cm 2 to 22 μC / c
m 2 , 2Ec = 100 kV / cm to 200 kV / cm,
Leak current = 1 × 10 −6 A / cm 2 to 1 × 10 −7 A / c
A good value of m 2 was obtained.
【００６５】次に第２の製造方法における第３の実施の
形態を以下に説明する。この第３の実施の形態では、前
記第２の実施の形態において、電極下地膜１６、電極材
料層３３、上部電極の電極下地膜４７、めっき金属層４
８が異なるもので、その他の構成は前記第２の実施の形
態と同様である。したがって、ここでは、電極下地膜１
６の形成から上部電極１９の形成までを、前記図５に基
づいて説明する。なお、以下の説明では、図３〜図５に
より説明した構成部品と同様のものには同一符号を付与
する。Next, a third embodiment of the second manufacturing method will be described below. In the third embodiment, the electrode base film 16, the electrode material layer 33, the electrode base film 47 of the upper electrode, the plating metal layer 4 in the second embodiment are different from the second embodiment.
8 is different, and the other configuration is the same as that of the second embodiment. Therefore, here, the electrode base film 1 is used.
6 to the formation of the upper electrode 19 will be described with reference to FIG. In the following description, the same components as those described with reference to FIGS. 3 to 5 are denoted by the same reference numerals.
【００６６】スパッタ法により、バリア層１５上に、Ｉ
ｒＯ2 膜（例えば厚さが２０ｎｍ）、Ｉｒ膜（例えば厚
さが１０ｎｍ）を順に成膜して電極下地膜１６を形成す
る。By sputtering, I
An electrode underlayer 16 is formed by sequentially forming an rO 2 film (for example, having a thickness of 20 nm) and an Ir film (for example, having a thickness of 10 nm).
【００６７】続いて電気めっき法によって、絶縁膜４１
に形成した電極形成凹部４４内を埋め込む状態に電極材
料層３３を形成する。このときの、めっき条件として
は、めっき浴を、Ｈ2 ＰｔＣｌ6 （１ｋｇ／ｍ3 〜５０
ｋｇ／ｍ3 ）、Ｈ3 ＲｈＣｌ6（１ｋｇ／ｍ3 〜５０ｋ
ｇ／ｍ3 ）、ＨＣｌ（５ｋｇ／ｍ3 〜１００ｋｇ／
ｍ3）、ＮＨ4 Ｃｌ（１０ｋｇ／ｍ3 〜１５０ｋｇ／ｍ
3 ）およびｐＨ調整用のアンモニア水溶液（２８％溶
液）で構成し、めっき浴のｐＨを０．５〜２．５、電流
密度を５０Ａ／ｍ2 〜５００Ａ／ｍ2 、パルス電流のＯ
Ｎ（通電）時間を０．２秒、同ＯＦＦ（停電）時間を
１．０秒に設定した。このように、電気めっきにより電
極材料層３３を形成する際に、上記Ｎａ、Ｋ等のトラン
ジスタ特性に悪影響を及ぼす物質が入っていないめっき
浴を用いるので、トランジスタ特性を劣化させることな
く電極材料層３３が形成される。Subsequently, the insulating film 41 is formed by electroplating.
The electrode material layer 33 is formed so as to fill the electrode forming recesses 44 formed in the step (a). At this time, the plating conditions were such that the plating bath was H 2 PtCl 6 (1 kg / m 3 to 50
kg / m 3 ), H 3 RhCl 6 (1 kg / m 3 ５０50 k)
g / m 3 ), HCl (5 kg / m 3 to 100 kg /
m 3 ), NH 4 Cl (10 kg / m 3 to 150 kg / m
3 ) and an aqueous ammonia solution (28% solution) for pH adjustment, the pH of the plating bath is 0.5 to 2.5, the current density is 50 A / m 2 to 500 A / m 2 , and the pulse current is O.
The N (energization) time was set to 0.2 seconds, and the OFF (power failure) time was set to 1.0 seconds. As described above, when the electrode material layer 33 is formed by electroplating, a plating bath containing no substance that adversely affects the transistor characteristics, such as Na and K, is used, so that the electrode material layer can be formed without deteriorating the transistor characteristics. 33 are formed.
【００６８】その結果、Ｐｔ0.5 Ｒｈ0.5 からなる電極
材料層３３が２００ｎｍの厚さに堆積され、上記電極形
成凹部４４はこの電極材料層３３によって埋め込まれ
る。その際、絶縁膜４１上にも電極材料層３３は形成さ
れる。As a result, an electrode material layer 33 made of Pt 0.5 Rh 0.5 is deposited to a thickness of 200 nm, and the electrode forming recesses 44 are filled with this electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 41.
【００６９】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を除去加工
し、電極形成凹部４４内の電極材料層３３と電極下地膜
１６とバリア層１５とで下部電極１７を形成する。この
とき、絶縁膜４１は例えば１００ｎｍの厚さになるまで
研磨され、同時に下部電極１７も１００ｎｍの厚さにな
るまで研磨される。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41, and the like are removed by CMP, and the electrode material layer 33, the electrode base film 16, and the barrier layer 15 in the electrode forming recess 44 are removed. Forms the lower electrode 17. At this time, the insulating film 41 is polished to a thickness of, for example, 100 nm, and at the same time, the lower electrode 17 is polished to a thickness of 100 nm.
【００７０】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、６００℃の窒素雰囲気中で３０分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３は低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 600 ° C. for 30 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【００７１】以下、前記図４を基にして説明する。な
お、ここでの説明でも図３〜図５により説明した構成部
品と同様のものには同一符号を付与する。なお、構成部
品の材質、膜厚、熱処理条件は、前記図４によって説明
した製造方法と一部異なる。Hereinafter, description will be made with reference to FIG. In this description, the same components as those described with reference to FIGS. 3 to 5 are denoted by the same reference numerals. The material, thickness, and heat treatment conditions of the components are partially different from the manufacturing method described with reference to FIG.
【００７２】まず回転塗布法により、絶縁膜４１上に下
部電極１７を覆うキャパシタ誘電体膜１８を、例えば１
５０ｎｍの厚さに形成する。このキャパシタ誘電体膜１
８は、下記（２）式の化学式で表される物質を主たる結
晶層とするものであり、その結晶層中には、Ｂｉ、Ｔａ
およびＮｂのうちの少なくとも１種を含む酸化物を有し
ていてもよい。First, the capacitor dielectric film 18 covering the lower electrode 17 is formed on the insulating film 41 by, for example,
It is formed to a thickness of 50 nm. This capacitor dielectric film 1
Reference numeral 8 designates a substance represented by the following chemical formula (2) as a main crystal layer, in which Bi, Ta
And an oxide containing at least one of Nb and Nb.
【００７３】 Ｐｂx Ｎｂy （Ｚｒz Ｔｉ(1-z) ）1.0 Ｏ3 …（２） 〔（２）式中のｘ、ｙ、ｚは、０．８≦ｘ≦１．１、０
≦ｙ≦０．３、０．１≦ｚ≦０．７、かつ０．９≦ｘ＋
ｙ≦１．２〕[0073] Pb x Nb y (Zr z Ti (1-z)) 1.0 O 3 ... (2) [(2) in the formula x, y, z is, 0.8 ≦ x ≦ 1.1,0
≤ y ≤ 0.3, 0.1 ≤ z ≤ 0.7, and 0.9 ≤ x +
y ≦ 1.2]
【００７４】次いで上記キャパシタ誘電体膜１８をエッ
チング加工して、下部電極１７上にキャパシタ誘電体膜
１８を形成した後、キャパシタ誘電体膜１８を覆う絶縁
膜４５（例えば２００ｎｍの厚さのＮＳＧ膜）を形成す
る。続いて、上記絶縁膜４５をエッチング加工して、上
記キャパシタ誘電体膜１８上の絶縁膜４５に上部電極用
凹部（例えば溝）４６をその底面にキャパシタ誘電体膜
１８が露出する状態に形成する。Next, after the capacitor dielectric film 18 is etched to form the capacitor dielectric film 18 on the lower electrode 17, an insulating film 45 (for example, an NSG film having a thickness of 200 nm) covering the capacitor dielectric film 18 is formed. ) Is formed. Subsequently, the insulating film 45 is etched to form a concave portion (for example, a groove) 46 for the upper electrode in the insulating film 45 on the capacitor dielectric film 18 so that the capacitor dielectric film 18 is exposed on the bottom surface. .
【００７５】その後、例えばスパッタ法によって、上部
電極用凹部４６内に、ＩｒＯ2 膜（例えば厚さが５０ｎ
ｍ）からなる上部電極の電極下地膜４７を形成する。次
いで、例えば５００℃の酸素雰囲気中で３０分間の熱処
理を行う。Thereafter, an IrO 2 film (for example, having a thickness of 50 nm) is formed in the upper electrode recess 46 by, eg, sputtering.
m), an electrode base film 47 of the upper electrode is formed. Next, for example, a heat treatment is performed in an oxygen atmosphere at 500 ° C. for 30 minutes.
【００７６】次に、この第３の実施の形態で説明した電
気めっきと同様なる条件の電気めっき法によって、上記
電極下地膜４７上に電極形成層４８となるＰｔ0.5 Ｒｈ
0.5膜（例えば厚さが２００ｎｍ）を形成して、上記電
極下地膜４７と電極形成層４８とで２５０ｎｍの厚さの
上部電極膜を構成する。次いでＣＭＰによって、上部電
極用凹部４６内の上部電極膜が１００ｎｍの厚さになる
まで、電極形成層４８、電極下地膜４７および絶縁膜４
５を研磨して、上部電極用凹部４６内のキャパシタ誘電
体膜１８上に上部電極膜からなる上部電極１９を形成す
る。このようにして、下部電極１７、キャパシタ誘電体
膜１８、上部電極１９からなるキャパシタ２が形成され
る。Next, Pt 0.5 Rh serving as an electrode forming layer 48 is formed on the electrode base film 47 by electroplating under the same conditions as the electroplating described in the third embodiment.
A 0.5 film (for example, 200 nm in thickness) is formed, and the electrode base film 47 and the electrode forming layer 48 constitute an upper electrode film having a thickness of 250 nm. Next, the electrode formation layer 48, the electrode base film 47, and the insulating film 4 are formed by CMP until the upper electrode film in the upper electrode concave portion 46 has a thickness of 100 nm.
5 is polished to form an upper electrode 19 made of an upper electrode film on the capacitor dielectric film 18 in the upper electrode recess 46. Thus, the capacitor 2 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【００７７】そして層間絶縁膜２１（例えばＮＳＧ：２
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば５００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 2
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 500 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【００７８】その後、キャパシタ２の電気特性の評価を
行ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜３０μＣ／
ｃｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜３００ｋＶ／ｃ
ｍ、リーク電流＝５×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ
／ｃｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor 2 were evaluated. As a result, 2Pr = 10 μC / cm 2 to 30 μC /
cm 2 , 2Ec = 100 kV / cm to 300 kV / c
m, leak current = 5 × 10 −6 A / cm 2 -1 × 10 −7 A
/ Cm 2 .
【００７９】次に第２の製造方法における第４の実施の
形態を以下に説明する。この第４の実施の形態では、前
記第２の実施の形態において、バリア層１５、電極下地
膜１６、電極材料層３３、上部電極の電極下地膜４７、
めっき金属層４８が異なるもので、その他の構成は前記
第２の実施の形態と同様である。したがって、ここで
は、バリア層１５の形成から上部電極１９の形成まで
を、前記図５に基づいて説明する。なお、以下の説明で
は、図３〜図５により説明した構成部品と同様のものに
は同一符号を付与する。Next, a fourth embodiment of the second manufacturing method will be described below. In the fourth embodiment, the barrier layer 15, the electrode underlayer 16, the electrode material layer 33, the electrode underlayer 47 of the upper electrode,
The plating metal layer 48 is different, and the other configuration is the same as that of the second embodiment. Therefore, here, the steps from the formation of the barrier layer 15 to the formation of the upper electrode 19 will be described with reference to FIG. In the following description, the same components as those described with reference to FIGS. 3 to 5 are denoted by the same reference numerals.
【００８０】スパッタ法により、界面酸化防止膜となる
バリア層１５を、Ｔｉ膜（例えば厚さが２０ｎｍ）、Ｔ
ｉＮ膜（例えば厚さが２０ｎｍ）、Ｔｉ膜（例えば厚さ
が１０ｎｍ）を順に積層して形成した後、このバリア層
１５上にＩｒＯ2 膜（例えば厚さが２０ｎｍ）、Ｉｒ膜
（例えば厚さが１０ｎｍ）を順に積層して電極下地膜１
６を形成する。The barrier layer 15 serving as an interfacial oxidation preventing film is formed by a sputtering method using a Ti film (for example,
After an iN film (for example, having a thickness of 20 nm) and a Ti film (for example, having a thickness of 10 nm) are sequentially laminated, an IrO 2 film (for example, having a thickness of 20 nm) and an Ir film (for example, having a thickness of 20 nm) are formed on the barrier layer 15. 10 nm) in this order, and electrode base film 1
6 is formed.
【００８１】続いて電気めっき法によって、絶縁膜４１
に形成した電極形成凹部４４内を埋め込む状態に電極材
料層３３を形成する。このときの、めっき条件として
は、めっき浴を、ＲｕＮＯＣｌ3 （１ｋｇ／ｍ3 〜５０
ｋｇ／ｍ3 ）、（ＮＨ4 ）2 ＳＯ4 （１０ｋｇ／ｍ3 〜
１５０ｋｇ／ｍ3 ）およびＨ2 ＳＯ4 （５ｋｇ／ｍ3 〜
１００ｋｇ／ｍ3 ）で構成し、めっき浴のｐＨを０．５
〜３．０、電流密度を５０Ａ／ｍ2 〜５００Ａ／ｍ2 、
パルス電流のＯＮ（通電）時間を０．２秒、同ＯＦＦ
（停電）時間を１．０秒に設定した。このように、電気
めっきにより電極材料層３３を形成する際に、上記Ｎ
ａ、Ｋ等のトランジスタ特性に悪影響を及ぼす物質が入
っていないめっき浴を用いるので、トランジスタ特性を
劣化させることなく電極材料層３３が形成される。Subsequently, the insulating film 41 is formed by electroplating.
The electrode material layer 33 is formed so as to fill the electrode forming recesses 44 formed in the step (a). At this time, the plating conditions were such that the plating bath was RuNOCl 3 (1 kg / m 3 to 50
kg / m 3 ), (NH 4 ) 2 SO 4 (10 kg / m 3-
150 kg / m 3 ) and H 2 SO 4 (5 kg / m 3-
100 kg / m 3 ) and the pH of the plating bath is 0.5
３3.0, current density of 50 A / m 2 ５００500 A / m 2 ,
Pulse current ON (energization) time is 0.2 seconds, OFF
(Power failure) The time was set to 1.0 second. As described above, when the electrode material layer 33 is formed by electroplating, the N
Since a plating bath containing no substance that adversely affects the transistor characteristics such as a and K is used, the electrode material layer 33 is formed without deteriorating the transistor characteristics.
【００８２】その結果、Ｒｕからなる電極材料層３３が
２００ｎｍの厚さに堆積され、上記電極形成凹部４４は
この電極材料層３３によって埋め込まれる。その際、絶
縁膜４４上にも電極材料層３３は形成される。As a result, an electrode material layer 33 made of Ru is deposited to a thickness of 200 nm, and the electrode forming recesses 44 are filled with the electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 44.
【００８３】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を除去加工
し、電極形成凹部４４内の電極材料層３３と電極下地膜
１６とバリア層１５とで下部電極１７を形成する。この
とき、絶縁膜４１は例えば１００ｎｍの厚さになるまで
研磨され、同時に下部電極１７も１００ｎｍの厚さにな
るまで研磨される。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41 and the like are removed by CMP, and the electrode material layer 33, the electrode base film 16, and the barrier layer 15 in the electrode forming recess 44 are removed. Forms the lower electrode 17. At this time, the insulating film 41 is polished to a thickness of, for example, 100 nm, and at the same time, the lower electrode 17 is polished to a thickness of 100 nm.
【００８４】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、５００℃の窒素雰囲気中で３０分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３は低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 500 ° C. for 30 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【００８５】以下、前記第３の実施の形態で説明した製
造方法により、絶縁膜４１上に下部電極１７を覆うキャ
パシタ誘電体膜１８を、例えば１５０ｎｍの厚さに形成
する。このキャパシタ誘電体膜１８は、前記（２）式で
表される物質を主たる結晶層とするものであり、その結
晶層中には、Ｐｂ、Ｚｒ、ＴｉおよびＮｂのうちの少な
くとも１種を含む酸化物を有していてもよい。The capacitor dielectric film 18 covering the lower electrode 17 is formed on the insulating film 41 to a thickness of, for example, 150 nm by the manufacturing method described in the third embodiment. The capacitor dielectric film 18 has a substance represented by the formula (2) as a main crystal layer, and the crystal layer contains at least one of Pb, Zr, Ti and Nb. It may have an oxide.
【００８６】次いで上記キャパシタ誘電体膜１８をエッ
チング加工して、下部電極１７上にキャパシタ誘電体膜
１８を形成した後、キャパシタ誘電体膜１８を覆う絶縁
膜４５（例えば２００ｎｍの厚さのＢＰＳＧ膜）を形成
する。続いて、上記絶縁膜４５をエッチング加工して、
上記キャパシタ誘電体膜１８上の絶縁膜４５に上部電極
用凹部（例えば溝）４６をその底面にキャパシタ誘電体
膜１８が露出する状態に形成する。Next, after the capacitor dielectric film 18 is etched to form the capacitor dielectric film 18 on the lower electrode 17, an insulating film 45 (for example, a BPSG film having a thickness of 200 nm) covering the capacitor dielectric film 18 is formed. ) Is formed. Subsequently, the insulating film 45 is etched.
An upper electrode concave portion (for example, a groove) 46 is formed in the insulating film 45 on the capacitor dielectric film 18 so that the capacitor dielectric film 18 is exposed on the bottom surface.
【００８７】その後、例えばスパッタ法によって、上部
電極用凹部４６内に、ＲｕＯ2 膜（例えば厚さが３０ｎ
ｍ）、Ｒｕ膜（例えば厚さが２０ｎｍ）を順に積層して
なる上部電極の電極下地膜４７を形成する。次いで、例
えば６００℃の酸素雰囲気中で３分間の熱処理を行う。Then, a RuO 2 film (for example, having a thickness of 30 n) is formed in the upper electrode recess 46 by, for example, a sputtering method.
m), an electrode base film 47 of an upper electrode formed by sequentially stacking a Ru film (for example, having a thickness of 20 nm). Next, a heat treatment is performed in an oxygen atmosphere at, for example, 600 ° C. for 3 minutes.
【００８８】次に、この第４の実施の形態で形成した電
気めっきと同様なる条件の電気めっき法によって、上記
電極下地膜４７上に電極形成層４８となるＲｕ膜（例え
ば厚さが２００ｎｍ）を形成して、上記電極下地膜４７
と電極形成層４８とで２５０ｎｍの厚さの上部電極膜を
構成する。次いでＣＭＰによって、上部電極用凹部４６
内の上部電極膜が１３０ｎｍの厚さ（Ｒｕ膜の厚さが１
３０ｎｍ、ＲｕＯ2 膜の厚さが３０ｎｍ）になるまで、
電極形成層４８、電極下地膜４７および絶縁膜４５を研
磨して、上部電極用凹部４６内のキャパシタ誘電体膜１
８上に上部電極膜からなる上部電極１９を形成する。こ
のようにして、下部電極１７、キャパシタ誘電体膜１
８、上部電極１９からなるキャパシタ２が形成される。Next, a Ru film (for example, having a thickness of 200 nm) to be the electrode forming layer 48 is formed on the electrode base film 47 by an electroplating method under the same conditions as the electroplating formed in the fourth embodiment. Is formed, and the electrode base film 47 is formed.
And the electrode forming layer 48 constitute an upper electrode film having a thickness of 250 nm. Next, the concave portion 46 for the upper electrode is formed by CMP.
The upper electrode film inside has a thickness of 130 nm (the thickness of the Ru film is 1
30 nm, the thickness of the RuO 2 film is 30 nm)
The electrode forming layer 48, the electrode base film 47, and the insulating film 45 are polished to form the capacitor dielectric film 1 in the upper electrode recess 46.
An upper electrode 19 made of an upper electrode film is formed on 8. Thus, the lower electrode 17, the capacitor dielectric film 1
8. The capacitor 2 including the upper electrode 19 is formed.
【００８９】そして層間絶縁膜２１（例えばＮＳＧ：２
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば５００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 2
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 500 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【００９０】その後、キャパシタ２の電気特性の評価を
行ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜３０μＣ／
ｃｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜３００ｋＶ／ｃ
ｍ、リーク電流＝５×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ
／ｃｍ2 という良好なる値を得た。After that, the electrical characteristics of the capacitor 2 were evaluated. As a result, 2Pr = 10 μC / cm 2 to 30 μC /
cm 2 , 2Ec = 100 kV / cm to 300 kV / c
m, leak current = 5 × 10 −6 A / cm 2 -1 × 10 −7 A
/ Cm 2 .
【００９１】次に第２の製造方法における第５の実施の
形態を以下に説明する。この第５の実施の形態は、前記
第２の実施の形態において、電極下地膜１６、電極材料
層３３、上部電極の電極下地膜４７、めっき金属層４８
が異なるもので、その他の構成は前記第２の実施の形態
と同様である。したがって、ここでは、電極下地膜１６
の形成から上部電極１９の形成までを、前記図５に基づ
いて説明する。なお、以下の説明では、図３〜図５で説
明したのと同様の構成部品には同一符号を付与する。Next, a fifth embodiment of the second manufacturing method will be described below. The fifth embodiment is different from the second embodiment in that the electrode base film 16, the electrode material layer 33, the electrode base film 47 of the upper electrode, the plating metal layer 48 are provided.
The other configuration is the same as that of the second embodiment. Therefore, here, the electrode base film 16 is used.
From the formation of the upper electrode 19 to the formation of the upper electrode 19 will be described with reference to FIG. In the following description, the same reference numerals are given to the same components as those described in FIGS.
【００９２】スパッタ法により、バリア層１５上にＩｒ
Ｏ2 膜（例えば厚さが３０ｎｍ）、Ｐｔ膜（例えば厚さ
が２０ｎｍ）を順次積層して電極下地膜１６を形成す
る。[0092] By the sputtering method, Ir
An O 2 film (for example, having a thickness of 30 nm) and a Pt film (for example, having a thickness of 20 nm) are sequentially laminated to form an electrode base film 16.
【００９３】続いてめっき法によって、絶縁膜４１に形
成した電極形成凹部４４内を埋め込む状態に電極材料層
３３を形成する。このときの、めっき条件としては、め
っき浴を、Ｈ2 ＰｔＣｌ6 （５ｋｇ／ｍ3 〜１００ｋｇ
／ｍ3 ）、ＲｕＮＯＣｌ3 （１ｋｇ／ｍ3 〜５０ｋｇ／
ｍ3 ）、ＨＣｌ（５ｋｇ／ｍ3 〜１００ｋｇ／ｍ3 ）、
ＮＨ4 Ｃｌ（１０ｋｇ／ｍ3 〜１００ｋｇ／ｍ3 ）およ
びｐＨ調整用のアンモニア水溶液（２８％溶液）で構成
し、めっき浴のｐＨを０．５〜３．０、電流密度を５０
Ａ／ｍ2 〜５００Ａ／ｍ2 、正のパルス電流と負のパル
ス電流とを交互に印加し、その際、正のパルス電流のＯ
Ｎ（通電）時間を０．３秒、同ＯＦＦ（停電）時間を
０．５秒に設定し、負のパルス電流のＯＮ（通電）時間
を０．１秒、同ＯＦＦ（停電）時間を０．５秒に設定し
た。このように、電気めっきにより電極材料層３３を形
成する際に、上記Ｎａ、Ｋ等のトランジスタ特性に悪影
響を及ぼす物質が入っていないめっき浴を用いるので、
トランジスタ特性を劣化させることなく電極材料層３３
が形成される。Subsequently, the electrode material layer 33 is formed by plating so as to fill the electrode forming recesses 44 formed in the insulating film 41. At this time, the plating conditions were such that the plating bath was H 2 PtCl 6 (5 kg / m 3 to 100 kg).
/ M 3 ), RuNOCl 3 (1 kg / m 3 to 50 kg /
m 3 ), HCl (5 kg / m 3 to 100 kg / m 3 ),
NH 4 Cl (10kg / m 3 ~100kg / m 3) and pH was constituted by an aqueous ammonia solution for adjustment (28% solution), the pH of the plating bath 0.5 to 3.0, the current density of 50
A / m 2 ~500A / m 2 , is applied alternately positive pulse current and the negative of the pulse current, in which, the positive pulse current O
The N (energization) time is set to 0.3 seconds, the OFF (power failure) time is set to 0.5 seconds, the ON (energization) time of the negative pulse current is set to 0.1 second, and the OFF (power failure) time is set to 0. .5 seconds. As described above, when the electrode material layer 33 is formed by electroplating, a plating bath containing no substance that adversely affects transistor characteristics such as Na and K is used.
The electrode material layer 33 without deteriorating the transistor characteristics
Is formed.
【００９４】その結果、Ｐｔ0.8 Ｒｕ0.2 からなる電極
材料層３３が２００ｎｍの厚さに堆積され、上記電極形
成凹部４４はこの電極材料層３３によって埋め込まれ
る。その際、絶縁膜４４上にも電極材料層３３は形成さ
れる。As a result, an electrode material layer 33 made of Pt 0.8 Ru 0.2 is deposited to a thickness of 200 nm, and the electrode forming recess 44 is filled with the electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 44.
【００９５】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を除去加工
し、電極形成凹部４４内の電極材料層３３と電極下地膜
１６とバリア層１５とで下部電極１７を形成する。この
とき、絶縁膜４１は例えば１００ｎｍの厚さになるまで
研磨され、同時に下部電極１７も１００ｎｍの厚さにな
るまで研磨される。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41 and the like are removed by CMP, and the electrode material layer 33, the electrode base film 16, and the barrier layer 15 in the electrode forming recess 44 are removed. Forms the lower electrode 17. At this time, the insulating film 41 is polished to a thickness of, for example, 100 nm, and at the same time, the lower electrode 17 is polished to a thickness of 100 nm.
【００９６】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、７００℃の窒素雰囲気中で３分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３は低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 700 ° C. for 3 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【００９７】以下、前記第１の発明において図２により
説明したキャパシタ誘電体膜の製造方法と同様に、プラ
ズマＭＯＣＶＤ法により、絶縁膜４１上に下部電極１７
を覆うキャパシタ誘電体膜１８を、例えば１００ｎｍの
厚さに形成する。このキャパシタ誘電体膜１８は、前記
（１）式で表される物質を主たる結晶層とするものであ
り、その結晶層中には、Ｂｉ、Ｔａ、およびＮｂのうち
の少なくとも１種を含む酸化物を有していてもよい。そ
の後、例えば６００℃の酸素雰囲気中で３分間の熱処理
を行う。Hereinafter, the lower electrode 17 is formed on the insulating film 41 by the plasma MOCVD method in the same manner as in the method of manufacturing the capacitor dielectric film described with reference to FIG.
Is formed to a thickness of, for example, 100 nm. The capacitor dielectric film 18 has a material represented by the formula (1) as a main crystal layer, and the crystal layer has an oxide containing at least one of Bi, Ta, and Nb. You may have a thing. Thereafter, a heat treatment is performed for 3 minutes in an oxygen atmosphere at, for example, 600 ° C.
【００９８】以下、前記図４を基にして説明する。な
お、ここでの説明でも図３〜図５により説明した構成部
品と同様のものには同一符号を付与する。なお、構成部
品の材質、膜厚、熱処理条件は、前記図４によって説明
した製造方法と一部異なる。Hereinafter, description will be made with reference to FIG. In this description, the same components as those described with reference to FIGS. 3 to 5 are denoted by the same reference numerals. The material, thickness, and heat treatment conditions of the components are partially different from the manufacturing method described with reference to FIG.
【００９９】次いで、上記キャパシタ誘電体膜１８をエ
ッチング加工して、下部電極１７上にキャパシタ誘電体
膜１８を形成した後、キャパシタ誘電体膜１８を覆うＴ
ｉＯ2 膜（図示省略）（例えば厚さが２０ｎｍ）、絶縁
膜４５を（例えば厚さが２００ｎｍのＢＰＳＧ膜）を順
に形成する。続いて、上記絶縁膜４５およびＴｉＯ２膜
をエッチング加工して、上記キャパシタ誘電体膜１８上
の絶縁膜４５およびＴｉＯ２ 膜に上部電極用凹部（例
えば溝）４６をその底面にキャパシタ誘電体膜１８が露
出するように形成する。Next, the capacitor dielectric film 18 is etched to form the capacitor dielectric film 18 on the lower electrode 17, and then the capacitor dielectric film 18
An iO 2 film (not shown) (for example, having a thickness of 20 nm) and an insulating film 45 (for example, a BPSG film having a thickness of 200 nm) are sequentially formed. Subsequently, the insulating film 45 and the TiO 2 film are etched, and a concave portion (for example, a groove) 46 for an upper electrode is formed on the insulating film 45 and the TiO 2 film on the capacitor dielectric film 18 on the bottom surface. 18 is formed so as to be exposed.
【０１００】その後、例えばスパッタ法によって、上部
電極用凹部４６内にＰｔ0.8 Ｏ0.2膜（例えば厚さが１
００ｎｍ）からなる電極下地膜４７を形成する。Thereafter, a Pt 0.8 O 0.2 film (for example, having a thickness of 1
(00 nm).
【０１０１】次いで、この第５の実施の形態で説明した
電気めっきと同様なる条件の電気めっき法によって、上
記電極下地膜４７上に電極形成層４８となるＰｔ0.8 Ｒ
ｕ0.2 膜（例えば厚さが２００ｎｍ）を形成して、上記
電極下地膜４７と電極形成層４８とで３００ｎｍの厚さ
の上部電極膜を構成する。次いでＣＭＰによって、上部
電極用凹部４６内の上部電極膜が２２０ｎｍの厚さにな
るまで、電極形成層４８、電極下地膜４７および絶縁膜
４５を研磨して、上部電極用凹部４６内のキャパシタ誘
電体膜１８上に上部電極膜からなる上部電極１９を形成
する。このようにして、下部電極１７、キャパシタ誘電
体膜１８、上部電極１９からなるキャパシタ２が形成さ
れる。Next, by electroplating under the same conditions as the electroplating described in the fifth embodiment, Pt 0.8 R to be an electrode forming layer 48 is formed on the electrode base film 47.
An u 0.2 film (for example, having a thickness of 200 nm) is formed, and the electrode base film 47 and the electrode forming layer 48 constitute an upper electrode film having a thickness of 300 nm. Then, the electrode forming layer 48, the electrode base film 47, and the insulating film 45 are polished by CMP until the thickness of the upper electrode film in the upper electrode recess 46 becomes 220 nm, and the capacitor dielectric in the upper electrode recess 46 is polished. An upper electrode 19 made of an upper electrode film is formed on the body film 18. Thus, the capacitor 2 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【０１０２】そして層間絶縁膜２１（例えばＮＳＧ：１
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば５００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 1
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 500 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【０１０３】その後、キャパシタの電気特性の評価を行
ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜２０μＣ／ｃ
ｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃｍ、
リーク電流＝５×１０-6Ａ／ｃｍ2 〜１×１０-7Ａ／ｃ
ｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor were evaluated. As a result, 2Pr = 10 μC / cm 2 to 20 μC / c
m 2 , 2Ec = 100 kV / cm to 200 kV / cm,
Leak current = 5 × 10 −6 A / cm 2 -1 × 10 −7 A / c
A good value of m 2 was obtained.
【０１０４】次に第２の製造方法における第６の実施の
形態を以下に説明する。この第６の実施の形態は、前記
第２の実施の形態において、絶縁膜４１、バリア層１
５、電極下地膜１６、電極材料層３３、上部電極の電極
下地膜４７、めっき金属層４８が異なるもので、その他
の構成は前記第２の実施の形態と同様である。したがっ
て、ここでは、絶縁膜４１の形成から上部電極１９の形
成までを、前記図５に基づいて説明する。なお、以下の
説明では、図３〜図５で説明したのと同様の構成部品に
は同一符号を付与する。Next, a sixth embodiment of the second manufacturing method will be described below. The sixth embodiment is different from the second embodiment in that an insulating film 41 and a barrier layer 1 are provided.
5, the electrode base film 16, the electrode material layer 33, the electrode base film 47 of the upper electrode, and the plating metal layer 48 are different, and the other configuration is the same as that of the second embodiment. Therefore, the steps from the formation of the insulating film 41 to the formation of the upper electrode 19 will be described with reference to FIG. In the following description, the same reference numerals are given to the same components as those described in FIGS.
【０１０５】上記絶縁膜４１は、例えばＳｉ3 Ｎ4 を３
００ｎｍの厚さに堆積して形成する。そしてレジスト塗
布、リソグラフィー技術およびエッチング技術により、
絶縁膜４１にプラグ電極１４に達する電極形成凹部（例
えば溝）４４を形成する。その後、エッチングマスクと
して用いたレジストを除去する。The insulating film 41 is made of, for example, Si 3 N 4
It is formed by depositing to a thickness of 00 nm. And by resist coating, lithography technology and etching technology,
An electrode forming recess (for example, a groove) 44 reaching the plug electrode 14 is formed in the insulating film 41. After that, the resist used as the etching mask is removed.
【０１０６】スパッタ法により、界面酸化防止膜となる
バリア層１５を、Ｔｉ膜（例えば厚さが１０ｎｍ）、Ｔ
ｉＮ膜（例えば厚さが２０ｎｍ）、Ｔｉ膜（例えば厚さ
が１０ｎｍ）を順に積層して形成した後、このバリア層
１５上に、Ｉｒ膜（例えば厚さが１０ｎｍ）、ＩｒＯ2
膜（例えば厚さが３０ｎｍ）、Ｐｔ膜（例えば厚さが１
０ｎｍ）を順に積層して電極下地膜１６を形成する。The barrier layer 15 serving as an interfacial oxidation preventing film is formed by sputtering using a Ti film (for example,
After an iN film (for example, having a thickness of 20 nm) and a Ti film (for example, having a thickness of 10 nm) are sequentially laminated and formed, an Ir film (for example, having a thickness of 10 nm) and IrO 2 are formed on the barrier layer 15.
Film (for example, 30 nm in thickness), Pt film (for example,
0 nm) are sequentially laminated to form an electrode base film 16.
【０１０７】続いて電気めっき法によって、絶縁膜４１
に形成した電極形成凹部４４内を埋め込む状態に電極材
料層３３を形成する。このときのめっき条件としては、
めっき浴を、ＰｔＣｌ4 ・５Ｈ2 Ｏ（５ｋｇ／ｍ3 〜１
００ｋｇ／ｍ3 ）、ＰｄＣｌ2 ・４Ｈ2 Ｏ（１ｋｇ／ｍ
3 〜５０ｋｇ／ｍ3 ）、ＮＨ4 Ｃｌ（５ｋｇ／ｍ3 〜１
００ｋｇ／ｍ3 ）およびｐＨ調整用のアンモニア水溶液
（２８％溶液）で構成し、めっき浴のｐＨを７．５〜１
０．０、電流密度を１０Ａ／ｍ2 〜５００Ａ／ｍ2 、正
のパルス電流と負のパルス電流とを交互に印加し、その
際、正のパルス電流のＯＮ（通電）時間を０．５秒、同
ＯＦＦ（停電）時間を０．５秒に設定し、負のパルス電
流のＯＮ（通電）時間を０．２秒、同ＯＦＦ（停電）時
間を０．５秒に設定した。このように、電気めっきによ
り電極材料層３３を形成する際に、上記Ｎａ、Ｋ等のト
ランジスタ特性に悪影響を及ぼす物質が入っていないめ
っき浴を用いるので、トランジスタ特性を劣化させるこ
となく電極材料層３３が形成される。Subsequently, the insulating film 41 is formed by electroplating.
The electrode material layer 33 is formed so as to fill the electrode forming recesses 44 formed in the step (a). As plating conditions at this time,
The plating bath, PtCl 4 · 5H 2 O ( 5kg / m 3 ~1
00 kg / m 3 ), PdCl 2 .4H 2 O (1 kg / m 3
3 to 50 kg / m 3 ), NH 4 Cl (5 kg / m 3 to 1)
00 kg / m 3 ) and an aqueous ammonia solution (28% solution) for pH adjustment.
0.0, a current density of 10 A / m 2 to 500 A / m 2 , a positive pulse current and a negative pulse current are alternately applied, and the ON (energization) time of the positive pulse current is 0.5 Second, the OFF (power failure) time was set to 0.5 seconds, the ON (energization) time of the negative pulse current was set to 0.2 seconds, and the OFF (power failure) time was set to 0.5 seconds. As described above, when the electrode material layer 33 is formed by electroplating, a plating bath containing no substance that adversely affects the transistor characteristics, such as Na and K, is used, so that the electrode material layer can be formed without deteriorating the transistor characteristics. 33 are formed.
【０１０８】その結果、Ｒｔ0.9 Ｐｄ0.1 からなる電極
材料層３３が２００ｎｍの厚さに堆積され、上記電極形
成凹部４４はこの電極材料層３３によって埋め込まれ
る。その際、絶縁膜４４上にも電極材料層３３は形成さ
れる。As a result, an electrode material layer 33 made of Rt 0.9 Pd 0.1 is deposited to a thickness of 200 nm, and the electrode forming recesses 44 are filled with the electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 44.
【０１０９】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、７００℃の窒素雰囲気中で３分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３は低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 700 ° C. for 3 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【０１１０】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を除去加工
し、電極形成凹部４４内におけるＲｔ0.9 Ｐｄ0.1 から
なる電極材料層３３が１００ｎｍの厚さになるように研
磨する。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41 and the like are removed by CMP, and the electrode material layer 33 made of Rt 0.9 Pd 0.1 in the electrode forming recess 44 has a thickness of 100 nm. Polish so that
【０１１１】次いで図示はしないが、前記図４によって
説明した製造方法と同様にして、以下のプロセスを行
う。以下の説明では、各構成部品には、前記図４で説明
した構成部品と同様のものには同一符号を付与して説明
する。なお、構成部品の材質、膜厚、熱処理条件は前記
図４によって説明した製造方法と一部異なる。Next, although not shown, the following process is performed in the same manner as in the manufacturing method described with reference to FIG. In the following description, the same components as those described with reference to FIG. The material, film thickness, and heat treatment conditions of the components are partially different from the manufacturing method described with reference to FIG.
【０１１２】回転塗布法により、上記下部電極１７上に
キャパシタ誘電体膜１８を１００ｎｍの厚さに形成す
る。このキャパシタ誘電体膜１８には、前記（１）式で
表される物質で主たる結晶層をなす強誘電体膜を用い
る。この強誘電体膜の結晶層中には、Ｂｉ、Ｔａおよび
Ｎｂのうちの少なくとも１種を含む酸化物を有していて
もよい。A capacitor dielectric film 18 having a thickness of 100 nm is formed on the lower electrode 17 by spin coating. As the capacitor dielectric film 18, a ferroelectric film that forms a main crystal layer using the substance represented by the above formula (1) is used. The crystal layer of the ferroelectric film may contain an oxide containing at least one of Bi, Ta, and Nb.
【０１１３】上記キャパシタ誘電体膜１８を覆う絶縁膜
４５（例えば２００ｎｍの厚さのＮＳＧ膜）を形成し、
キャパシタ誘電体膜１８上の絶縁膜４５に上部電極用凹
部（例えば溝）４６を形成する。An insulating film 45 (for example, an NSG film having a thickness of 200 nm) which covers the capacitor dielectric film 18 is formed.
An upper electrode recess (for example, a groove) 46 is formed in the insulating film 45 on the capacitor dielectric film 18.
【０１１４】次いでスパッタ法により、上部電極用凹部
４６内に、Ｉｒ膜（例えば厚さが２０ｎｍ）Ｒｕ膜（例
えば厚さが８０ｎｍ）を順次積層して、上部電極の電極
形成層４８を形成する。ここから一部、前記図４によっ
て説明したプロセスとは異なり、上記電極形成層４８上
にＳｉＯ2 膜からなるハードマスクを形成し、それをエ
ッチングマスクに用いて電極形成層４８をエッチング加
工する。その後、上記ハードマスクを除去して、電極形
成層４８からなる上部電極１９を形成する。Next, an Ir film (for example, having a thickness of 20 nm) and a Ru film (for example, having a thickness of 80 nm) are sequentially laminated in the upper electrode concave portion 46 to form an electrode forming layer 48 of the upper electrode. . A part of the process is different from the process described with reference to FIG. 4 in that a hard mask made of a SiO 2 film is formed on the electrode forming layer 48 and the electrode forming layer 48 is etched using the hard mask as an etching mask. Thereafter, the hard mask is removed, and the upper electrode 19 made of the electrode forming layer 48 is formed.
【０１１５】そして層間絶縁膜２１（例えばＮＳＧ：２
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば５００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 2
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 500 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【０１１６】その後、上記キャパシタ２の電気特性の評
価を行ったところ、２Ｐｒ＝８μＣ／ｃｍ2 〜２２μＣ
／ｃｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃ
ｍ、リーク電流＝１×１０-5Ａ／ｃｍ2 〜１×１０-7Ａ
／ｃｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor 2 were evaluated. As a result, 2Pr = 8 μC / cm 2 to 22 μC
/ Cm 2 , 2Ec = 100 kV / cm to 200 kV / c
m, leak current = 1 × 10 −5 A / cm 2 -1 × 10 −7 A
/ Cm 2 .
【０１１７】次に第２の製造方法における第７の実施の
形態を以下に説明する。この第７の実施の形態は、前記
第２の実施の形態において、電極下地膜１６、電極材料
層３３、上部電極の電極下地膜４７、めっき金属層４８
が異なるだけで、その他の構成は前記第２の実施の形態
と同様である。したがって、ここでは、電極下地膜１６
の形成から上部電極１９の形成までを、前記図５に基づ
いて説明する。なお、以下の説明では、図３〜図５で説
明したのと同様の構成部品には同一符号を付与する。Next, a seventh embodiment of the second manufacturing method will be described below. The seventh embodiment is different from the second embodiment in that the electrode base film 16, the electrode material layer 33, the electrode base film 47 of the upper electrode, the plating metal layer 48 are provided.
The other configuration is the same as that of the second embodiment except for the above. Therefore, here, the electrode base film 16 is used.
From the formation of the upper electrode 19 to the formation of the upper electrode 19 will be described with reference to FIG. In the following description, the same reference numerals are given to the same components as those described in FIGS.
【０１１８】スパッタ法により、界面酸化防止膜となる
バリア層１５上に、Ｐｔ膜（例えば厚さが１０ｎｍ）、
Ｉｒ0.2 Ｒｈ0.4 Ｏ0.4 膜（例えば厚さが３０ｎｍ）、
Ｐｔ膜（例えば厚さが１０ｎｍ）を順次形成して電極下
地膜１６を形成する。By a sputtering method, a Pt film (for example, having a thickness of 10 nm) is formed on the barrier layer 15 serving as an interfacial oxidation preventing film.
An Ir 0.2 Rh 0.4 O 0.4 film (for example, a thickness of 30 nm),
An electrode base film 16 is formed by sequentially forming a Pt film (for example, a thickness of 10 nm).
【０１１９】続いてめっき法によって、絶縁膜４１に形
成した電極形成凹部４４内を埋め込む状態に電極材料層
３３を形成する。このときのめっき条件としては、めっ
き浴を、ＰｔＣｌ4 ・５Ｈ2 Ｏ（５ｋｇ／ｍ3 〜１００
ｋｇ／ｍ3 ）、ＰｄＣｌ2 ・４Ｈ2 Ｏ（１ｋｇ／ｍ3 〜
５０ｋｇ／ｍ3 ）、ＮＨ4 Ｃｌ（５ｋｇ／ｍ3 〜１００
ｋｇ／ｍ3 ）およびｐＨ調整用のアンモニア水溶液（２
８％溶液）で構成し、めっき浴のｐＨを７．５〜１０．
０、電流密度を１０Ａ／ｍ2 〜５００Ａ／ｍ2、正のパ
ルス電流と負のパルス電流とを交互に印加し、その際、
正のパルス電流のＯＮ（通電）時間を０．５秒、同ＯＦ
Ｆ（停電）時間を０．５秒に設定し、負のパルス電流の
ＯＮ（通電）時間を０．２秒、同ＯＦＦ（停電）時間を
０．５秒に設定した。このように、電気めっきにより電
極材料層３３を形成する際に、上記Ｎａ、Ｋ等のトラン
ジスタ特性に悪影響を及ぼす物質が入っていないめっき
浴を用いるので、トランジスタ特性を劣化させることな
く電極材料層３３が形成される。Subsequently, the electrode material layer 33 is formed by plating so as to fill the electrode forming recesses 44 formed in the insulating film 41. As plating conditions at this time, the plating bath was PtCl 4 .5H 2 O (5 kg / m 3 -100
kg / m 3 ), PdCl 2 .4H 2 O (1 kg / m 3-
50 kg / m 3 ), NH 4 Cl (5 kg / m 3 -100
kg / m 3 ) and an aqueous ammonia solution (2
8% solution) and the pH of the plating bath is 7.5-10.
0, the current density is 10 A / m 2 to 500 A / m 2 , and a positive pulse current and a negative pulse current are alternately applied.
The ON (energization) time of the positive pulse current is 0.5 seconds,
The F (power failure) time was set to 0.5 seconds, the ON (energization) time of the negative pulse current was set to 0.2 seconds, and the OFF (power failure) time was set to 0.5 seconds. As described above, when the electrode material layer 33 is formed by electroplating, a plating bath containing no substance that adversely affects the transistor characteristics, such as Na and K, is used, so that the electrode material layer can be formed without deteriorating the transistor characteristics. 33 are formed.
【０１２０】その結果、Ｒｔ0.8 Ｐｄ0.2 からなる電極
材料層３３が２００ｎｍの厚さに堆積され、上記電極形
成凹部４４はこの電極材料層３３によって埋め込まれ
る。その際、絶縁膜４４上にも電極材料層３３は形成さ
れる。。As a result, an electrode material layer 33 made of Rt 0.8 Pd 0.2 is deposited to a thickness of 200 nm, and the electrode forming recesses 44 are filled with this electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 44. .
【０１２１】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。ここで
は、７００℃の窒素雰囲気中で３分間の熱処理を行っ
た。この熱処理によって、上記電極材料層３３は低抵抗
なものとなる。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. Here, heat treatment was performed in a nitrogen atmosphere at 700 ° C. for 3 minutes. By this heat treatment, the electrode material layer 33 has a low resistance.
【０１２２】次いでＣＭＰにより、電極形成凹部４４内
におけるＲｔ0.9 Ｐｄ0.1 膜が１００ｎｍの厚さになる
ように、電極材料層３３、電極下地膜１６、バリア層１
５、絶縁膜４１等を研磨加工する。Next, the electrode material layer 33, the electrode base film 16, and the barrier layer 1 are formed by CMP so that the Rt 0.9 Pd 0.1 film in the electrode forming recess 44 has a thickness of 100 nm.
5. Polish the insulating film 41 and the like.
【０１２３】次いで図示はしないが、前記図４によって
説明した製造方法と同様にして、以下のプロセスを行
う。以下の説明では、各構成部品には、前記図４で説明
した構成部品と同様のものには同一符号を付与して説明
する。なお、構成部品の材質、膜厚、熱処理条件は前記
図４によって説明した製造方法と一部異なる。Next, although not shown, the following process is performed in the same manner as the manufacturing method described with reference to FIG. In the following description, the same components as those described with reference to FIG. The material, film thickness, and heat treatment conditions of the components are partially different from the manufacturing method described with reference to FIG.
【０１２４】回転塗布法により、上記下部電極１７上に
キャパシタ誘電体膜１８を１００ｎｍの厚さに形成す
る。このキャパシタ誘電体膜１８には、前記（１）式で
表される物質で主たる結晶層をなす強誘電体膜を用い
る。この強誘電体膜の結晶層中には、Ｂｉ、Ｔａおよび
Ｎｂのうちの少なくとも１種を含む酸化物を有していて
もよい。A capacitor dielectric film 18 having a thickness of 100 nm is formed on the lower electrode 17 by spin coating. As the capacitor dielectric film 18, a ferroelectric film that forms a main crystal layer using the substance represented by the above formula (1) is used. The crystal layer of the ferroelectric film may contain an oxide containing at least one of Bi, Ta, and Nb.
【０１２５】次いでスパッタ法により、上記キャパシタ
誘電体膜１８上に、例えばＰｔを１０ｎｍの厚さに成膜
して電極下地膜４７を形成する。その後、電極下地膜と
ともにキャパシタ誘電体膜１８をキャパシタ形状にエッ
チング加工する。Next, an electrode base film 47 is formed on the capacitor dielectric film 18 by sputtering, for example, by forming Pt to a thickness of 10 nm by sputtering. Thereafter, the capacitor dielectric film 18 is etched into a capacitor shape together with the electrode base film.
【０１２６】その後、上記キャパシタ誘電体膜１８を覆
う絶縁膜４５（例えば３００ｎｍの厚さのＮＳＧ膜）を
形成し、キャパシタ誘電体膜１８上の絶縁膜４５に上部
電極用凹部（例えば溝）４６を形成する。この上部電極
用凹部４６の底面には、上記Ｐｔからなる電極下地膜４
７が露出する。続いてこの第７の実施の形態で説明した
電気めっきと同様なる条件の電気めっき法により、Ｐｔ
0.8 Ｐｄ0.2 膜（例えば厚さが２００ｎｍ）からなる電
極形成層４８を形成する。その後Ｒｔ0.9 Ｐｄ0.1 膜が
１００ｎｍの厚さになるようにＣＭＰを行って、上部電
極用凹部４６内に電極下地膜４７と電極形成層４８とか
らなる上部電極１９を形成する。このようにして下部電
極１７、キャパシタ誘電体膜１８、上部電極１９からな
るキャパシタ２が形成される。Thereafter, an insulating film 45 (for example, an NSG film having a thickness of 300 nm) covering the capacitor dielectric film 18 is formed, and a concave portion (for example, a groove) 46 for an upper electrode is formed in the insulating film 45 on the capacitor dielectric film 18. To form An electrode base film 4 made of Pt is formed on the bottom surface of the upper electrode recess 46.
7 is exposed. Subsequently, Pt is formed by electroplating under the same conditions as the electroplating described in the seventh embodiment.
An electrode forming layer 48 made of a 0.8 Pd 0.2 film (for example, having a thickness of 200 nm) is formed. Thereafter, CMP is performed so that the Rt 0.9 Pd 0.1 film has a thickness of 100 nm to form the upper electrode 19 including the electrode base film 47 and the electrode forming layer 48 in the upper electrode recess 46. Thus, the capacitor 2 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【０１２７】そして層間絶縁膜２１（例えばＮＳＧ：２
００ｎｍ）、上部電極用および下部電極用の各コンタク
トホールを形成する。さらに熱処理（例えば５００℃の
酸素雰囲気中で３０分間）を施す。次いで上記層間絶縁
膜２１〜層間絶縁膜１２にわたって、トランジスタ５１
Ａ，５１Ｂの拡散層５２Ａ，５３Ａに通じる接続孔２２
Ａ，２２Ｂを形成する。続いてスパッタ法により、上記
接続孔２２Ａ，２２Ｂの内部および上記層間絶縁膜２１
上にＴｉ膜（例えば厚さが２０ｎｍ）、ＴｉＮ膜（例え
ば厚さが３０ｎｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）
を順に堆積し、さらにＡｌ膜（例えば厚さが３００ｎ
ｍ）を堆積して配線材料層を形成する。このようにし
て、上記接続孔２２Ａ，２２Ｂは配線材料層によって埋
め込まれる。次いで配線材料層をパターニングしてビッ
ト線２３を形成する。Then, the interlayer insulating film 21 (for example, NSG: 2
00 nm), forming contact holes for the upper electrode and the lower electrode. Further, heat treatment (for example, in an oxygen atmosphere at 500 ° C. for 30 minutes) is performed. Next, the transistor 51 extends over the interlayer insulating film 21 to the interlayer insulating film 12.
A, connection holes 22 communicating with diffusion layers 52A, 53A of 51B
A and 22B are formed. Subsequently, the insides of the connection holes 22A and 22B and the interlayer insulating film 21 are formed by sputtering.
A Ti film (for example, a thickness of 20 nm), a TiN film (for example, a thickness of 30 nm), and a Ti film (for example, a thickness of 20 nm)
Are sequentially deposited, and an Al film (for example, having a thickness of 300 n
m) is deposited to form a wiring material layer. Thus, the connection holes 22A and 22B are filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【０１２８】その後、キャパシタ２の電気特性の評価を
行ったところ、２Ｐｒ＝１０μＣ／ｃｍ2 〜２２μＣ／
ｃｍ2 、２Ｅｃ＝１００ｋＶ／ｃｍ〜２００ｋＶ／ｃ
ｍ、リーク電流＝１×１０-6Ａ／ｃｍ2 〜５×１０-8Ａ
／ｃｍ2 という良好なる値を得た。After that, the electric characteristics of the capacitor 2 were evaluated. As a result, 2Pr = 10 μC / cm 2 to 22 μC /
cm 2 , 2Ec = 100 kV / cm to 200 kV / c
m, leak current = 1 × 10 −6 A / cm 2 -5 × 10 −8 A
/ Cm 2 .
【０１２９】次に第２の製造方法における第８の実施の
形態を、図６によって説明する。図６では、前記第２の
実施の形態で説明した凹部を電極形成凹部とその底面側
に形成した接続孔とで構成したものを示し、前記図３〜
図５で説明したのと同様の構成部品には同一符号を付与
する。Next, an eighth embodiment of the second manufacturing method will be described with reference to FIG. FIG. 6 shows a configuration in which the concave portion described in the second embodiment is constituted by an electrode forming concave portion and a connection hole formed on the bottom surface thereof.
The same reference numerals are given to the same components as those described in FIG.
【０１３０】この第８の実施の形態では、図６の（１）
に示すように、前記図３によって説明したのと同様にし
て、トランジスタ５１（拡散層は図示省略）等の素子が
形成されているＳｉ基板１１上に、上記素子を覆う層間
絶縁膜１２を形成し、さらに層間絶縁膜１２に接続孔１
３を形成する。そしてこの接続孔１３にプラグ電極１４
を形成する。このプラグ電極１４は、例えば図示しない
上記トランジスタの拡散層に接続される。この第８の実
施の形態では、Ｓｉ基板１１より上記層間絶縁膜１２ま
でを基体１０とする。In the eighth embodiment, (1) in FIG.
As shown in FIG. 3, an interlayer insulating film 12 covering the above elements is formed on a Si substrate 11 on which elements such as a transistor 51 (a diffusion layer is not shown) are formed in the same manner as described with reference to FIG. Then, the connection hole 1 is formed in the interlayer insulating film 12.
Form 3 A plug electrode 14 is provided in the connection hole 13.
To form The plug electrode 14 is connected to, for example, a diffusion layer of the transistor (not shown). In the eighth embodiment, a portion from the Si substrate 11 to the interlayer insulating film 12 is used as the base 10.
【０１３１】次いで、上記層間絶縁膜１２上に、例えば
ＳｉＮを５００ｎｍの厚さに堆積して第１の絶縁膜６１
を成膜し、続いて例えばＢＰＳＧを５００ｎｍの厚さに
堆積して第２の絶縁膜６２を成膜して、絶縁膜４１を形
成する。そして通常のレジスト塗布、リソグラフィー技
術およびエッチング技術により、上記絶縁膜４１に上記
プラグ電極１４に達する接続孔６３を形成する。その
後、エッチングマスクとして用いたレジストを除去す
る。さらに通常のレジスト塗布、リソグラフィー技術お
よびエッチング技術により、後にキャパシタの下部電極
となる電極材料層が埋め込まれる電極形成凹部（例えば
溝）４４を第２の絶縁膜６２に形成する。その後、エッ
チングマスクとして用いたレジストを除去する。このよ
うにして、電極形成凹部４４とその底面側に形成した接
続孔６３とからなる凹部６０が形成される。Next, on the interlayer insulating film 12, for example, SiN is deposited to a thickness of 500 nm to form a first insulating film 61.
Then, for example, BPSG is deposited to a thickness of 500 nm to form a second insulating film 62, thereby forming an insulating film 41. Then, a connection hole 63 reaching the plug electrode 14 is formed in the insulating film 41 by ordinary resist coating, lithography technology, and etching technology. After that, the resist used as the etching mask is removed. Further, an electrode forming recess (for example, a groove) 44 in which an electrode material layer to be a lower electrode of the capacitor is embedded later is formed in the second insulating film 62 by usual resist coating, lithography technology, and etching technology. After that, the resist used as the etching mask is removed. In this manner, a concave portion 60 including the electrode forming concave portion 44 and the connection hole 63 formed on the bottom surface side is formed.
【０１３２】続いて例えばスパッタ法によって、上記凹
部６０内および上記絶縁膜４１上に、Ｔｉ膜（例えば厚
さが１０ｎｍ）、ＴｉＮ膜（例えば厚さが３０ｎｍ）、
Ｔｉ膜（例えば厚さが１０ｎｍ）を順に成膜して、界面
酸化防止膜となるバリア層１５を形成する。さらにバリ
ア層１５上に、下記（３）式の化学式で表される物質か
らなる電極下地膜１６を、例えば５０ｎｍの厚さに形成
する。Subsequently, a Ti film (for example, 10 nm in thickness), a TiN film (for example, 30 nm in thickness),
A barrier layer 15 serving as an interfacial oxidation preventing film is formed by sequentially forming a Ti film (for example, having a thickness of 10 nm). Further, an electrode base film 16 made of a substance represented by the following chemical formula (3) is formed on the barrier layer 15 to a thickness of, for example, 50 nm.
【０１３３】 Ｉｒa Ｐｔb Ｐｄc Ｒｈd Ｒｕe Ｏf …（３） 〔（３）式中、０≦ａ≦１００、０≦ｂ≦１００、０≦
ｃ≦１００、０≦ｄ≦１００、０≦ｅ≦１００、０≦ｆ
≦７０、かつａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＝１００であり、
ａ，ｂ，ｃ，ｄ，ｅ，ｆは組成を原子％で表す〕[0133] Ir a Pt b Pd c Rh d Ru e O f ... (3) [(3) where, 0 ≦ a ≦ 100,0 ≦ b ≦ 100,0 ≦
c ≦ 100, 0 ≦ d ≦ 100, 0 ≦ e ≦ 100, 0 ≦ f
≦ 70, and a + b + c + d + e + f = 100,
a, b, c, d, e, and f represent the composition in atomic%]
【０１３４】続いて、電極材料層３３を構成する貴金属
を含み、ナトリウムやカリウム等を含まないめっき浴
（具体的には後述する）を用いた電気めっき法によっ
て、上記凹部６０内を埋め込む状態に電極材料層３３
を、例えば１．５、μｍの厚さに形成する。この電極材
料層３３は、下記（４）式の化学式で表される物質から
なるものを用いる。Subsequently, the recess 60 is filled with an electroplating method using a plating bath containing a noble metal constituting the electrode material layer 33 and containing no sodium or potassium (specifically, described later). Electrode material layer 33
Is formed to a thickness of, for example, 1.5 μm. The electrode material layer 33 is made of a material represented by the following chemical formula (4).
【０１３５】Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv …（４） 〔（４）式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦
ｚ≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ
＋ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖ
は組成を原子％で表す〕[0135] Ir x Pt y Pd z Rh u Ru v ... (4) [(4) where, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≦
z ≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x
+ Y + z + u + v = 100, x, y, z, u, v
Represents the composition in atomic%)
【０１３６】その結果、電極材料層３３によって上記凹
部６０は埋め込まれる。その際、絶縁膜４１上にも電極
材料層３３は形成される。As a result, the recess 60 is filled with the electrode material layer 33. At this time, the electrode material layer 33 is also formed on the insulating film 41.
【０１３７】その後、３００℃〜８００℃の窒素雰囲気
中または不活性ガス雰囲気中で熱処理を行う。この熱処
理によって、上記電極材料層３３は低抵抗なものとな
る。Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C. to 800 ° C. or in an inert gas atmosphere. By this heat treatment, the electrode material layer 33 has a low resistance.
【０１３８】次いでＣＭＰにより、電極材料層３３、電
極下地膜１６、バリア層１５、絶縁膜４１等を研磨加工
し、凹部６０内に電極材料層３３等を残した状態で絶縁
膜４１上の電極材料層３３を除去する。Next, the electrode material layer 33, the electrode base film 16, the barrier layer 15, the insulating film 41 and the like are polished by CMP, and the electrode material on the insulating film 41 is left in a state where the electrode material layer 33 and the like are left in the recess 60. The material layer 33 is removed.
【０１３９】その結果、図６の（２）に示すように、凹
部６０内に、プラグ電極１４に接続する接続プラグ６４
および下部電極１７が、電極材料層３３、電極下地膜１
６、バリア層１５等により形成される。具体的には、電
極形成凹部４４内に下部電極１７が形成され、接続孔６
３内に接続プラグ６４が形成される。このＣＭＰでは、
下部電極１７と絶縁膜４１とで構成される面が平坦化さ
れる。As a result, as shown in FIG. 6B, the connection plug 64 connected to the plug electrode 14 is
And the lower electrode 17 is composed of the electrode material layer 33 and the electrode base film 1.
6, formed by the barrier layer 15 and the like. Specifically, the lower electrode 17 is formed in the electrode forming recess 44 and the connection hole 6 is formed.
A connection plug 64 is formed in 3. In this CMP,
The surface composed of the lower electrode 17 and the insulating film 41 is flattened.
【０１４０】次に図７の（１）に示すように、回転塗布
法またはＭＯＣＶＤ法により、絶縁膜４１上に、ＳＢ
Ｔ、ＰＺＴ、ＢＳＴ等の誘電体膜を例えば２０ｎｍ〜２
００ｎｍ程度の厚さに堆積して下部電極１７を覆うキャ
パシタ誘電体膜１８を形成する。Next, as shown in FIG. 7A, the SB is formed on the insulating film 41 by spin coating or MOCVD.
A dielectric film such as T, PZT, BST, etc.
A capacitor dielectric film 18 covering the lower electrode 17 is formed to a thickness of about 00 nm.
【０１４１】次いで、レジスト塗布、リソグラフィー技
術およびエッチング技術により、上記キャパシタ誘電体
膜１８をエッチング加工する。その後、エッチングマス
クとして用いたレジストを除去する。次にキャパシタ誘
電体膜１８を覆う状態に、例えばＮＳＧを５００ｎｍの
厚さに堆積して絶縁膜４５を形成する。その後ＣＭＰに
より絶縁膜４５の表面を平坦化した後、レジスト塗布、
リソグラフィー技術およびエッチング技術により、上記
絶縁膜４５をエッチング加工して、上記キャパシタ誘電
体膜１８上に上部電極用凹部（例えば溝）４６をその底
面にキャパシタ誘電体膜１８が露出する状態に形成す
る。その後、エッチングマスクとして用いたレジストを
除去する。Next, the capacitor dielectric film 18 is etched by resist coating, lithography technology and etching technology. After that, the resist used as the etching mask is removed. Next, in a state of covering the capacitor dielectric film 18, for example, NSG is deposited to a thickness of 500 nm to form an insulating film 45. Then, after planarizing the surface of the insulating film 45 by CMP, resist coating,
The insulating film 45 is etched by lithography and etching to form a concave portion (for example, a groove) 46 for the upper electrode on the capacitor dielectric film 18 so that the capacitor dielectric film 18 is exposed at the bottom surface. . After that, the resist used as the etching mask is removed.
【０１４２】続いて、上記下部電極１７を形成したのと
同様にして、スパッタ法により、バリアメタル層（図示
省略）、電極下地膜４７の形成、めっき法による電極形
成層４８の形成を行う。続いて窒素ガス雰囲気中または
不活性ガス雰囲気中で熱処理を行う。さらに上部電極用
凹部４６内に電極形成層４８を残すように、ＣＭＰによ
り余分な電極材料層４８、電極下地膜４７を除去する。Subsequently, in the same manner as the formation of the lower electrode 17, a barrier metal layer (not shown), an electrode base film 47, and an electrode forming layer 48 are formed by a plating method. Subsequently, heat treatment is performed in a nitrogen gas atmosphere or an inert gas atmosphere. Further, the extra electrode material layer 48 and the electrode base film 47 are removed by CMP so as to leave the electrode forming layer 48 in the upper electrode recess 46.
【０１４３】その結果、図７の（２）に示すように、上
部電極用凹部４６内に電極形成層４８、電極下地膜４
７、バリアメタル層（図示省略）等からなる上部電極１
９が形成される。このＣＭＰでは、上記絶縁膜４５の上
部も研磨される。このようにして、下部電極１７、キャ
パシタ誘電体膜１８、上部電極１９からなるキャパシタ
３が形成される。As a result, as shown in FIG. 7B, the electrode forming layer 48 and the electrode base film 4 are formed in the recess 46 for the upper electrode.
7. Upper electrode 1 made of barrier metal layer (not shown)
9 is formed. In this CMP, the upper part of the insulating film 45 is also polished. Thus, the capacitor 3 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【０１４４】上記第８の実施の形態に係わる製造方法で
は、凹部６０内に埋め込まれた電極材料層３３が接続プ
ラグ６４と下部電極１７とになり、下部電極１７と同時
に接続プラグ６４が形成されるので、製造工程数が削減
される。また、接続プラグと下部電極とを別々の工程で
形成した従来の製造方法で問題となる接続プラグ上に形
成される自然酸化膜は形成されない。したがって、自然
酸化膜の除去工程も削減でき、さらに接続プラグ６４と
下部電極１７との接続抵抗は小さくなる。また、下部電
極１７を形成するめっき浴に、ナトリウム、カリウム等
の半導体装置、特にはトランジスタの特性に悪影響を及
ぼす物質は入っていないので、上記めっき浴を用いため
っき法により電極材料層３３を形成しても、トランジス
タの特性を劣化させることはない。In the manufacturing method according to the eighth embodiment, the electrode material layer 33 embedded in the recess 60 becomes the connection plug 64 and the lower electrode 17, and the connection plug 64 is formed simultaneously with the lower electrode 17. Therefore, the number of manufacturing steps is reduced. Further, a natural oxide film formed on the connection plug, which is a problem in the conventional manufacturing method in which the connection plug and the lower electrode are formed in separate steps, is not formed. Therefore, the step of removing the natural oxide film can be reduced, and the connection resistance between the connection plug 64 and the lower electrode 17 is reduced. Further, since the plating bath for forming the lower electrode 17 does not contain a substance such as sodium or potassium which adversely affects the characteristics of the semiconductor device, particularly the transistor, the electrode material layer 33 is formed by the plating method using the plating bath. The formation does not degrade the characteristics of the transistor.
【０１４５】次に第２の製造方法における第９の実施の
形態を、図８によって説明する。図８では、前記第７の
実施の形態で説明したキャパシタ３を窒化物からなる水
素拡散バリア層で囲む状態に形成したものを示し、前記
図７で説明したのと同様の構成部品には同一符号を付与
する。Next, a ninth embodiment of the second manufacturing method will be described with reference to FIG. FIG. 8 shows that the capacitor 3 described in the seventh embodiment is formed by surrounding it with a hydrogen diffusion barrier layer made of nitride, and the same components as those described in FIG. Assign a sign.
【０１４６】この第９の実施の形態では、図８に示すよ
うに、前記第８の実施の形態によって説明したのと同様
にして、トランジスタ５１等が形成されているＳｉ基板
１１上に、そのトランジスタ５１等を覆う層間絶縁膜１
２を形成し、さらに層間絶縁膜１２に接続孔１３を形成
する。そしてこの接続孔１３にプラグ電極１４を形成す
る。このプラグ電極１４は、例えば図示しない上記トラ
ンジスタの拡散層に接続される。In the ninth embodiment, as shown in FIG. 8, in the same manner as described in the eighth embodiment, the transistor 51 and the like are formed on the Si substrate 11 on which the transistor 51 and the like are formed. Interlayer insulating film 1 covering transistor 51 and the like
2 is formed, and a connection hole 13 is formed in the interlayer insulating film 12. Then, a plug electrode 14 is formed in the connection hole 13. The plug electrode 14 is connected to, for example, a diffusion layer of the transistor (not shown).
【０１４７】その後、デュアルダマシンプロセスを行
う。まず、層間絶縁膜（第１の層間絶縁膜）１２上に、
酸化Ｓｉ膜（例えば厚さが３００ｎｍ）、窒化Ｓｉ膜
（例えば厚さが５０ｎｍ）、酸化Ｓｉ膜（例えば厚さが
３００ｎｍ）を積層して第２の層間絶縁膜７１を形成し
た後、通常のレジスト塗布、リソグラフィー技術および
エッチング技術を繰り返し行うことによって、この層間
絶縁膜７１に、上記プラグ電極１４に通じる接続孔７２
およびこの接続孔７２に通じる配線溝７３を形成する。
その際、窒化Ｓｉ膜が配線溝７３を形成する際のエッチ
ングストッパとなる。次いで上記接続孔７２および配線
溝７３内に配線材料層を埋め込んだ後、層間絶縁膜７１
上の余分な配線材料層を、例えばＣＭＰにより除去し
て、上記接続孔７２および配線溝７３内に埋め込まれた
配線材料層で接続プラグ７４および配線７５を形成す
る。Then, a dual damascene process is performed. First, on the interlayer insulating film (first interlayer insulating film) 12,
After stacking a silicon oxide film (for example, 300 nm in thickness), a silicon nitride film (for example, 50 nm in thickness), and a silicon oxide film (for example, 300 nm in thickness) to form a second interlayer insulating film 71, By repeatedly performing the resist coating, the lithography technique and the etching technique, a connection hole 72 communicating with the plug electrode 14 is formed in the interlayer insulating film 71.
Then, a wiring groove 73 communicating with the connection hole 72 is formed.
At this time, the Si nitride film serves as an etching stopper when forming the wiring groove 73. Next, after a wiring material layer is embedded in the connection hole 72 and the wiring groove 73, the interlayer insulating film 71 is formed.
The upper excess wiring material layer is removed by, for example, CMP, and the connection plug 74 and the wiring 75 are formed by the wiring material layer embedded in the connection hole 72 and the wiring groove 73.
【０１４８】次いで前記第８の実施の形態と同様のプロ
セスにより、上記層間絶縁膜７１上に絶縁膜４１からキ
ャパシタの上部電極１９までを形成する。まず絶縁膜４
１として、ＳｉＮからなる第１の絶縁膜６１を例えば５
００ｎｍの厚さに形成し、続いてＢＰＳＧからなる第２
の絶縁膜６２を例えば５００ｎｍの厚さに形成する。そ
して上記絶縁膜４１に、上記配線７５に達する接続孔６
３を形成し、さらに電極形成凹部（例えば溝）４４等を
形成して凹部６０を構成する。次いで上記凹部６０内
に、バリア層１５、電極下地膜１６、電極材料層３３か
らなる接続プラグ５５および下部電極１７を形成する。
続いて下部電極１７上にキャパシタ誘電体膜１８を、Ｓ
ＢＴ、ＰＺＴ、ＢＳＴ等の誘電体膜で形成する。次にキ
ャパシタ誘電体膜１８を覆う絶縁膜４５を形成した後、
この絶縁膜４５に上部電極用凹部（例えば溝）４６をそ
の底面にキャパシタ誘電体膜１８が露出する状態に形成
する。続いて、この上部電極用凹部４６に上部電極１９
を形成する。このようにして、下部電極１７、キャパシ
タ誘電体膜１８、上部電極１９からなるキャパシタ３が
形成される。Next, a process from the insulating film 41 to the upper electrode 19 of the capacitor is formed on the interlayer insulating film 71 by a process similar to that of the eighth embodiment. First, the insulating film 4
For example, the first insulating film 61 made of SiN is
A second layer of BPSG.
Is formed to a thickness of, for example, 500 nm. Then, the connection hole 6 reaching the wiring 75 is formed in the insulating film 41.
3 are formed, and further, an electrode forming concave portion (for example, a groove) 44 and the like are formed to form the concave portion 60. Next, in the concave portion 60, a connection plug 55 composed of the barrier layer 15, the electrode base film 16, the electrode material layer 33, and the lower electrode 17 are formed.
Subsequently, a capacitor dielectric film 18 is formed on the lower electrode 17 by S
It is formed of a dielectric film such as BT, PZT, or BST. Next, after forming an insulating film 45 covering the capacitor dielectric film 18,
An upper electrode recess (for example, a groove) 46 is formed in the insulating film 45 so that the capacitor dielectric film 18 is exposed on the bottom surface. Subsequently, the upper electrode 19 is inserted into the upper electrode recess 46.
To form Thus, the capacitor 3 including the lower electrode 17, the capacitor dielectric film 18, and the upper electrode 19 is formed.
【０１４９】その後、通常のデュアルダマシンプロセス
を行う。まず、上記絶縁膜４５上に上部電極１９を覆う
ＳｉＮからなる第１の絶縁膜８１を形成し、続いてＮＳ
Ｇからなる第２の絶縁膜８２を形成して層間絶縁膜８３
を構成する。そして通常のレジスト塗布、リソグラフィ
ー技術およびエッチング技術を繰り返し行うことによっ
て、この層間絶縁膜８３に、上記上部電極１９に通じる
接続孔８４およびこの接続孔８４に通じる配線溝８５を
形成する。次いで上記接続孔８４および配線溝８５内に
配線材料層を埋め込んだ後、層間絶縁膜８３上の余分な
配線材料層を例えばＣＭＰにより除去して、上記接続孔
８４および配線溝８５内に埋め込まれた配線材料層で接
続プラグ８６および配線８７を形成する。Thereafter, a normal dual damascene process is performed. First, a first insulating film 81 made of SiN covering the upper electrode 19 is formed on the insulating film 45, and then NS
A second insulating film 82 made of G is formed to form an interlayer insulating film 83
Is configured. Then, by repeating normal resist coating, lithography technology and etching technology, a connection hole 84 leading to the upper electrode 19 and a wiring groove 85 leading to the connection hole 84 are formed in the interlayer insulating film 83. Next, after burying a wiring material layer in the connection hole 84 and the wiring groove 85, an excess wiring material layer on the interlayer insulating film 83 is removed by, for example, CMP, and buried in the connection hole 84 and the wiring groove 85. The connection plug 86 and the wiring 87 are formed by the wiring material layer thus formed.
【０１５０】上記第９の実施の形態では、前記第８の実
施の形態と同様の作用効果が得られるとともに、キャパ
シタ３を構成する下部電極１７〜上部電極１９までが、
十分な厚さのＳｉＮからなる第１の絶縁膜６１，８１で
挟まれた状態に形成されるので、第１の絶縁膜６１，８
１によって水素の拡散が防止される。In the ninth embodiment, the same function and effect as those of the eighth embodiment can be obtained, and the lower electrode 17 to the upper electrode 19 forming the capacitor 3
Since the first insulating films 61 and 81 are formed between the first insulating films 61 and 81 made of SiN having a sufficient thickness, the first insulating films 61 and 81 are formed.
1 prevents diffusion of hydrogen.
【０１５１】次に、本発明の第３の製造方法に係わる第
１の実施の形態の一例を、図９の製造工程図によって説
明する。この図９では、前記図１〜図２で説明したのと
同様なる構成部品には同一符号を付与する。Next, an example of the first embodiment according to the third manufacturing method of the present invention will be described with reference to the manufacturing process diagram of FIG. In FIG. 9, the same reference numerals are given to the same components as those described in FIGS.
【０１５２】この第１の実施の形態では、図９の（１）
に示すように、前記図１によって説明した製造方法と同
様にして、Ｓｉ基板１１に例えばトランジスタ５１等の
素子や配線等（図示省略）を形成した後、それらを覆う
状態に層間絶縁膜１２を形成し、さらに層間絶縁膜１２
に接続孔１３を形成する。そしてこの接続孔１３にプラ
グ電極１４を例えばポリシリコンで形成する。このプラ
グ電極１４は、例えばトランジスタ５１の拡散層（図示
省略）に接続される。In the first embodiment, (1) of FIG.
As shown in FIG. 1, after the elements such as the transistor 51 and the wirings (not shown) are formed on the Si substrate 11 in the same manner as in the manufacturing method described with reference to FIG. 1, the interlayer insulating film 12 is formed so as to cover them. Formed, and then the interlayer insulating film 12
A connection hole 13 is formed in the substrate. Then, a plug electrode 14 is formed in the connection hole 13 by, for example, polysilicon. The plug electrode 14 is connected to, for example, a diffusion layer (not shown) of the transistor 51.
【０１５３】次いで上記層間絶縁膜１２上に、例えばＢ
ＰＳＧを２００ｎｍの厚さに堆積して絶縁膜４１を形成
する。そして通常のレジスト塗布、リソグラフィー技術
およびエッチング技術により、上記絶縁膜４１に上記プ
ラグ電極１４に達するもので下部電極を形成する電極材
料層が埋め込まれる凹部９１を形成する。したがって、
凹部９１は下部電極の平面視的大きさと同形状に形成さ
れる。Next, on the interlayer insulating film 12, for example, B
The insulating film 41 is formed by depositing PSG to a thickness of 200 nm. Then, by a usual resist coating, lithography technique and etching technique, a concave portion 91 is formed in the insulating film 41 to reach the plug electrode 14 and to be filled with an electrode material layer forming a lower electrode. Therefore,
The concave portion 91 is formed in the same shape as the planar size of the lower electrode.
【０１５４】続いて例えばスパッタ法によって、上記凹
部９１内および上記絶縁膜４１上に、Ｔｉ膜（例えば厚
さが１０ｎｍ）、ＴｉＮ膜（例えば厚さが２０ｎｍ）、
Ｔｉ膜（例えば厚さが１０ｎｍ）を順に成膜して、界面
酸化防止膜となるバリア層１５を形成する。さらにバリ
ア層１５上にＲｕ膜（例えば厚さが１０ｎｍ）、ＲｕＯ
2 膜（例えば厚さが３０ｎｍ）、Ｒｕ膜（例えば厚さが
１０ｎｍ）を順に成膜して電極下地膜１６を形成する。
この第１の実施の形態では、Ｓｉ基板１１より上記電極
下地膜１６までを基体１０としている。Subsequently, by a sputtering method, for example, a Ti film (for example, a thickness of 10 nm), a TiN film (for example, a thickness of 20 nm) are formed in the recess 91 and on the insulating film 41.
A barrier layer 15 serving as an interfacial oxidation preventing film is formed by sequentially forming a Ti film (for example, having a thickness of 10 nm). Further, a Ru film (for example, a thickness of 10 nm), RuO
An electrode base film 16 is formed by sequentially forming two films (for example, 30 nm in thickness) and a Ru film (for example, 10 nm in thickness).
In the first embodiment, a portion from the Si substrate 11 to the electrode base film 16 is used as the base 10.
【０１５５】続いて、上記電極下地膜１６上に例えば感
光性レジストを塗布してめっきマスク層３１を形成す
る。その後、リソグラフィー技術（露光、現像、ベーキ
ング等の工程）により、上記めっきマスク層３１の所定
の位置、すなわち後述する下部電極を形成する位置に、
電極下地膜１６に達する開口部３２を形成する。ここで
は、開口部３２は下部電極の平面視的大きさと同形状に
形成され、かつ上記凹部９１に重なるように開口部３２
が形成される。なお、開口部３２を凹部９１よりも大き
く形成してもよい。Subsequently, for example, a photosensitive resist is applied on the electrode base film 16 to form a plating mask layer 31. After that, by a lithography technique (a process such as exposure, development, and baking), the plating mask layer 31 is moved to a predetermined position, that is, a position where a lower electrode to be described later is formed.
An opening 32 reaching the electrode base film 16 is formed. Here, the opening 32 is formed to have the same shape as the planar size of the lower electrode, and the opening 32 is overlapped with the concave portion 91.
Is formed. Note that the opening 32 may be formed larger than the recess 91.
【０１５６】続いて電気めっき法によって、上記開口部
３２内および凹部９１内を埋め込む状態に電極材料層３
３を形成する。このときの、めっき条件としては、めっ
き浴を、ＲｕＮＯＣｌ3 （１ｋｇ／ｍ3 〜５０ｋｇ／ｍ
3 ）、ＨＣｌ（５ｋｇ／ｍ3〜１００ｋｇ／ｍ3 ）、Ｎ
Ｈ4 Ｃｌ（１０ｋｇ／ｍ3 〜１００ｋｇ／ｍ3 ）および
ｐＨ調整用のアンモニア水溶液（２８％溶液）で構成
し、めっき浴のｐＨ濃度を０．５〜３．０、電流密度を
５０Ａ／ｍ2 〜５００Ａ／ｍ2 、パルス電流のＯＮ（通
電）時間を０．２秒、同ＯＦＦ（停電）時間を１．０秒
に設定した。このように、電気めっき法により電極材料
層３３を形成する際に、上記めっき浴を用いることか
ら、Ｎａ、Ｋ等のトランジスタ特性に悪影響を及ぼす物
質が入っていないめっき浴を用いることになるので、ト
ランジスタ特性を劣化させることなく電極材料層３３が
形成される。Subsequently, the electrode material layer 3 is buried in the opening 32 and the recess 91 by electroplating.
Form 3 At this time, the plating conditions were such that the plating bath was RuNOCl 3 (1 kg / m 3 to 50 kg / m 3 ).
3 ), HCl (5 kg / m 3 to 100 kg / m 3 ), N
H 4 Cl (10kg / m 3 ~100kg / m 3) and pH was constituted by an aqueous ammonia solution for adjustment (28% solution), the pH concentration of the plating bath 0.5 to 3.0, current density 50A / m 2 to 500 A / m 2 , the ON (energization) time of the pulse current was set to 0.2 second, and the OFF (power failure) time was set to 1.0 second. As described above, when the electrode material layer 33 is formed by the electroplating method, since the plating bath is used, a plating bath containing no substance that adversely affects transistor characteristics such as Na and K is used. Thus, the electrode material layer 33 is formed without deteriorating the transistor characteristics.
【０１５７】その結果、電極下地膜１６がめっきのシー
ドになって凹部９１内および開口部３２内にＲｕからな
る電極材料層３３が２００ｎｍの厚さに堆積される。次
いで上記めっきマスク層３１を除去した後、図９の
（２）に示すように、上記電極材料層３３をマスクにし
たＲＩＥにより、上記電極下地膜１６（２点鎖線で示す
部分）とバリア層１５（２点鎖線で示す部分）とをエッ
チング加工する。このようにして、プラグ電極１４にバ
リア層１５および電極下地膜１６を介して接続する接続
プラグ９２が上記電極材料層３３、電極下地膜１６、バ
リア層１５等により形成され、かつ上記接続プラグ９２
上の電極材料層３３によって下部電極１７が形成され
る。As a result, the electrode base layer 16 is used as a seed for plating, and the electrode material layer 33 made of Ru is deposited to a thickness of 200 nm in the recess 91 and the opening 32. Next, after the plating mask layer 31 is removed, as shown in FIG. 9B, the electrode base film 16 (portion indicated by a two-dot chain line) and the barrier layer are formed by RIE using the electrode material layer 33 as a mask. 15 (portion indicated by a two-dot chain line) is etched. Thus, the connection plug 92 connected to the plug electrode 14 via the barrier layer 15 and the electrode base film 16 is formed by the electrode material layer 33, the electrode base film 16, the barrier layer 15, and the like.
The lower electrode 17 is formed by the upper electrode material layer 33.
【０１５８】なお、上記めっきマスク層３１を除去した
後に、３００℃〜８００℃の窒素雰囲気中または不活性
ガス雰囲気中で熱処理を行うことが好ましい。このよう
な熱処理を行うことにより、上記電極材料層３３の電気
抵抗は低くなる。After removing the plating mask layer 31, it is preferable to perform a heat treatment in a nitrogen atmosphere or an inert gas atmosphere at 300 ° C. to 800 ° C. By performing such a heat treatment, the electric resistance of the electrode material layer 33 is reduced.
【０１５９】次いで図９の（３）に示すように、上記下
部電極１７を覆うキャパシタ誘電体膜１８を、例えば
（５）式の化学式で表される高誘電体で形成する。Next, as shown in FIG. 9C, a capacitor dielectric film 18 covering the lower electrode 17 is formed of, for example, a high dielectric substance represented by the chemical formula (5).
【０１６０】 （Ｂａx Ｓｒ(1-x) ）y Ｔｉ1.0 Ｏ3 …（５） 〔（５）式中のｘ、ｙは、０≦ｘ≦１．０、０．９≦ｙ
≦１．１〕(Ba x Sr (1-x) ) y Ti 1.0 O 3 (5) [x and y in the formula (5) are 0 ≦ x ≦ 1.0 and 0.9 ≦ y
≦ 1.1]
【０１６１】以下、上記（５）式で表される高誘電体を
ＢＳＴという。その製造方法は、Ｂａ、Ｓｒ、Ｔｉの各
元素を含む有機金属原料であるＢｉ（ＤＰＭ）2 、Ｓｒ
（ＤＰＭ）2 ，Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）2 ＤＰＭ2 を所
定の組成比に混合する。上記ＤＰＭはジピバロイルメタ
ン（Ｃ11Ｈ20Ｏ2 ）を表す。それを気化させ、Ａｒガス
をキャリアガスに用いて総ガス流量が２００ｓｃｃｍに
なるように設定し、さらに成膜室の直前でＯ2 ガス（１
００ｓｃｃｍ）と混合して、成膜室に導入する。そして
成膜室内の反応ガスの圧力を６７Ｐａ〜１．３ｋＰａの
範囲に調節する。その混合ガスを４００℃〜６５０℃に
保持された基体１０上に導入し、プラズマＭＯＣＶＤ法
により、１３．５６ＭＨｚの高周波を５０Ｗ〜５００Ｗ
で入力してプラズマを発生させ、ＢＳＴ膜を例えば５０
ｎｍの厚さに堆積する。Hereinafter, the high dielectric substance represented by the above formula (5) is referred to as BST. The manufacturing method is based on Bi (DPM) 2 , Sr, which is an organometallic raw material containing Ba, Sr, and Ti elements.
(DPM) 2 , Ti (i-OC 3 H 7 ) 2 DPM 2 is mixed at a predetermined composition ratio. The above DPM represents dipivaloylmethane (C 11 H 20 O 2 ). It is vaporized, Ar gas is used as a carrier gas, the total gas flow rate is set to 200 sccm, and O 2 gas (1
00 sccm) and introduced into the film formation chamber. Then, the pressure of the reaction gas in the film formation chamber is adjusted to a range of 67 Pa to 1.3 kPa. The mixed gas is introduced onto the substrate 10 maintained at 400 ° C. to 650 ° C., and a 13.56 MHz high frequency of 50 W to 500 W is applied by plasma MOCVD.
To generate plasma, and the BST film is
Deposit to a thickness of nm.
【０１６２】次いで、レジスト塗布、リソグラフィー技
術およびエッチング技術により、上記キャパシタ誘電体
膜１８をエッチング加工する。その後、エッチングマス
クとして用いたレジストを除去する。次に絶縁膜４１上
に、例えばＮＳＧを３００ｎｍの厚さに堆積してキャパ
シタ誘電体膜１８を覆う絶縁膜４５を形成する。その
後、レジスト塗布、リソグラフィー技術およびエッチン
グ技術により、上記絶縁膜４５をエッチング加工して上
記キャパシタ誘電体膜１８上に上部電極用凹部（例えば
溝）４６をその底面にキャパシタ誘電体膜１８が露出す
る状態に形成する。Next, the capacitor dielectric film 18 is etched by resist coating, lithography technology and etching technology. After that, the resist used as the etching mask is removed. Next, for example, NSG is deposited to a thickness of 300 nm on the insulating film 41 to form an insulating film 45 covering the capacitor dielectric film 18. After that, the insulating film 45 is etched by resist coating, lithography technology and etching technology to expose the upper electrode concave portion (for example, groove) 46 on the capacitor dielectric film 18 and expose the capacitor dielectric film 18 on the bottom surface. Form into a state.
【０１６３】次に、例えばスパッタ法によって、上記キ
ャパシタ誘電体膜１８上に上部電極の電極下地膜４７と
なるＲｕ膜を例えば５０ｎｍの厚さに形成する。次い
で、この第１の実施の形態で説明した電気めっきと同様
なる条件の電気めっき法によって、上記電極下地膜４７
上に電極形成層４８となるＲｕ膜を例えば２００ｎｍの
厚さに形成して、上記電極下地膜４７と電極形成層４８
とで２５０ｎｍの上部電極膜を構成する。次いでＣＭＰ
によって、上記上部電極膜が１５０ｎｍの厚さになるま
で、電極形成層４８、電極下地膜４７および絶縁膜４５
を研磨して、上部電極凹部４６内のキャパシタ誘電体膜
１８上に上部電極膜からなる上部電極１９を形成する。
このようにして、下部電極１７、キャパシタ誘電体膜１
８、上部電極１９からなるキャパシタ４が形成される。Next, a Ru film serving as an electrode base film 47 of an upper electrode is formed to a thickness of, for example, 50 nm on the capacitor dielectric film 18 by, for example, a sputtering method. Next, the electrode base film 47 is formed by electroplating under the same conditions as the electroplating described in the first embodiment.
A Ru film to be an electrode forming layer 48 is formed thereon to a thickness of, for example, 200 nm, and the electrode base film 47 and the electrode forming layer 48 are formed thereon.
Together form an upper electrode film of 250 nm. Then CMP
Thereby, the electrode forming layer 48, the electrode base film 47, and the insulating film 45 until the upper electrode film becomes 150 nm thick.
Is polished to form an upper electrode 19 made of an upper electrode film on the capacitor dielectric film 18 in the upper electrode recess 46.
Thus, the lower electrode 17, the capacitor dielectric film 1
8. The capacitor 4 including the upper electrode 19 is formed.
【０１６４】次に、図１０に示すように、前記図２によ
って説明した製造方法と同様にして、以下のプロセスを
行う。以下の説明では、各構成部品には、前記図２によ
って説明した構成部品と同様のものには同一符号を付与
して説明する。なお、構成部品の材質、膜厚、熱処理条
件等は、図２によって説明した製造方法と一部異なる。Next, as shown in FIG. 10, the following process is performed in the same manner as in the manufacturing method described with reference to FIG. In the following description, the same reference numerals are given to the same components as those described with reference to FIG. The material, thickness, heat treatment conditions, and the like of the components are partially different from the manufacturing method described with reference to FIG.
【０１６５】まず、絶縁膜４５上に上部電極１９を覆う
層間絶縁膜２１（例えばＮＳＧ：１００ｎｍ）、上部電
極用および下部電極用の各コンタクトホール（図示省
略）を形成する。さらに熱処理（例えば６００℃の酸素
雰囲気中で３分間）を施す。次いで上記層間絶縁膜２１
〜層間絶縁膜１２にわたって、接続孔２２を形成する。
なお、図に示すように、予めトランジスタ５１の拡散層
５２上の層間絶縁膜１２にプラグ電極５４を形成してお
くことが好ましい。次いでスパッタ法により、上記接続
孔２２の内部および上記層間絶縁膜２１上にＴｉ膜（例
えば厚さが２０ｎｍ）、ＴｉＮ膜（例えば厚さが３０ｎ
ｍ）、Ｔｉ膜（例えば厚さが２０ｎｍ）を順に堆積し、
さらにＡｌ膜（例えば厚さが３００ｎｍ）を堆積して配
線材料層を形成する。このようにして、接続孔２２は配
線材料層によって埋め込まれる。次いで配線材料層をパ
ターニングしてビット線２３を形成する。First, an interlayer insulating film 21 (for example, NSG: 100 nm) covering the upper electrode 19 and contact holes (not shown) for the upper electrode and the lower electrode are formed on the insulating film 45. Further, heat treatment (for example, in an oxygen atmosphere at 600 ° C. for 3 minutes) is performed. Next, the interlayer insulating film 21
Forming a connection hole 22 over the interlayer insulating film 12;
As shown in the figure, it is preferable that a plug electrode 54 is formed on the interlayer insulating film 12 on the diffusion layer 52 of the transistor 51 in advance. Next, a Ti film (for example, having a thickness of 20 nm) and a TiN film (for example, having a thickness of 30 n) are formed inside the connection hole 22 and on the interlayer insulating film 21 by sputtering.
m), a Ti film (for example, having a thickness of 20 nm) is sequentially deposited,
Further, an Al film (for example, having a thickness of 300 nm) is deposited to form a wiring material layer. Thus, the connection hole 22 is filled with the wiring material layer. Next, the bit line 23 is formed by patterning the wiring material layer.
【０１６６】その後、キャパシタ４の電気特性の評価を
行ったところ、Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎ
ｔ＝１５０〜２５０、リーク電流＝１×１０-6Ａ／ｃｍ
2 〜１×１０-8Ａ／ｃｍ2 という良好なる値を得た。After that, the electrical characteristics of the capacitor 4 were evaluated.
t = 150 to 250, leak current = 1 × 10 −6 A / cm
A good value of 2 to 1 × 10 −8 A / cm 2 was obtained.
【０１６７】次に、第３の製造方法における第２の実施
の形態を、前記図９〜図１０に基づいて説明する。した
がって、以下の説明では、前記図９〜図１０で説明した
のと同様の構成部品には同一符号を付与する。Next, a second embodiment of the third manufacturing method will be described with reference to FIGS. Accordingly, in the following description, the same components as those described in FIGS.
【０１６８】この第２の実施の形態では、前記第１の実
施の形態において、電極下地膜１６、下部電極１７、電
極下地膜４７、上部電極１９の材質が異なるのみで、そ
の他の構成部品は同様である。ここでは、第１の実施の
形態と異なる、電極下地膜１６〜上部電極１９までの材
質とその製造方法を以下に説明する。In the second embodiment, only the materials of the electrode base film 16, the lower electrode 17, the electrode base film 47, and the upper electrode 19 are different from those of the first embodiment, and other components are different. The same is true. Here, the materials from the electrode base film 16 to the upper electrode 19, which are different from the first embodiment, and the manufacturing method thereof will be described below.
【０１６９】上記電極下地膜１６は、スパッタ法によっ
て、Ｉｒを１０ｎｍの厚さに堆積し、続いてＰｄ0.2 Ｒ
ｈ0.5 Ｏ0.3 を３０ｎｍの厚さに堆積し、さらにＩｒを
１０ｎｍの厚さに堆積して形成する。上記下部電極１７
となる電極材料層３３は、電気めっき法によって形成す
る。このときの、めっき条件としては、めっき浴を、
（ＮＨ4 ）2 ＩｒＣｌ6 （５ｋｇ／ｍ3 〜１５ｋｇ／ｍ
3 ）、Ｈ2 ＳＯ4 （０．２ｋｇ／ｍ3 〜２ｋｇ／ｍ3 ）
および（ＮＨ4 ）2 ＳＯ4 （１０ｋｇ／ｍ3 〜５０ｋｇ
／ｍ3 ）で構成し、めっき浴のｐＨを１．０〜３．５、
電流密度を５０Ａ／ｍ2 〜５００Ａ／ｍ2 、パルス電流
のＯＮ（通電）時間を０．１秒、同ＯＦＦ（停電）時間
を１．０秒に設定する。このように、電気めっき法によ
り電極材料層３３を形成する際に、上記めっき浴を用い
ることから、Ｎａ、Ｋ等のトランジスタ特性に悪影響を
及ぼす物質が入っていないめっき浴を用いることになる
ので、トランジスタ特性を劣化させることなく電極材料
層３３が形成される。The electrode underlayer 16 is formed by depositing Ir to a thickness of 10 nm by a sputtering method, and subsequently depositing Pd 0.2 R
h 0.5 O 0.3 is deposited to a thickness of 30 nm, and Ir is further deposited to a thickness of 10 nm. The lower electrode 17
Is formed by an electroplating method. At this time, the plating conditions were as follows:
(NH 4 ) 2 IrCl 6 (5 kg / m 3 to 15 kg / m
3 ), H 2 SO 4 (0.2 kg / m 3 to 2 kg / m 3 )
And (NH 4 ) 2 SO 4 (10 kg / m 3 to 50 kg
/ M 3 ), the pH of the plating bath is 1.0 to 3.5,
The current density is set to 50 A / m 2 to 500 A / m 2 , the ON (energization) time of the pulse current is set to 0.1 second, and the OFF (power failure) time is set to 1.0 second. As described above, when the electrode material layer 33 is formed by the electroplating method, since the plating bath is used, a plating bath containing no substance that adversely affects transistor characteristics such as Na and K is used. Thus, the electrode material layer 33 is formed without deteriorating the transistor characteristics.
【０１７０】なお、この第２の実施の形態では、キャパ
シタ誘電体膜１８を形成した後、スパッタ法によって、
キャパシタ誘電体膜１８にＩｒ膜（図示省略）を例えば
１０ｎｍの厚さに形成している。そしてキャパシタ誘電
体膜１８をエッチング加工する際に上記Ｉｒ膜もエッチ
ング加工している。In the second embodiment, after the capacitor dielectric film 18 is formed, the capacitor dielectric film 18 is formed by sputtering.
An Ir film (not shown) is formed on the capacitor dielectric film 18 to a thickness of, for example, 10 nm. When the capacitor dielectric film 18 is etched, the Ir film is also etched.
【０１７１】次に上部電極の電極下地膜４７の形成方法
を説明する。この電極下地膜４７は、スパッタ法によっ
て、Ｉｒを例えば５０ｎｍの厚さに堆積して形成する。
上部電極を構成する電極形成層４８は、前記第２の実施
の形態で説明した電気めっきと同様なる条件の電気めっ
き法によって、Ｉｒを例えば２００ｎｍの厚さに堆積し
て形成する。Next, a method of forming the electrode base film 47 of the upper electrode will be described. The electrode base film 47 is formed by depositing Ir to a thickness of, for example, 50 nm by a sputtering method.
The electrode forming layer 48 constituting the upper electrode is formed by depositing Ir to a thickness of, for example, 200 nm by an electroplating method under the same conditions as the electroplating described in the second embodiment.
【０１７２】上記説明した電極下地膜１６、下部電極１
７、キャパシタ誘電体膜１８、電極下地膜４７、上部電
極１９により構成されるキャパシタの電気特性の評価を
行ったところ、Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎ
ｔ＝２００〜２５０、リーク電流＝５×１０-7Ａ／ｃｍ
2 〜１×１０-8Ａ／ｃｍ2 という良好なる値が得られ
た。The above-described electrode base film 16 and lower electrode 1
7, when the electrical characteristics of the capacitor constituted by the capacitor dielectric film 18, the electrode underlayer 47, and the upper electrode 19 were evaluated, it was found that Dielectric Constan
t = 200 to 250, leak current = 5 × 10 −7 A / cm
Good values of 2 to 1 × 10 −8 A / cm 2 were obtained.
【０１７３】次に、本発明の第３の製造方法に係わる第
３の実施の形態の一例を、図１１の製造工程図によって
説明する。この図１１では、前記図９で説明したのと同
様なる構成部品には同一符号を付与する。Next, an example of the third embodiment according to the third manufacturing method of the present invention will be described with reference to the manufacturing process diagram of FIG. In FIG. 11, the same components as those described in FIG. 9 are denoted by the same reference numerals.
【０１７４】図１１の（１）に示すように、Ｓｉ基板１
１上に、例えばトランジスタ５１等の素子や配線等（一
部図示省略）を形成した後、層間絶縁膜１２を例えばＢ
ＰＳＧで５００ｎｍの厚さに形成する。次いで、レジス
ト塗布、リソグラフィー技術およびエッチング技術によ
り、上記層間絶縁膜１２に接続孔１３を形成する。この
接続孔１３は、例えばトランジスタ５１の拡散層（図示
省略）に通じるものである。その後、エッチングマスク
として用いたレジストを除去する。続いて、通常のプラ
グ電極の形成技術により、上記接続孔１３にプラグ電極
１４を例えばタングステンまたはポリシリコンで形成す
る。この第３の実施の形態では、Ｓｉ基板１１からプラ
グ電極１４を形成した層間絶縁膜１２までを基体１０と
する。As shown in FIG. 11A, the Si substrate 1
After forming an element such as a transistor 51, a wiring, etc. (partially omitted), an interlayer insulating film 12
It is formed to a thickness of 500 nm by PSG. Next, connection holes 13 are formed in the interlayer insulating film 12 by resist coating, lithography technology, and etching technology. The connection hole 13 communicates with a diffusion layer (not shown) of the transistor 51, for example. After that, the resist used as the etching mask is removed. Subsequently, a plug electrode 14 is formed in the connection hole 13 with, for example, tungsten or polysilicon by a normal plug electrode formation technique. In the third embodiment, the part from the Si substrate 11 to the interlayer insulating film 12 on which the plug electrode 14 is formed is used as the base 10.
【０１７５】次いで上記層間絶縁膜１２上にさらに絶縁
膜４１を形成する。そして、レジスト塗布、リソグラフ
ィー技術およびエッチング技術によって、上記絶縁膜４
１に上記プラグ電極１４に通じる凹部（例えば接続孔）
９１を形成する。その後、このエッチングで用いたマス
クを除去する。Next, an insulating film 41 is further formed on the interlayer insulating film 12. Then, the insulating film 4 is formed by resist coating, lithography technology and etching technology.
1 is a concave portion (for example, a connection hole) communicating with the plug electrode 14
91 are formed. After that, the mask used in this etching is removed.
【０１７６】続いて例えばスパッタ法によって、上記凹
部９１内および上記絶縁膜４１上に、バリア層１５およ
び電極下地膜１６を形成する。上記バリア層１５は、上
記プラグ電極１４がシリコンで形成されている場合に
は、チタンシリサイド膜と窒化チタン膜とチタン膜とを
下層より順に積層した積層膜、タンタルシリサイド膜と
窒化タンタル膜とタンタル膜とを下層より順に積層した
積層膜、またはハフニウムシリサイド膜と窒化ハフニウ
ム膜とハフニウム膜とを下層より順に積層した積層膜で
形成することが望ましい。一方、プラグ電極１４がタン
グステンで形成されている場合には、チタン膜と窒化チ
タン膜とチタン膜とを下層より順に積層した積層膜、タ
ンタル膜と窒化タンタル膜とタンタル膜とを下層より順
に積層した積層膜、またはハフニウム膜と窒化ハフニウ
ム膜とハフニウム膜とを下層より順に積層した積層膜で
形成することが望ましい。Subsequently, the barrier layer 15 and the electrode base film 16 are formed in the recess 91 and on the insulating film 41 by, for example, a sputtering method. When the plug electrode 14 is formed of silicon, the barrier layer 15 is formed by stacking a titanium silicide film, a titanium nitride film, and a titanium film in order from the bottom, a tantalum silicide film, a tantalum nitride film, and a tantalum film. It is preferable to form a stacked film in which films are stacked in order from the lower layer, or a stacked film in which a hafnium silicide film, a hafnium nitride film, and a hafnium film are stacked in order from the lower layer. On the other hand, when the plug electrode 14 is formed of tungsten, a laminated film in which a titanium film, a titanium nitride film, and a titanium film are laminated in order from the lower layer, and a tantalum film, a tantalum nitride film, and a tantalum film are laminated in order from the lower layer. It is preferable to form a laminated film in which a hafnium film, a hafnium nitride film, and a hafnium film are laminated in order from the lower layer.
【０１７７】上記電極下地膜１６は、前記（３）式で表
される物質からなるものを用いる。あるいは、前記
（４）式で表される物質からなるものを用いる。または
前記（３）式および前記（４）式で表される物質からな
る積層膜としてもよい。The electrode base film 16 is made of a material represented by the formula (3). Alternatively, a substance composed of the substance represented by the above formula (4) is used. Alternatively, a stacked film made of the substances represented by the above formulas (3) and (4) may be used.
【０１７８】続いて、上記電極下地膜１６上に例えば感
光性レジストを塗布してめっきマスク層３１を形成す
る。その後、リソグラフィー技術（露光、現像、ベーキ
ング等の工程）により、上記めっきマスク層３１の所定
の位置、すなわち後述する下部電極を形成する位置に、
電極下地膜１６に達する開口部３２を形成する。ここで
は、開口部３２は下部電極の平面視的大きさと同形状に
形成される。なお、開口部３２は凹部９１よりも大きく
形成することが好ましい。Subsequently, for example, a photosensitive resist is applied on the electrode base film 16 to form a plating mask layer 31. After that, by a lithography technique (a process such as exposure, development, and baking), the plating mask layer 31 is moved to a predetermined position, that is, a position where a lower electrode to be described later is formed.
An opening 32 reaching the electrode base film 16 is formed. Here, the opening 32 is formed in the same shape as the planar size of the lower electrode. Note that the opening 32 is preferably formed larger than the recess 91.
【０１７９】続いて図１１の（２）に示すように、電気
めっき法によって、上記凹部９１内および開口部３２内
を埋め込む状態に電極材料層３３を形成する。このとき
の、めっき浴は、ナトリウムやカリウム等のアルカリ金
属を含まないものを用い、その溶液の水素イオン濃度の
ｐＨが０．５〜６の範囲内、または７．５〜１０の範囲
内に設定されているものを用いる。Subsequently, as shown in FIG. 11B, an electrode material layer 33 is formed by electroplating so as to fill the recess 91 and the opening 32. At this time, a plating bath containing no alkali metal such as sodium or potassium is used, and the pH of the hydrogen ion concentration of the solution is in the range of 0.5 to 6, or in the range of 7.5 to 10. Use what is set.
【０１８０】そして上記電気めっき法におけるめっき時
に印加する電流密度は１Ａ／ｍ2 〜１０００Ａ／ｍ2 に
設定すればよく、好ましくは、上記範囲内で各めっき浴
の組成に合わせて設定する。また、この電気めっき法で
は、パルス電流を用いた電気めっきで行うことが好まし
い。その際、正の電流を印加する工程と負の電流を印加
する工程とを交互に繰り返し行ってもよい。The current density applied during plating in the electroplating method may be set to 1 A / m 2 to 1000 A / m 2, and is preferably set within the above range according to the composition of each plating bath. In this electroplating method, it is preferable to perform electroplating using a pulse current. In this case, the step of applying a positive current and the step of applying a negative current may be alternately repeated.
【０１８１】その結果、電極下地膜１６がめっきのシー
ドになって電極材料層３３が堆積され、凹部９１内およ
び開口部３２内は電極材料層３３により埋め込まれる。
次いで上記めっきマスク層３１を除去した後、図１１の
（３）に示すように、上記電極材料層３３をマスクにし
たＲＩＥにより、上記電極下地膜１６（２点鎖線で示す
部分）とバリア層１５（２点鎖線で示す部分）とをエッ
チング加工する。このようにして、プラグ電極１４にバ
リア層１５および電極下地膜１６を介して接続する導電
体部９３（例えば接続プラグ）が上記電極材料層３３、
電極下地膜１６、バリア層１５等により形成され、かつ
上記導電体部９３上の電極材料層３３からなる下部電極
１７が形成される。As a result, the electrode material layer 33 is deposited using the electrode base film 16 as a seed for plating, and the inside of the concave portion 91 and the inside of the opening 32 are filled with the electrode material layer 33.
Next, after the plating mask layer 31 is removed, as shown in FIG. 11C, the electrode base film 16 (portion indicated by a two-dot chain line) and the barrier layer are formed by RIE using the electrode material layer 33 as a mask. 15 (portion indicated by a two-dot chain line) is etched. In this manner, the conductor portion 93 (for example, a connection plug) connected to the plug electrode 14 via the barrier layer 15 and the electrode base film 16 is connected to the electrode material layer 33,
The lower electrode 17 is formed by the electrode base film 16, the barrier layer 15, and the like, and is made of the electrode material layer 33 on the conductor 93.
【０１８２】なお、上記めっきマスク層３１を除去した
後に、３００℃〜８００℃の窒素雰囲気中または不活性
ガス雰囲気中で熱処理を行うことが好ましい。このよう
な熱処理を行うことにより、上記電極材料層３３の電気
抵抗は低くなる。After removing the plating mask layer 31, it is preferable to perform a heat treatment in a nitrogen atmosphere or an inert gas atmosphere at 300 to 800 ° C. By performing such a heat treatment, the electric resistance of the electrode material layer 33 is reduced.
【０１８３】上記第３の実施の形態では、開口部３２内
および凹部９１内を埋め込む状態に電極材料層３３を形
成することから、凹部９１内に埋め込まれた電極材料層
３３が導電体部９３（例えば接続プラグ、配線、または
配線と接続プラグ等）となり、その上部の電極材料層３
３が下部電極１７となり、下部電極１７と同時工程で導
電体部９３も形成されるので、製造工程数が削減され
る。また、接続プラグと下部電極とを別々の工程で形成
した従来の製造方法で問題となる接続プラグ上に形成さ
れる自然酸化膜は、上記導電体部９３上には形成されな
い。したがって、自然酸化膜の除去工程も削減でき、さ
らに導電体部９３と下部電極１７との接続抵抗は小さく
なる。まためっき浴に、ナトリウム、カリウム等の半導
体装置の特性、特にはトランジスタの特性に悪影響を及
ぼす物質は入っていないので、上記めっき浴を用いため
っき法により電極材料層３３を形成しても、トランジス
タの特性を劣化させることはない。In the third embodiment, since the electrode material layer 33 is formed so as to bury the inside of the opening 32 and the recess 91, the electrode material layer 33 buried in the recess 91 is formed by the conductor portion 93. (For example, a connection plug, a wiring, or a wiring and a connection plug, etc.), and an electrode material layer
3 becomes the lower electrode 17, and the conductor portion 93 is also formed in the same step as the lower electrode 17, so that the number of manufacturing steps is reduced. Further, a natural oxide film formed on the connection plug, which is a problem in the conventional manufacturing method in which the connection plug and the lower electrode are formed in separate steps, is not formed on the conductor portion 93. Therefore, the step of removing the natural oxide film can be reduced, and the connection resistance between the conductor 93 and the lower electrode 17 is reduced. Further, since the plating bath does not contain a substance which adversely affects the characteristics of the semiconductor device such as sodium and potassium, especially the characteristics of the transistor, even if the electrode material layer 33 is formed by the plating method using the plating bath, There is no deterioration of transistor characteristics.
【０１８４】上記第３の実施の形態において、下部電極
１７の上面を平坦化する場合には、上記めっきマスク層
３１を除去した後に、図１２の（１）に示すように、下
部電極１７を覆う状態に絶縁膜９４を形成する。この絶
縁膜９４は、下部電極１７の高さよりも厚く形成する。
その後ＣＭＰによって、、絶縁膜９４および下部電極１
７の上部を研磨して、図１２の（２）に示すように、下
部電極１７の上部を絶縁膜９４とともに平坦化する。In the third embodiment, when the upper surface of the lower electrode 17 is flattened, the lower electrode 17 is removed after the plating mask layer 31 is removed, as shown in FIG. An insulating film 94 is formed to cover. This insulating film 94 is formed thicker than the height of the lower electrode 17.
Thereafter, the insulating film 94 and the lower electrode 1 are formed by CMP.
7 is polished to flatten the upper part of the lower electrode 17 together with the insulating film 94, as shown in FIG.
【０１８５】次いでエッチングにより、選択的に上記絶
縁膜９４を除去し、さらに下部電極１７をマスクにし
て、電極下地膜１６およびバリア層１５を除去する。こ
のようにして、図１２の（３）に示すように、プラグ電
極１４に接続する導電体部９３およびこの導電体部９３
上のキャパシタの下部電極１７が上記電極材料層３３、
電極下地膜１６、バリア層１５等により形成される。Next, the insulating film 94 is selectively removed by etching, and the electrode base film 16 and the barrier layer 15 are removed using the lower electrode 17 as a mask. Thus, as shown in FIG. 12C, the conductor portion 93 connected to the plug electrode 14 and the conductor portion 93
The lower electrode 17 of the upper capacitor is the electrode material layer 33,
It is formed by the electrode base film 16, the barrier layer 15, and the like.
【０１８６】一方、上記図１１により説明したような下
部電極１７を用いてキャパシタを形成すると、下部電極
１７を覆う状態に形成されるキャパシタ誘電体膜がバリ
ア層１５や電極下地膜１６に接触することになる。この
ような構成ではバリア層１５や電極下地膜１６とキャパ
シタ誘電体膜とが反応を起こすことがある。そこで、図
１３に示すような構成に製造することが好ましい。On the other hand, when the capacitor is formed using the lower electrode 17 as described with reference to FIG. 11, the capacitor dielectric film formed so as to cover the lower electrode 17 comes into contact with the barrier layer 15 and the electrode base film 16. Will be. In such a configuration, the barrier layer 15 or the electrode base film 16 may react with the capacitor dielectric film. Therefore, it is preferable to manufacture the device as shown in FIG.
【０１８７】前記図１１の（１）〜（３）によって説明
したように下部電極１７を形成した後、前記図１２の
（１），（２）によって説明したのと同様に、この下部
電極１７を覆う状態に絶縁膜９４を形成する。この絶縁
膜９４は、下部電極１７の高さよりも厚く形成する。そ
の後ＣＭＰによって、絶縁膜９４および下部電極１７の
上部を研磨して、下部電極１７の上部を絶縁膜９４とと
もに平坦化する。その結果、図１３の（１）に示すよう
に、上部電極１７の上部と絶縁膜９４とがほぼ同一平面
上に平坦化される。そして前記図１１の（１），（２）
により説明したのと同様の方法により、絶縁膜９４上に
下部電極１７を覆う感光性レジストを塗布してめっきマ
スク層９５を形成する。その後、リソグラフィー技術
（露光、現像、ベーキング等の工程）により、上記下部
電極１７上のめっきマスク層９５に、この下部電極１７
に達する開口部９６を形成する。After forming the lower electrode 17 as described with reference to FIGS. 11A to 11C, the lower electrode 17 is formed in the same manner as described with reference to FIGS. An insulating film 94 is formed so as to cover. This insulating film 94 is formed thicker than the height of the lower electrode 17. Thereafter, the upper portions of the insulating film 94 and the lower electrode 17 are polished by CMP, and the upper portion of the lower electrode 17 is planarized together with the insulating film 94. As a result, as shown in FIG. 13A, the upper portion of the upper electrode 17 and the insulating film 94 are flattened substantially on the same plane. Then, (1) and (2) in FIG.
In the same manner as described above, a photosensitive resist covering the lower electrode 17 is applied on the insulating film 94 to form the plating mask layer 95. Then, the lower electrode 17 is applied to the plating mask layer 95 on the lower electrode 17 by a lithography technique (steps such as exposure, development, and baking).
Is formed.
【０１８８】続いて電気めっき法によって、上記開口部
９６内を埋め込む状態に電極材料層９７を形成する。こ
のときの、めっき浴は、ナトリウムやカリウム等のアル
カリ金属を含まないものを用い、その溶液の水素イオン
濃度のｐＨが０．５〜６の範囲内、または７．５〜１０
の範囲内に設定されているものを用いる。またこの電気
めっき法におけるめっき時に印加する電流密度は１Ａ／
ｍ2 〜１０００Ａ／ｍ2 に設定すればよく、好ましく
は、上記範囲内で各めっき浴の組成に合わせて設定す
る。また、この電気めっき法では、パルス電流を用いた
電気めっきで行うことが好ましい。その際、正の電流を
印加する工程と負の電流を印加する工程とを交互に繰り
返し行ってもよい。Subsequently, an electrode material layer 97 is formed so as to fill the opening 96 by electroplating. At this time, a plating bath containing no alkali metal such as sodium or potassium is used, and the pH of the hydrogen ion concentration of the solution is in the range of 0.5 to 6, or 7.5 to 10.
Use the one set in the range. The current density applied during plating in this electroplating method is 1 A /
may be set to m 2 ~1000A / m 2, preferably, set in accordance with the composition of each plating bath in the above range. In this electroplating method, it is preferable to perform electroplating using a pulse current. In this case, the step of applying a positive current and the step of applying a negative current may be alternately repeated.
【０１８９】その結果、下部電極１７がめっきのシード
になって電極材料層９７が選択的に堆積され、開口部９
６内は電極材料層９７により埋め込まれる。次いで上記
めっきマスク層９５を除去すると、図１３の（２）に示
すように、下部電極１７上に上記電極材料層９７からな
る下部電極凸部９８が形成される。この状態では、バリ
ア層１５や電極下地膜１６は絶縁膜９４により覆われて
いるので、上記下部電極凸部９８を覆う状態にキャパシ
タ誘電体膜（図示省略）を形成しても、このキャパシタ
誘電体膜とバリア層１５や電極下地膜１６とが接触する
ことはない。したがって、キャパシタ誘電体膜とバリア
層１５や電極下地膜１６とが反応することもないので、
信頼性の高いキャパシタを形成することができる。As a result, the lower electrode 17 serves as a seed for plating, and the electrode material layer 97 is selectively deposited.
The inside of 6 is filled with an electrode material layer 97. Next, when the plating mask layer 95 is removed, a lower electrode projection 98 made of the electrode material layer 97 is formed on the lower electrode 17 as shown in FIG. In this state, since the barrier layer 15 and the electrode base film 16 are covered with the insulating film 94, even if a capacitor dielectric film (not shown) is formed so as to cover the lower electrode protrusion 98, the capacitor dielectric The body film does not come into contact with the barrier layer 15 or the electrode base film 16. Therefore, the capacitor dielectric film does not react with the barrier layer 15 or the electrode base film 16,
A highly reliable capacitor can be formed.
【０１９０】上記第１の製造方法〜第３の製造方法にお
ける各実施の形態で説明した電極材料層３３は、下記
（６）式の化学式で表される物質からなるものを用いる
ことができる。The electrode material layer 33 described in each of the first to third manufacturing methods can be made of a material represented by the following chemical formula (6).
【０１９１】Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv …（６） 〔（６）式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦
ｚ≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ
＋ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖ
は組成を原子％で表す〕[0191] Ir x Pt y Pd z Rh u Ru v ... (6) [In formula (6), 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≦
z ≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x
+ Y + z + u + v = 100, x, y, z, u, v
Represents the composition in atomic%)
【０１９２】また、上記第１の製造方法〜第３の製造方
法における各実施の形態で説明した電気めっき法に用い
るめっき浴は、形成しようとする上記電極材料層３３や
電極形成層４８に合わせて、ＩｒＣｌ3 ・３Ｈ2 Ｏ、Ｉ
ｒＣｌ4 、（ＮＨ4 ）2 ＩｒＣｌ6 、（ＮＨ4 ）2 Ｐｔ
Ｃｌ6 、ＰｔＣｌ4 ・５Ｈ2 Ｏ、Ｈ2 ＰｔＣｌ6 、Ｐｄ
Ｃｌ2 ・４Ｈ2 Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｈ3 ＲｈＣ
ｌ6 、ＲｈＣｌ3 ・３Ｈ2 Ｏ、Ｒｈ（ＮＯ3 ）2 ・２Ｈ
2 Ｏ、Ｒｈ（ＳＯ4 ）3 、Ｒｈ（ＯＨ）3 、ＲｕＣｌ3
・Ｈ2 Ｏ、ＲｕＮＯＣｌ3 なる化学式で表される金属化
合物のうちの少なくとも１種を選択して溶解させた溶液
からなり、かつその溶液の水素イオン濃度のｐＨが０．
５〜６の範囲内に設定されているものを用いる。The plating bath used in the electroplating method described in each embodiment in the first to third manufacturing methods is adapted to the electrode material layer 33 and the electrode forming layer 48 to be formed. And IrCl 3 .3H 2 O, I
rCl 4 , (NH 4 ) 2 IrCl 6 , (NH 4 ) 2 Pt
Cl 6 , PtCl 4 .5H 2 O, H 2 PtCl 6 , Pd
Cl 2 · 4H 2 O, PdSO 4 · 2H 2 O, H 3 RhC
l 6, RhCl 3 · 3H 2 O, Rh (NO 3) 2 · 2H
2 O, Rh (SO 4 ) 3 , Rh (OH) 3 , RuCl 3
A solution in which at least one of the metal compounds represented by the chemical formulas H 2 O and RuNOCl 3 is selected and dissolved, and the pH of the hydrogen ion concentration of the solution is 0.
The one set in the range of 5 to 6 is used.
【０１９３】または、めっき浴に、（ＮＨ4 ）2 ＩｒＣ
ｌ6 、ＩｒＣｌ3 ・３Ｈ2 Ｏ、Ｐｔ（ＮＨ3 ）2 （ＮＯ
2 ）2 、（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ2
Ｏ、Ｐｄ（ＮＨ3 ）2 （ＮＯ2 ）2 、ＰｄＣｌ2 ・４Ｈ
2 Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｒｈ（ＯＨ）3 、Ｒｈ
（ＮＯ3 ）2 ・２Ｈ2 Ｏ、ＲｈＣｌ3 ・３Ｈ2 Ｏ、Ｒｕ
Ｃｌ3 ・Ｈ2 Ｏなる化学式で表される金属化合物のうち
の少なくとも１種を選択して溶解させた溶液からなり、
かつその溶液の水素イオン濃度のｐＨが７．５〜１０の
範囲内に設定されているものを用いる。Alternatively, (NH 4 ) 2 IrC
l 6, IrCl 3 · 3H 2 O, Pt (NH 3) 2 (NO
2) 2, (NH 4) 2 PtCl 6, PtCl 4 · 5H 2
O, Pd (NH 3) 2 (NO 2) 2, PdCl 2 · 4H
2 O, PdSO 4 · 2H 2 O, Rh (OH) 3, Rh
(NO 3) 2 · 2H 2 O, RhCl 3 · 3H 2 O, Ru
A solution in which at least one metal compound represented by a chemical formula of Cl 3 .H 2 O is selected and dissolved,
Further, a solution whose pH of the hydrogen ion concentration of the solution is set in the range of 7.5 to 10 is used.
【０１９４】上記各めっき浴の水素イオン濃度を調整す
る溶液には、アンモニア水溶液（２８％溶液）の他に、
他の濃度のアンモニア水溶液、塩酸、硫酸等を用いるこ
とも可能である。The solution for adjusting the hydrogen ion concentration in each of the above plating baths includes, in addition to the aqueous ammonia solution (28% solution),
It is also possible to use aqueous ammonia, hydrochloric acid, sulfuric acid or the like having other concentrations.
【０１９５】このように上記めっき浴には、ナトリウム
やカリウム等のアルカリ金属を含む化合物（例えば、Ｎ
ａ2 ＨＰＯ4 ・１２Ｈ2 Ｏ、ＮａＮＯ2 、ＮａＣｌ等）
を含む還元剤や緩衝剤は必要ないため、上記電気めっき
によって、Ｓｉ基板１１に形成されている素子、例えば
トランジスタの特性を劣化させることはない。As described above, a compound containing an alkali metal such as sodium or potassium (for example, N
a 2 HPO 4 .12H 2 O, NaNO 2 , NaCl, etc.)
Since there is no need for a reducing agent or a buffering agent, the electroplating does not degrade the characteristics of an element formed on the Si substrate 11, for example, a transistor.
【０１９６】さらにめっき法による上記電極材料層３
３、電極形成層４８の形成では、めっき時に印加する電
流密度は１Ａ／ｍ2 〜１０００Ａ／ｍ2 に設定すればよ
く、好ましくは、上記範囲内で各めっき浴の組成に合わ
せて設定する。また、この電気めっき法では、パルス電
流を用いて行うことが好ましい。その際、正の電流を印
加する工程と負の電流を印加する工程とを交互に繰り返
し行ってもよい。Further, the above-mentioned electrode material layer 3 is formed by plating.
3. In forming the electrode forming layer 48, the current density applied at the time of plating may be set to 1 A / m 2 to 1000 A / m 2, and is preferably set within the above range according to the composition of each plating bath. Further, in this electroplating method, it is preferable to use a pulse current. In this case, the step of applying a positive current and the step of applying a negative current may be alternately repeated.
【０１９７】このように、電気めっき時に印加する電流
密度を１Ａ／ｍ2 〜１０００Ａ／ｍ2 に設定することに
より、めっき層の形成が行え、上記各実施の形態で説明
した範囲に電流密度を設定することにより良好なるめっ
き層が得られる。また、印加電流をパルス電流とするこ
とにより、めっき層の成長が均一になり、開口部３２、
電極形成凹部４４、上部電極用凹部４６、接続孔６４、
凹部９１等にめっき層を形成した場合に、入口付近での
めっき層の成長速度が抑制されて、内部にほぼ均一なめ
っき層が成長する。そのため、ボイドの発生が抑えられ
る。また、正負交互印加とした場合には、入口付近で厚
くめっきされても、逆極性の電流を流すことによりエッ
チング作用が生じて、厚くめっきされた部分が薄くな
り、全域にわたってほぼ均一な厚さにめっきされるよう
になる。そのため、ボイドの発生が抑えられる。As described above, by setting the current density applied during electroplating to 1 A / m 2 to 1000 A / m 2 , the plating layer can be formed, and the current density falls within the range described in each of the above embodiments. By setting, an excellent plating layer can be obtained. Further, by making the applied current a pulse current, the growth of the plating layer becomes uniform, and the opening 32,
An electrode forming recess 44, an upper electrode recess 46, a connection hole 64,
When a plating layer is formed in the recess 91 or the like, the growth rate of the plating layer near the entrance is suppressed, and a substantially uniform plating layer grows inside. Therefore, generation of voids is suppressed. In addition, in the case of positive and negative alternating application, even if the plating is thick near the entrance, an etching action occurs by flowing a current of the opposite polarity, the thickly plated portion becomes thin, and the thickness is substantially uniform over the entire area. To be plated. Therefore, generation of voids is suppressed.
【０１９８】上記第１の製造方法〜第３の製造方法にお
ける各実施の形態においては、上記電極下地膜１６は、
下記（７）式あるいは（８）式の化学式で表される物質
からなるものを用いることができる。In each embodiment of the first to third manufacturing methods, the electrode base film 16 is
A substance consisting of a substance represented by the following chemical formula (7) or (8) can be used.
【０１９９】Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv …（７） 〔（７）式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦
ｚ≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ
＋ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖ
は組成を原子％で表す〕[0199] Ir x Pt y Pd z Rh u Ru v ... (7) [(7) where, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≦
z ≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x
+ Y + z + u + v = 100, x, y, z, u, v
Represents the composition in atomic%)
【０２００】 Ｉｒa Ｐｔb Ｐｄc Ｒｈd Ｒｕe Ｏf …（８） 〔（８）式中、０≦ａ≦１００、０≦ｂ≦１００、０≦
ｃ≦１００、０≦ｄ≦１００、０≦ｅ≦１００、０≦ｆ
≦７０、かつａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＝１００であり、
ａ，ｂ，ｃ，ｄ，ｅ，ｆは組成を原子％で表す〕[0200] Ir a Pt b Pd c Rh d Ru e O f ... (8) [(8) where, 0 ≦ a ≦ 100,0 ≦ b ≦ 100,0 ≦
c ≦ 100, 0 ≦ d ≦ 100, 0 ≦ e ≦ 100, 0 ≦ f
≦ 70, and a + b + c + d + e + f = 100,
a, b, c, d, e, and f represent the composition in atomic%]
【０２０１】上記のような電極下地膜１６を形成するこ
とにより、電極下地膜１６がめっきの際のシードとなっ
て、電極材料層３３を成長させることが可能になる。By forming the electrode base film 16 as described above, it becomes possible to grow the electrode material layer 33 by using the electrode base film 16 as a seed for plating.
【０２０２】または上記電極下地膜１６は、上記（７）
式および（８）式で表される物質からなる積層膜とする
こともできる。Alternatively, the electrode base film 16 may be formed by the method (7).
It can also be a laminated film made of the material represented by the formula and the formula (8).
【０２０３】上記第１の製造方法〜第３の製造方法にお
ける各実施の形態においては、プラグ電極１４がシリコ
ンで形成されている場合には、プラグ電極１４と下部電
極１７または電極下地膜１６との間に、チタンシリサイ
ド膜と窒化チタン膜とチタン膜とを下層より順に積層し
た積層膜、タンタルシリサイド膜と窒化タンタル膜とタ
ンタル膜とを下層より順に積層した積層膜、またはハフ
ニウムシリサイド膜と窒化ハフニウム膜とハフニウム膜
とを下層より順に積層した積層膜からなるバリア層１５
を形成することが望ましい。In each of the first to third manufacturing methods, when the plug electrode 14 is formed of silicon, the plug electrode 14 and the lower electrode 17 or the electrode base film 16 A stacked film in which a titanium silicide film, a titanium nitride film, and a titanium film are stacked in order from the lower layer, a stacked film in which a tantalum silicide film, a tantalum nitride film, and a tantalum film are stacked in order from the lower layer, or a hafnium silicide film and a nitride film Barrier layer 15 composed of a laminated film in which a hafnium film and a hafnium film are laminated in order from the lower layer
It is desirable to form
【０２０４】一方、プラグ電極１４がタングステンで形
成されている場合には、プラグ電極１４と下部電極１７
（電極下地膜１６）との間に、チタン膜と窒化チタン膜
とチタン膜とを下層より順に積層した積層膜、タンタル
膜と窒化タンタル膜とタンタル膜とを下層より順に積層
した積層膜、またはハフニウム膜と窒化ハフニウム膜と
ハフニウム膜とを下層より順に積層した積層膜からなる
バリア層１５を形成することが望ましい。On the other hand, when the plug electrode 14 is formed of tungsten, the plug electrode 14 and the lower electrode 17
A stacked film in which a titanium film, a titanium nitride film, and a titanium film are stacked in order from the lower layer, a stacked film in which a tantalum film, a tantalum nitride film, and a tantalum film are stacked in order from the lower layer, or It is desirable to form the barrier layer 15 composed of a laminated film in which a hafnium film, a hafnium nitride film and a hafnium film are laminated in order from the lower layer.
【０２０５】上記バリア層１５を形成することにより、
プラグ電極１４と下部電極１７との界面の酸化が防止さ
れる。By forming the barrier layer 15,
The oxidation of the interface between the plug electrode 14 and the lower electrode 17 is prevented.
【０２０６】上記第１の製造方法〜第３の製造方法にお
ける各実施の形態においては、キャパシタ誘電体膜１８
を、強誘電体膜または高誘電体膜で形成する。強誘電体
膜で形成する場合には、例えばビスマス層状構造ペロブ
スカイト型の強誘電体で形成する。In each of the first to third manufacturing methods, the capacitor dielectric film 18
Is formed of a ferroelectric film or a high dielectric film. When it is formed of a ferroelectric film, it is formed of, for example, a bismuth layered structure perovskite type ferroelectric.
【０２０７】上記キャパシタ誘電体膜１８には、例えば
（９）式の化学式で表される物質で主たる結晶層をなす
強誘電体膜を用いる。この強誘電体膜の結晶層中には、
Ｂｉ、ＴａおよびＮｂのうちの少なくとも１種を含む酸
化物を有していてもよい。As the capacitor dielectric film 18, for example, a ferroelectric film forming a main crystal layer of a substance represented by the chemical formula (9) is used. In the crystal layer of this ferroelectric film,
It may have an oxide containing at least one of Bi, Ta and Nb.
【０２０８】 Ｂｉx （Ｓｒa Ｃａb Ｂc ）y （Ｔａu Ｎｂv Ｔｉw ）2.0 Ｏz …（９） 〔（９）式中のｘ、ｙ、ｚ、ｕ、ｖ、ｗ、ａ、ｂ、ｃ
は、１．７≦ｘ≦２．６、０．６≦ｙ≦１．２、ｚ＝９
±ｄ、かつ０≦ｄ≦１．０であり、０≦ａ≦１．０、０
≦ｂ≦１．０、０≦ｃ≦１．０、かつａ＋ｂ＋ｃ＝１．
０であり、０≦ｕ≦１．０、０≦ｖ≦１．０、０≦ｗ≦
０．５、かつｕ＋ｖ＋ｗ＝１．０〕[0208] Bi x (Sr a Ca b B c) y (Ta u Nb v Ti w) 2.0 O z ... (9) [(9) in the formula x, y, z, u, v, w, a, b, c
Is 1.7 ≦ x ≦ 2.6, 0.6 ≦ y ≦ 1.2, z = 9
± d and 0 ≦ d ≦ 1.0, 0 ≦ a ≦ 1.0, 0
≦ b ≦ 1.0, 0 ≦ c ≦ 1.0, and a + b + c = 1.
0, 0 ≦ u ≦ 1.0, 0 ≦ v ≦ 1.0, 0 ≦ w ≦
0.5, and u + v + w = 1.0]
【０２０９】または上記高誘電体膜は、下記（１０）式
の化学式で表される物質で形成することができる。Alternatively, the high dielectric film can be formed of a substance represented by the following chemical formula (10).
【０２１０】 Ｐｂx Ｎｂy （Ｚｒz Ｔｉ(1-z) ）1.0 Ｏ3 …（１０） 〔（１０）式中のｘ、ｙ、ｚは、０．８≦ｘ≦１．１、
０≦ｙ≦０．３、０．１≦ｚ≦０．７、かつ０．９≦ｘ
＋ｙ≦１．２〕[0210] Pb x Nb y (Zr z Ti (1-z)) 1.0 O 3 ... (10) [(10) in the formula x, y, z is, 0.8 ≦ x ≦ 1.1,
0 ≦ y ≦ 0.3, 0.1 ≦ z ≦ 0.7, and 0.9 ≦ x
+ Y ≦ 1.2]
【０２１１】一方、上記キャパシタ誘電体膜１８を構成
する高誘電体膜は、下記（１１）式の化学式で表される
物質で形成することができる。On the other hand, the high dielectric film forming the capacitor dielectric film 18 can be formed of a substance represented by the following chemical formula (11).
【０２１２】 （Ｂａx Ｓｒ(1-x) ）y Ｔｉ1.0 Ｏ3 …（１１） 〔（１１）式中のｘ、ｙは、０≦ｘ≦１．０、０．９≦
ｙ≦１．１〕(Ba x Sr (1-x) ) y Ti 1.0 O 3 (11) [x and y in the formula (11) are 0 ≦ x ≦ 1.0, 0.9 ≦
y ≦ 1.1]
【０２１３】[0213]
【発明の効果】以上、説明したように本発明の第１の製
造方法によれば、めっき法によりキャパシタの電極とな
る電極材料層を形成し、しかもそのめっき浴に、ナトリ
ウム、カリウム等の半導体装置の特性、特にはトランジ
スタの特性に悪影響を及ぼす物質が入っていないめっき
浴を用いることで、そのトランジスタの特性を劣化させ
ることなくキャパシタの電極を形成することが可能にな
る。まためっき法により基体上のめっきマスク層の開口
部内に電極材料層を埋め込んだ後、めっきマスク層を除
去するので、電極は基体上より突出した状態に形成でき
る。そのため、この電極を用いてキャパシタを形成した
場合には、電極の側壁にもキャパシタを形成することが
できるので、キャパシタ容量を大きくすることができ
る。As described above, according to the first manufacturing method of the present invention, an electrode material layer serving as an electrode of a capacitor is formed by a plating method, and a semiconductor such as sodium or potassium is formed in a plating bath. By using a plating bath containing no substance that adversely affects the characteristics of the device, particularly the characteristics of the transistor, it becomes possible to form the electrodes of the capacitor without deteriorating the characteristics of the transistor. After the electrode material layer is embedded in the opening of the plating mask layer on the base by the plating method, the plating mask layer is removed, so that the electrode can be formed so as to protrude from the base. Therefore, when a capacitor is formed using this electrode, the capacitor can also be formed on the side wall of the electrode, so that the capacitance of the capacitor can be increased.
【０２１４】本発明の第２の製造方法によれば、めっき
法によりキャパシタの電極となる電極材料層を形成し、
しかもそのめっき浴に、ナトリウム、カリウム等の半導
体装置の特性、特にはトランジスタの特性に悪影響を及
ぼす物質が入っていないめっき浴を用いることで、その
トランジスタの特性を劣化させることなくキャパシタの
電極を形成することができる。また、基体上の絶縁膜の
凹部内を埋め込む状態に電極材料層を形成した後、絶縁
膜が表出するまで電極材料層を除去するので、絶縁膜内
に埋め込む状態に電極材料層で電極を形成することがで
き、かつ電極上面と絶縁膜上面とはほぼ同一平面上に形
成できる。そのため、この電極を用いてキャパシタを形
成した場合には、キャパシタの誘電体膜を塗布法または
スパッタ法等のカバリッジ性を問題とする方法でも形成
することが可能になる。According to the second manufacturing method of the present invention, an electrode material layer serving as an electrode of a capacitor is formed by plating,
Moreover, by using a plating bath that does not contain a substance that adversely affects the characteristics of the semiconductor device such as sodium and potassium, especially the characteristics of the transistor, the electrodes of the capacitor can be used without deteriorating the characteristics of the transistor. Can be formed. Further, after the electrode material layer is formed so as to fill the recesses of the insulating film on the base, the electrode material layer is removed until the insulating film is exposed. The upper surface of the electrode and the upper surface of the insulating film can be formed on substantially the same plane. Therefore, when a capacitor is formed using this electrode, the dielectric film of the capacitor can be formed by a method having a problem of coverage such as a coating method or a sputtering method.
【０２１５】本発明の第３の製造方法によれば、めっき
法によりキャパシタの電極となる電極材料層を形成し、
しかもそのめっき浴に、ナトリウム、カリウム等の半導
体装置の特性、特にはトランジスタの特性に悪影響を及
ぼす物質が入っていないめっき浴を用いることで、その
トランジスタの特性を劣化させることなくキャパシタの
電極を形成することができる。また、開口部内および凹
部内を埋め込む状態に電極材料層を形成するので、凹部
内に埋め込まれた電極材料層が導電体部（例えば接続プ
ラグ、配線等）となり、その上部の電極材料層が電極と
なり、電極と同時工程で導電体部も形成できるので、製
造工程数が削減できる。また、導電体部と電極とを連続
した工程で形成できるので導電体部上に自然酸化膜が形
成されない。そのため、導電体部上の自然酸化膜の除去
工程が削減でき、さらに導電体部と電極との接続抵抗を
小さくすることが可能になる。According to the third manufacturing method of the present invention, an electrode material layer serving as an electrode of a capacitor is formed by plating,
Moreover, by using a plating bath that does not contain a substance that adversely affects the characteristics of the semiconductor device such as sodium and potassium, especially the characteristics of the transistor, the electrodes of the capacitor can be used without deteriorating the characteristics of the transistor. Can be formed. Further, since the electrode material layer is formed so as to be embedded in the opening and the concave portion, the electrode material layer embedded in the concave portion becomes a conductor portion (for example, a connection plug, a wiring, etc.), and the upper electrode material layer is an electrode. Then, since the conductor portion can be formed simultaneously with the electrode, the number of manufacturing steps can be reduced. In addition, since the conductor portion and the electrode can be formed in a continuous process, a natural oxide film is not formed on the conductor portion. Therefore, the step of removing the natural oxide film on the conductor portion can be reduced, and the connection resistance between the conductor portion and the electrode can be reduced.
【図１】本発明の第１の製造方法に係わる第１の実施の
形態を示す製造工程図である。FIG. 1 is a manufacturing process diagram showing a first embodiment according to a first manufacturing method of the present invention.
【図２】第１の製造方法を利用したペデスタル型のキャ
パシタの形成方法に係わる説明図である。FIG. 2 is an explanatory diagram relating to a method of forming a pedestal-type capacitor using a first manufacturing method.
【図３】本発明の第２の製造方法に係わる第１の実施の
形態を示す製造工程図である。FIG. 3 is a manufacturing process diagram showing a first embodiment according to a second manufacturing method of the present invention.
【図４】第２の製造方法を利用したスタック型のキャパ
シタの形成方法に係わる説明図である。FIG. 4 is an explanatory diagram relating to a method of forming a stacked capacitor using a second manufacturing method.
【図５】本発明の第２の製造方法に係わる第２の実施の
形態の示す製造工程図である。FIG. 5 is a manufacturing process diagram showing a second embodiment according to the second manufacturing method of the present invention.
【図６】本発明の第２の製造方法に係わる第８の実施の
形態を示す製造工程図である。FIG. 6 is a manufacturing process diagram showing an eighth embodiment according to the second manufacturing method of the present invention.
【図７】第２の製造方法に係わる第８の実施の形態を示
す製造工程図（続き）である。FIG. 7 is a manufacturing step diagram (continued) showing an eighth embodiment relating to the second manufacturing method.
【図８】本発明の第２の製造方法に係わる第９の実施の
形態を示す製造工程図である。FIG. 8 is a manufacturing process diagram showing a ninth embodiment according to the second manufacturing method of the present invention.
【図９】本発明の第３の製造方法に係わる第１の実施の
形態を示す製造工程図である。FIG. 9 is a manufacturing process diagram showing a first embodiment according to a third manufacturing method of the present invention.
【図１０】第３の製造方法に係わる第１の実施の形態を
示す製造工程図（続き）である。FIG. 10 is a manufacturing step diagram (continued) showing the first embodiment according to the third manufacturing method.
【図１１】本発明の第３の製造方法に係わる第３の実施
の形態を示す製造工程図である。FIG. 11 is a manufacturing process diagram showing a third embodiment according to the third manufacturing method of the present invention.
【図１２】第３の製造方法に係わる第３の実施の形態の
第１変形例を示す製造工程図である。FIG. 12 is a manufacturing process diagram showing a first modification of the third embodiment according to the third manufacturing method.
【図１３】第３の製造方法に係わる第３の実施の形態の
第２変形例を示す製造工程図である。FIG. 13 is a manufacturing process diagram showing a second modified example of the third embodiment according to the third manufacturing method.
１０…基体、１７…下部電極、３１…めっきマスク層、
３２…開口部、３３…電極材料層10: base, 17: lower electrode, 31: plating mask layer,
32 ... opening, 33 ... electrode material layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 香取 健二 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 磯辺 千春 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 29/792 (72) Inventor Kenji Katori 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation (72) Invention Person Chiharu Isobe 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation
Claims (56)
該めっきマスク層に、前記基体に達する開口部を形成す
る工程と、 めっき法によって前記開口部内を埋め込む状態に電極材
料層を形成する工程と、 前記開口部内に前記電極材料層を残して前記めっきマス
ク層を除去し、残した電極材料層でキャパシタの電極を
成す工程とを備えていることを特徴とする半導体装置の
製造方法。After forming a plating mask layer on a substrate,
Forming, in the plating mask layer, an opening reaching the base; forming an electrode material layer in a state of being buried in the opening by plating; and performing the plating while leaving the electrode material layer in the opening. Removing the mask layer and forming an electrode of the capacitor with the remaining electrode material layer.
おいて、 前記電極材料層を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。2. A method according to claim 1, wherein the electrode material layer, in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions expressed by atomic%].
おいて、 前記めっき法では、 めっき浴に、ＩｒＣｌ3 ・３Ｈ2 Ｏ、ＩｒＣｌ4 、（Ｎ
Ｈ4 ）2 ＩｒＣｌ6 、（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣ
ｌ4 ・５Ｈ2 Ｏ、Ｈ2 ＰｔＣｌ6 、ＰｄＣｌ2・４Ｈ2
Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｈ3 ＲｈＣｌ6 、ＲｈＣｌ
3 ・３Ｈ2 Ｏ、Ｒｈ（ＮＯ3 ）2 ・２Ｈ2 Ｏ、Ｒｈ（Ｓ
Ｏ4 ）3 、Ｒｈ（ＯＨ）3 、ＲｕＣｌ3・Ｈ2 Ｏ、Ｒｕ
ＮＯＣｌ3 なる化学式で表される金属化合物のうちの少
なくとも１種を選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを０．５〜６の範
囲内の値にすることを特徴とする半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 2, wherein in the plating method, IrCl 3 .3H 2 O, IrCl 4 , (N
H 4 ) 2 IrCl 6 , (NH 4 ) 2 PtCl 6 , PtC
l 4 · 5H 2 O, H 2 PtCl 6, PdCl 2 · 4H 2
O, PdSO 4 · 2H 2 O , H 3 RhCl 6, RhCl
3 · 3H 2 O, Rh ( NO 3) 2 · 2H 2 O, Rh (S
O 4 ) 3 , Rh (OH) 3 , RuCl 3 .H 2 O, Ru
A solution in which at least one metal compound represented by the chemical formula NOCl 3 is selected and dissolved, and the pH of the hydrogen ion concentration of the solution is set to a value within a range of 0.5 to 6. A method for manufacturing a semiconductor device, comprising:
おいて、 前記めっき法では、 めっき浴に、（ＮＨ4 ）2 ＩｒＣｌ6 、ＩｒＣｌ3 ・３
Ｈ2 Ｏ、Ｐｔ（ＮＨ3）2 （ＮＯ2 ）2 、（ＮＨ4 ）2
ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ2 Ｏ、Ｐｄ（ＮＨ3 ）2
（ＮＯ2 ）2 、ＰｄＣｌ2 ・４Ｈ2 Ｏ、ＰｄＳＯ4 ・２
Ｈ2 Ｏ、Ｒｈ（ＯＨ）3 、Ｒｈ（ＮＯ3 ）2 ・２Ｈ
2 Ｏ、ＲｈＣｌ3 ・３Ｈ2 Ｏ、ＲｕＣｌ3 ・Ｈ2 Ｏなる
化学式で表される金属化合物のうちの少なくとも１種を
選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを７．５〜１０の
範囲内の値にすることを特徴とする半導体装置の製造方
法。4. A method according to claim 2, wherein, in the plating method, the plating bath, (NH 4) 2 IrCl 6 , IrCl 3 · 3
H 2 O, Pt (NH 3 ) 2 (NO 2 ) 2 , (NH 4 ) 2
PtCl 6 , PtCl 4 .5H 2 O, Pd (NH 3 ) 2
(NO 2 ) 2 , PdCl 2 .4H 2 O, PdSO 4 .2
H 2 O, Rh (OH) 3, Rh (NO 3) 2 · 2H
2 O, RhCl 3 · 3H 2 O, at least one using a solution prepared by dissolving Select, and pH of the hydrogen ion concentration of the solution of the metal compound represented by RuCl 3 · H 2 O becomes Formula Is a value within the range of 7.5 to 10.
おいて、 前記めっき法は電気めっきで行い、 かつパルス電流を用いることを特徴とする半導体装置の
製造方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein the plating is performed by electroplating and using a pulse current.
おいて、 前記めっき法は電気めっきで行い、 かつ正の電流を印加する工程と負の電流を印加する工程
とを交互に繰り返し行うことを特徴とする半導体装置の
製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the plating is performed by electroplating, and a step of applying a positive current and a step of applying a negative current are alternately repeated. A method for manufacturing a semiconductor device.
おいて、 前記めっき法で電極材料層を形成した後、熱処理を行う
ことを特徴とする半導体装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 1, wherein a heat treatment is performed after an electrode material layer is formed by the plating method.
おいて、 前記熱処理は窒素雰囲気中もしくは不活性ガス雰囲気中
で行うことを特徴とする半導体装置の製造方法。8. The method according to claim 7, wherein the heat treatment is performed in a nitrogen atmosphere or an inert gas atmosphere.
おいて、 前記めっきマスク層を形成する前に、前記基体上に電極
下地膜を形成する工程を行い、 前記めっきマスク層に開口部を形成する工程では、該開
口部の底部に前記電極下地膜を露出させ、 前記めっきマスク層を除去した後に、前記電極材料層を
マスクにして前記電極下地膜の表出している部分を除去
することを特徴とする半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 1, wherein a step of forming an electrode base film on the base is performed before forming the plating mask layer, and an opening is formed in the plating mask layer. Exposing the electrode underlayer film to the bottom of the opening, removing the plating mask layer, and then removing the exposed portion of the electrode underlayer film using the electrode material layer as a mask. A method for manufacturing a semiconductor device.
において、 前記電極下地膜を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。10. A method according to claim 9, wherein the electrode base film in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions expressed by atomic%].
において、 前記電極下地膜を、 Ｉｒa Ｐｔb Ｐｄc Ｒｈd Ｒｕe Ｏf 〔化学式中、０≦ａ≦１００、０≦ｂ≦１００、０≦ｃ
≦１００、０≦ｄ≦１００、０≦ｅ≦１００、０≦ｆ≦
７０、かつａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＝１００であり、
ａ，ｂ，ｃ，ｄ，ｅ，ｆは組成を原子％で表す〕なる化
学式で表される物質で形成することを特徴とする半導体
装置の製造方法。11. The method according to claim 9, wherein said electrode base film, Ir a Pt b Pd c Rh d Ru e in O f [Formula, 0 ≦ a ≦ 100,0 ≦ b ≦ 100 , 0 ≦ c
≦ 100, 0 ≦ d ≦ 100, 0 ≦ e ≦ 100, 0 ≦ f ≦
70, and a + b + c + d + e + f = 100,
a, b, c, d, e, and f represent compositions in atomic%].
において、 前記電極を、トランジスタ上に形成されたプラグ電極に
電気的に接続された状態に形成することを特徴とする半
導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 1, wherein the electrode is formed in a state of being electrically connected to a plug electrode formed on the transistor. .
法において、 前記プラグ電極と前記電極との間に、 界面酸化防止膜を形成することを特徴とする半導体装置
の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein an interfacial oxidation preventing film is formed between the plug electrode and the electrode.
において、 前記電極上に強誘電体または高誘電体からなるキャパシ
タ誘電体膜を形成することを特徴とする半導体装置の製
造方法。14. The method of manufacturing a semiconductor device according to claim 1, wherein a capacitor dielectric film made of a ferroelectric or a high dielectric is formed on the electrode.
法において、 前記強誘電体をビスマス層状構造ペロブスカイト型の強
誘電体で形成することを特徴とする半導体装置の製造方
法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the ferroelectric is formed of a perovskite ferroelectric having a bismuth layer structure.
法において、前記強誘電体を、 Ｂｉx （Ｓｒa Ｃａb Ｂc ）y （Ｔａu Ｎｂv Ｔｉw ）
2.0 Ｏz 〔化学式中のｘ、ｙ、ｚ、ｕ、ｖ、ｗ、ａ、ｂ、ｃは、
１．７≦ｘ≦２．６、０．６≦ｙ≦１．２、ｚ＝９±
ｄ、かつ０≦ｄ≦１．０であり、 ０≦ａ≦１．０、０≦ｂ≦１．０、０≦ｃ≦１．０、か
つａ＋ｂ＋ｃ＝１．０であり、 ０≦ｕ≦１．０、０≦ｖ≦１．０、０≦ｗ≦０．５、か
つｕ＋ｖ＋ｗ＝１．０〕 なる化学式で表される物質により主たる結晶層が構成さ
れるもので形成することを特徴とする半導体装置の製造
方法。16. A method according to claim 15, wherein the ferroelectric, Bi x (Sr a Ca b B c) y (Ta u Nb v Ti w)
2.0 O z [x, y, z, u, v, w, a, b, c in the chemical formula are
1.7 ≦ x ≦ 2.6, 0.6 ≦ y ≦ 1.2, z = 9 ±
d and 0 ≦ d ≦ 1.0, 0 ≦ a ≦ 1.0, 0 ≦ b ≦ 1.0, 0 ≦ c ≦ 1.0, and a + b + c = 1.0, and 0 ≦ u ≦ 1.0, 0 ≦ v ≦ 1.0, 0 ≦ w ≦ 0.5, and u + v + w = 1.0], wherein a main crystal layer is formed of a substance represented by the chemical formula: Semiconductor device manufacturing method.
法において、前記強誘電体を、 Ｐｂx Ｎｂy （Ｚｒz Ｔｉ(1-z) ）1.0 Ｏ3 〔化学式中のｘ、ｙ、ｚは、 ０．８≦ｘ≦１．１、０≦ｙ≦０．３、０．１≦ｚ≦
０．７、かつ０．９≦ｘ＋ｙ≦１．２〕 なる化学式で表される物質で形成することを特徴とする
半導体装置の製造方法。17. A method according to claim 14, wherein the ferroelectric, Pb x Nb y (Zr z Ti (1-z)) 1.0 O 3 [x in the chemical formula, y, z is , 0.8 ≦ x ≦ 1.1, 0 ≦ y ≦ 0.3, 0.1 ≦ z ≦
0.7, and 0.9 ≦ x + y ≦ 1.2]. A method of manufacturing a semiconductor device, characterized by being formed of a substance represented by a chemical formula:
法において、 前記高誘電体を、 （Ｂａx Ｓｒ(1-x) ）y Ｔｉ1.0 Ｏ3〔化学式中のｘ、
ｙは、 ０≦ｘ≦１．０、０．９≦ｙ≦１．１〕なる化学式で表
される物質で形成することを特徴とする半導体装置の製
造方法。18. A method according to claim 14, wherein the high dielectric, (Ba x Sr (1- x)) y Ti 1.0 O 3 [x in the chemical formula,
A method for manufacturing a semiconductor device, wherein y is a substance represented by a chemical formula of 0 ≦ x ≦ 1.0, 0.9 ≦ y ≦ 1.1].
成する工程と、 めっき法によって、前記凹部内を埋め込む状態に電極材
料層を形成する工程と、 前記絶縁膜が表出するまで前記電極材料層を除去して、
前記凹部内に前記電極材料層を残し、残した電極材料層
でキャパシタの電極を成す工程とを備えていることを特
徴とする半導体装置の製造方法。19. A step of forming a recess in an insulating film formed on a substrate, a step of forming an electrode material layer so as to fill the recess by plating, and a step of forming the electrode material layer until the insulating film is exposed. Remove the electrode material layer,
Leaving the electrode material layer in the recess and forming an electrode of a capacitor with the remaining electrode material layer.
法において、 上記凹部は、 電極が形成される電極形成凹部からなる、 または電極が形成される電極形成凹部と該電極形成凹部
の底部側に形成される接続孔とからなることを特徴とす
る半導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, wherein the recess is formed of an electrode forming recess in which an electrode is formed, or the electrode forming recess in which an electrode is formed and a bottom side of the electrode forming recess. And a connecting hole formed.
法において、 前記電極材料層を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。21. The method according to claim 19, wherein the electrode material layer, in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions represented by atomic%].
法において、 前記めっき法では、 めっき浴に、ＩｒＣｌ3 ・３Ｈ2 Ｏ、ＩｒＣｌ4 、（Ｎ
Ｈ4 ）2 ＩｒＣｌ6 、（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣ
ｌ4 ・５Ｈ2 Ｏ、Ｈ2 ＰｔＣｌ6 、ＰｄＣｌ2・４Ｈ2
Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｈ3 ＲｈＣｌ6 、ＲｈＣｌ
3 ・３Ｈ2 Ｏ、Ｒｈ（ＮＯ3 ）2 ・２Ｈ2 Ｏ、Ｒｈ（Ｓ
Ｏ4 ）3 、Ｒｈ（ＯＨ）3 、ＲｕＣｌ3・Ｈ2 Ｏ、Ｒｕ
ＮＯＣｌ3 なる化学式で表される金属化合物のうちの少
なくとも１種を選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを０．５〜６の範
囲内の値にすることを特徴とする半導体装置の製造方
法。22. The method of manufacturing a semiconductor device according to claim 21, wherein in the plating method, IrCl 3 .3H 2 O, IrCl 4 , (N
H 4 ) 2 IrCl 6 , (NH 4 ) 2 PtCl 6 , PtC
l 4 · 5H 2 O, H 2 PtCl 6, PdCl 2 · 4H 2
O, PdSO 4 · 2H 2 O , H 3 RhCl 6, RhCl
3 · 3H 2 O, Rh ( NO 3) 2 · 2H 2 O, Rh (S
O 4 ) 3 , Rh (OH) 3 , RuCl 3 .H 2 O, Ru
A solution in which at least one metal compound represented by the chemical formula NOCl 3 is selected and dissolved, and the pH of the hydrogen ion concentration of the solution is set to a value within a range of 0.5 to 6. A method for manufacturing a semiconductor device, comprising:
法において、 前記めっき法では、 めっき浴に、（ＮＨ4 ）2 ＩｒＣｌ6 、ＩｒＣｌ3 ・３
Ｈ2 Ｏ、Ｐｔ（ＮＨ3）2 （ＮＯ2 ）2 、（ＮＨ4 ）2
ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ2 Ｏ、Ｐｄ（ＮＨ3 ）2
（ＮＯ2 ）2 、ＰｄＣｌ2 ・４Ｈ2 Ｏ、ＰｄＳＯ4 ・２
Ｈ2 Ｏ、Ｒｈ（ＯＨ）3 、Ｒｈ（ＮＯ3 ）2 ・２Ｈ
2 Ｏ、ＲｈＣｌ3 ・３Ｈ2 Ｏ、ＲｕＣｌ3 ・Ｈ2 Ｏなる
化学式で表される金属化合物のうちの少なくとも１種を
選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを７．５〜１０の
範囲内の値にすることを特徴とする半導体装置の製造方
法。23. A method according to claim 21, wherein, in the plating method, the plating bath, (NH 4) 2 IrCl 6 , IrCl 3 · 3
H 2 O, Pt (NH 3 ) 2 (NO 2 ) 2 , (NH 4 ) 2
PtCl 6 , PtCl 4 .5H 2 O, Pd (NH 3 ) 2
(NO 2 ) 2 , PdCl 2 .4H 2 O, PdSO 4 .2
H 2 O, Rh (OH) 3, Rh (NO 3) 2 · 2H
2 O, RhCl 3 · 3H 2 O, at least one using a solution prepared by dissolving Select, and pH of the hydrogen ion concentration of the solution of the metal compound represented by RuCl 3 · H 2 O becomes Formula Is a value within the range of 7.5 to 10.
法において、 前記めっき法は電気めっきで行い、 かつパルス電流を用いることを特徴とする半導体装置の
製造方法。24. The method of manufacturing a semiconductor device according to claim 19, wherein the plating is performed by electroplating and using a pulse current.
法において、 前記めっき法は電気めっきで行い、 かつ正の電流を印加する工程と負の電流を印加する工程
とを交互に繰り返し行うことを特徴とする半導体装置の
製造方法。25. The method of manufacturing a semiconductor device according to claim 19, wherein the plating is performed by electroplating, and a step of applying a positive current and a step of applying a negative current are alternately repeated. A method for manufacturing a semiconductor device.
法において、 前記めっき法で電極材料層を形成した後、熱処理を行う
ことを特徴とする半導体装置の製造方法。26. The method of manufacturing a semiconductor device according to claim 19, wherein a heat treatment is performed after forming the electrode material layer by the plating method.
法において、 前記熱処理は窒素雰囲気中もしくは不活性ガス雰囲気中
で行うことを特徴とする半導体装置の製造方法。27. The method of manufacturing a semiconductor device according to claim 26, wherein the heat treatment is performed in a nitrogen atmosphere or an inert gas atmosphere.
法において、 前記絶縁膜に前記凹部を形成した後で該凹部内に電極材
料層を埋め込む前に、前記凹部表面に電極下地膜を形成
する工程を行い、 前記絶縁膜上の前記電極材料層を除去する際に該絶縁膜
上の前記電極下地膜も除去することを特徴とする半導体
装置の製造方法。28. The method of manufacturing a semiconductor device according to claim 19, wherein after forming the concave portion in the insulating film, before embedding an electrode material layer in the concave portion, forming an electrode base film on the surface of the concave portion. Performing a step of removing the electrode material layer on the insulating film, removing the electrode base film on the insulating film.
法において、 前記電極下地膜を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。29. The method of manufacturing a semiconductor device according to claim 28, wherein the electrode base film in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions represented by atomic%].
法において、 前記電極下地膜を、 Ｉｒa Ｐｔb Ｐｄc Ｒｈd Ｒｕe Ｏf 〔化学式中、０≦ａ≦１００、０≦ｂ≦１００、０≦ｃ
≦１００、０≦ｄ≦１００、０≦ｅ≦１００、０≦ｆ≦
７０、かつａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＝１００であり、
ａ，ｂ，ｃ，ｄ，ｅ，ｆは組成を原子％で表す〕なる化
学式で表される物質で形成することを特徴とする半導体
装置の製造方法。30. A method of manufacturing a semiconductor device according to claim 28, the electrode base film, Ir a Pt b Pd c Rh d Ru e in O f [Formula, 0 ≦ a ≦ 100,0 ≦ b ≦ 100 , 0 ≦ c
≦ 100, 0 ≦ d ≦ 100, 0 ≦ e ≦ 100, 0 ≦ f ≦
70, and a + b + c + d + e + f = 100,
a, b, c, d, e, and f represent compositions in atomic%].
法において、 前記電極を、トランジスタ上に形成されたプラグ電極に
電気的に接続された状態に形成することを特徴とする半
導体装置の製造方法。31. The method for manufacturing a semiconductor device according to claim 19, wherein the electrode is formed in a state of being electrically connected to a plug electrode formed on the transistor. .
法において、 前記プラグ電極と前記電極との間に、 界面酸化防止膜を形成することを特徴とする半導体装置
の製造方法。32. The method for manufacturing a semiconductor device according to claim 31, wherein an interfacial oxidation preventing film is formed between the plug electrode and the electrode.
法において、 前記電極上に強誘電体または高誘電体からなるキャパシ
タ誘電体膜を形成することを特徴とする半導体装置の製
造方法。33. The method for manufacturing a semiconductor device according to claim 19, wherein a capacitor dielectric film made of a ferroelectric or a high dielectric is formed on the electrode.
法において、 前記強誘電体をビスマス層状構造ペロブスカイト型の強
誘電体で形成することを特徴とする半導体装置の製造方
法。34. The method of manufacturing a semiconductor device according to claim 33, wherein the ferroelectric is formed of a perovskite ferroelectric having a bismuth layer structure.
法において、 前記強誘電体を、 Ｂｉx （Ｓｒa Ｃａb Ｂc ）y （Ｔａu Ｎｂv Ｔｉw ）
2.0 Ｏz 〔化学式中のｘ、ｙ、ｚ、ｕ、ｖ、ｗ、ａ、ｂ、ｃは、 １．７≦ｘ≦２．６、０．６≦ｙ≦１．２、ｚ＝９±
ｄ、かつ０≦ｄ≦１．０であり、 ０≦ａ≦１．０、０≦ｂ≦１．０、０≦ｃ≦１．０、か
つａ＋ｂ＋ｃ＝１．０であり、 ０≦ｕ≦１．０、０≦ｖ≦１．０、０≦ｗ≦０．５、か
つｕ＋ｖ＋ｗ＝１．０〕なる化学式で表される物質で主
たる結晶層が構成されているもので形成することを特徴
とする半導体装置の製造方法。35. A method according to claim 34, wherein the ferroelectric, Bi x (Sr a Ca b B c) y (Ta u Nb v Ti w)
2.0 O z [x, y, z, u, v, w, a, b, c in the chemical formula are 1.7 ≦ x ≦ 2.6, 0.6 ≦ y ≦ 1.2, z = 9 ±
d and 0 ≦ d ≦ 1.0, 0 ≦ a ≦ 1.0, 0 ≦ b ≦ 1.0, 0 ≦ c ≦ 1.0, and a + b + c = 1.0, and 0 ≦ u ≦ 1.0, 0 ≦ v ≦ 1.0, 0 ≦ w ≦ 0.5, and u + v + w = 1.0], wherein the main crystal layer is formed of a substance represented by the chemical formula: Manufacturing method of a semiconductor device.
法において、 前記強誘電体を、 Ｐｂx Ｎｂy （Ｚｒz Ｔｉ(1-z) ）1.0 Ｏ3 〔化学式中のｘ、ｙ、ｚは、 ０．８≦ｘ≦１．１、０≦ｙ≦０．３、０．１≦ｚ≦
０．７、かつ０．９≦ｘ＋ｙ≦１．２〕なる化学式で表
される物質で形成することを特徴とする半導体装置の製
造方法。In 36. The method of manufacturing a semiconductor device according to claim 33, the ferroelectric, Pb x Nb y (Zr z Ti (1-z)) 1.0 O 3 [x in the chemical formula, y, z is , 0.8 ≦ x ≦ 1.1, 0 ≦ y ≦ 0.3, 0.1 ≦ z ≦
0.7, and 0.9 ≦ x + y ≦ 1.2].
法において、 前記高誘電体を （Ｂａx Ｓｒ(1-x) ）y Ｔｉ1.0 Ｏ3 〔化学式中のｘ、ｙは、 ０≦ｘ≦１．０、０．９≦ｙ≦１．１〕なる化学式で表
される物質で形成することを特徴とする半導体装置の製
造方法。37. The method of manufacturing a semiconductor device according to claim 33, wherein the high dielectric (Ba x Sr (1-x )) y Ti 1.0 O 3 [x in the chemical formula, y is, 0 ≦ x ≦ 1.0, 0.9.ltoreq.y.ltoreq.1.1].
膜に、前記基体に達する凹部を形成する工程と、 前記絶縁膜上にめっきマスク層を形成した後、前記凹部
上の前記めっきマスク層に、該凹部の底部が露出する状
態に開口部を形成する工程と、めっき法によって前記開
口部内および前記凹部内を埋め込む状態に電極材料層を
形成する工程と、 前記凹部および前記開口部に前記電極材料層を残して前
記めっきマスク層を除去し、残した電極材料層で導電体
部を成すとともに、該導電体部上の該電極材料層でキャ
パシタの電極を成す工程とを備えていることを特徴とす
る半導体装置の製造方法。38. A step of forming a recess reaching the base in the insulating film after forming an insulating film on the base; and forming the plating mask layer on the insulating film and forming the plating on the recess. A step of forming an opening in the mask layer so that the bottom of the recess is exposed, a step of forming an electrode material layer so as to fill the opening and the recess by plating, and the recess and the opening Removing the plating mask layer while leaving the electrode material layer, forming a conductor portion with the remaining electrode material layer, and forming a capacitor electrode with the electrode material layer on the conductor portion. A method of manufacturing a semiconductor device.
法において、 前記凹部は、 接続孔、溝、または溝および該溝内に形成した接続孔か
らなることを特徴とする半導体装置の製造方法。39. The method of manufacturing a semiconductor device according to claim 38, wherein the recess comprises a connection hole, a groove, or a groove and a connection hole formed in the groove.
法において、 前記電極材料層を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。11. 40. A method according to claim 38, wherein the electrode material layer, in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions represented by atomic%].
法において、 前記めっき法では、 めっき浴に、ＩｒＣｌ3 ・３Ｈ2 Ｏ、ＩｒＣｌ4 、（Ｎ
Ｈ4 ）2 ＩｒＣｌ6 、（ＮＨ4 ）2 ＰｔＣｌ6 、ＰｔＣ
ｌ4 ・５Ｈ2 Ｏ、Ｈ2 ＰｔＣｌ6 、ＰｄＣｌ2・４Ｈ2
Ｏ、ＰｄＳＯ4 ・２Ｈ2 Ｏ、Ｈ3 ＲｈＣｌ6 、ＲｈＣｌ
3 ・３Ｈ2 Ｏ、Ｒｈ（ＮＯ3 ）2 ・２Ｈ2 Ｏ、Ｒｈ（Ｓ
Ｏ4 ）3 、Ｒｈ（ＯＨ）3 、ＲｕＣｌ3・Ｈ2 Ｏ、Ｒｕ
ＮＯＣｌ3 なる化学式で表される金属化合物のうちの少
なくとも１種を選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを０．５〜６の範
囲内の値にすることを特徴とする半導体装置の製造方
法。41. The method of manufacturing a semiconductor device according to claim 40, wherein in the plating method, IrCl 3 .3H 2 O, IrCl 4 , (N
H 4 ) 2 IrCl 6 , (NH 4 ) 2 PtCl 6 , PtC
l 4 · 5H 2 O, H 2 PtCl 6, PdCl 2 · 4H 2
O, PdSO 4 · 2H 2 O , H 3 RhCl 6, RhCl
3 · 3H 2 O, Rh ( NO 3) 2 · 2H 2 O, Rh (S
O 4 ) 3 , Rh (OH) 3 , RuCl 3 .H 2 O, Ru
A solution in which at least one metal compound represented by the chemical formula NOCl 3 is selected and dissolved, and the pH of the hydrogen ion concentration of the solution is set to a value within a range of 0.5 to 6. A method for manufacturing a semiconductor device, comprising:
法において、 前記めっき法では、 めっき浴に、（ＮＨ4 ）2 ＩｒＣｌ6 、ＩｒＣｌ3 ・３
Ｈ2 Ｏ、Ｐｔ（ＮＨ3）2 （ＮＯ2 ）2 、（ＮＨ4 ）2
ＰｔＣｌ6 、ＰｔＣｌ4 ・５Ｈ2 Ｏ、Ｐｄ（ＮＨ3 ）2
（ＮＯ2 ）2 、ＰｄＣｌ2 ・４Ｈ2 Ｏ、ＰｄＳＯ4 ・２
Ｈ2 Ｏ、Ｒｈ（ＯＨ）3 、Ｒｈ（ＮＯ3 ）2 ・２Ｈ
2 Ｏ、ＲｈＣｌ3 ・３Ｈ2 Ｏ、ＲｕＣｌ3 ・Ｈ2 Ｏなる
化学式で表される金属化合物のうちの少なくとも１種を
選択して溶解させた溶液を用い、 かつ前記溶液の水素イオン濃度のｐＨを７．５〜１０の
範囲内の値にすることを特徴とする半導体装置の製造方
法。42. The method of manufacturing a semiconductor device according to claim 40, wherein, in the plating method, the plating bath, (NH 4) 2 IrCl 6 , IrCl 3 · 3
H 2 O, Pt (NH 3 ) 2 (NO 2 ) 2 , (NH 4 ) 2
PtCl 6 , PtCl 4 .5H 2 O, Pd (NH 3 ) 2
(NO 2 ) 2 , PdCl 2 .4H 2 O, PdSO 4 .2
H 2 O, Rh (OH) 3, Rh (NO 3) 2 · 2H
2 O, RhCl 3 · 3H 2 O, at least one using a solution prepared by dissolving Select, and pH of the hydrogen ion concentration of the solution of the metal compound represented by RuCl 3 · H 2 O becomes Formula Is a value within the range of 7.5 to 10.
法において、 前記めっき法は電気めっきで行い、 かつパルス電流を用いることを特徴とする半導体装置の
製造方法。43. The method of manufacturing a semiconductor device according to claim 38, wherein the plating is performed by electroplating and using a pulse current.
法において、 前記めっき法は電気めっきで行い、 かつ正の電流を印加する工程と負の電流を印加する工程
とを交互に繰り返し行うことを特徴とする半導体装置の
製造方法。44. The method of manufacturing a semiconductor device according to claim 38, wherein the plating is performed by electroplating, and a step of applying a positive current and a step of applying a negative current are alternately repeated. A method for manufacturing a semiconductor device.
法において、 前記めっき法で電極材料層を形成した後、熱処理を行う
ことを特徴とする半導体装置の製造方法。45. The method of manufacturing a semiconductor device according to claim 38, wherein a heat treatment is performed after forming the electrode material layer by the plating method.
法において、 前記熱処理は窒素雰囲気中もしくは不活性ガス雰囲気中
で行うことを特徴とする半導体装置の製造方法。46. The method of manufacturing a semiconductor device according to claim 45, wherein the heat treatment is performed in a nitrogen atmosphere or an inert gas atmosphere.
法において、 前記絶縁膜に前記凹部を形成した後で前記めっきマスク
層を形成する前に、前記凹部表面および前記絶縁膜表面
に電極下地膜を形成する工程と、 前記めっきマスク層に開口部を形成する工程では、該開
口部の底部側における前記凹部の底部に前記電極下地膜
を露出させ、 前記めっきマスク層を除去した後に、前記電極材料層を
マスクにして前記電極下地膜の表出している部分を除去
するを備えたことを特徴とする半導体装置の製造方法。47. The method of manufacturing a semiconductor device according to claim 38, wherein after forming the recess in the insulating film and before forming the plating mask layer, an electrode base film is formed on the surface of the recess and the surface of the insulating film. Forming an opening in the plating mask layer, exposing the electrode base film to the bottom of the recess on the bottom side of the opening, removing the plating mask layer, and then removing the electrode. A method for manufacturing a semiconductor device, comprising: removing an exposed portion of the electrode base film using a material layer as a mask.
法において、 前記電極下地膜を、 Ｉｒx Ｐｔy Ｐｄz Ｒｈu Ｒｕv 〔化学式中、０≦ｘ≦１００、０≦ｙ≦１００、０≦ｚ
≦１００、０≦ｕ≦１００、０≦ｖ≦１００、かつｘ＋
ｙ＋ｚ＋ｕ＋ｖ＝１００であり、ｘ，ｙ，ｚ，ｕ，ｖは
組成を原子％で表す〕なる化学式で表される物質で形成
することを特徴とする半導体装置の製造方法。In 48. The method according to claim 47, wherein the electrode base film in Ir x Pt y Pd z Rh u Ru v [Formula, 0 ≦ x ≦ 100,0 ≦ y ≦ 100,0 ≤z
≦ 100, 0 ≦ u ≦ 100, 0 ≦ v ≦ 100, and x +
y + z + u + v = 100, and x, y, z, u, and v are compositions represented by atomic%].
法において、 前記電極下地膜を、 Ｉｒa Ｐｔb Ｐｄc Ｒｈd Ｒｕe Ｏf 〔化学式中、０≦ａ≦１００、０≦ｂ≦１００、０≦ｃ
≦１００、０≦ｄ≦１００、０≦ｅ≦１００、０≦ｆ≦
７０、かつａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＝１００であり、
ａ，ｂ，ｃ，ｄ，ｅ，ｆは組成を原子％で表す〕なる化
学式で表される物質で形成することを特徴とする半導体
装置の製造方法。11. 49. A method according to claim 47, wherein said electrode base film, Ir a Pt b Pd c Rh d Ru e in O f [Formula, 0 ≦ a ≦ 100,0 ≦ b ≦ 100 , 0 ≦ c
≦ 100, 0 ≦ d ≦ 100, 0 ≦ e ≦ 100, 0 ≦ f ≦
70, and a + b + c + d + e + f = 100,
a, b, c, d, e, and f represent compositions in atomic%].
法において、 前記導電体部を、トランジスタ上に形成されたプラグ電
極に電気的に接続された状態に形成することを特徴とす
る半導体装置の製造方法。50. The method of manufacturing a semiconductor device according to claim 19, wherein the conductor portion is formed so as to be electrically connected to a plug electrode formed on the transistor. Production method.
法において、 前記プラグ電極と前記導電体部との間に、 界面酸化防止膜を形成するを備えていることを特徴とす
る半導体装置の製造方法。51. The method of manufacturing a semiconductor device according to claim 50, further comprising forming an interfacial oxidation preventing film between said plug electrode and said conductor. Method.
法において、 前記電極上に強誘電体または高誘電体からなるキャパシ
タ誘電体膜を形成することを特徴とする半導体装置の製
造方法。52. The method of manufacturing a semiconductor device according to claim 38, wherein a capacitor dielectric film made of a ferroelectric or a high dielectric is formed on the electrode.
法において、 前記強誘電体をビスマス層状構造ペロブスカイト型の強
誘電体で形成することを特徴とする半導体装置の製造方
法。53. The method of manufacturing a semiconductor device according to claim 52, wherein the ferroelectric is formed of a bismuth layered structure perovskite ferroelectric.
法において、 前記強誘電体を、 Ｂｉx （Ｓｒa Ｃａb Ｂc ）y （Ｔａu Ｎｂv Ｔｉw ）
2.0 Ｏz 〔化学式中のｘ、ｙ、ｚ、ｕ、ｖ、ｗ、ａ、ｂ、ｃは、 １．７≦ｘ≦２．６、０．６≦ｙ≦１．２、ｚ＝９±
ｄ、かつ０≦ｄ≦１．０であり、 ０≦ａ≦１．０、０≦ｂ≦１．０、０≦ｃ≦１．０、か
つａ＋ｂ＋ｃ＝１．０であり、 ０≦ｕ≦１．０、０≦ｖ≦１．０、０≦ｗ≦０．５、か
つｕ＋ｖ＋ｗ＝１．０〕なる化学式で表される物質で主
たる結晶層が構成されているもので形成することを特徴
とする半導体装置の製造方法。In 54. The method according to claim 53, wherein the ferroelectric, Bi x (Sr a Ca b B c) y (Ta u Nb v Ti w)
2.0 O z [x, y, z, u, v, w, a, b, c in the chemical formula are 1.7 ≦ x ≦ 2.6, 0.6 ≦ y ≦ 1.2, z = 9 ±
d and 0 ≦ d ≦ 1.0, 0 ≦ a ≦ 1.0, 0 ≦ b ≦ 1.0, 0 ≦ c ≦ 1.0, and a + b + c = 1.0, and 0 ≦ u ≦ 1.0, 0 ≦ v ≦ 1.0, 0 ≦ w ≦ 0.5, and u + v + w = 1.0], wherein the main crystal layer is formed of a substance represented by the chemical formula: Manufacturing method of a semiconductor device.
法において、 前記強誘電体を、 Ｐｂx Ｎｂy （Ｚｒz Ｔｉ(1-z) ）1.0 Ｏ3 〔化学式中のｘ、ｙ、ｚは、 ０．８≦ｘ≦１．１、０≦ｙ≦０．３、０．１≦ｚ≦
０．７、かつ０．９≦ｘ＋ｙ≦１．２〕なる化学式で表
される物質で形成することを特徴とする半導体装置の製
造方法。In 55. The method according to claim 52, wherein the ferroelectric, Pb x Nb y (Zr z Ti (1-z)) 1.0 O 3 [x in the chemical formula, y, z is , 0.8 ≦ x ≦ 1.1, 0 ≦ y ≦ 0.3, 0.1 ≦ z ≦
0.7, and 0.9 ≦ x + y ≦ 1.2].
法において、 前記高誘電体を （Ｂａx Ｓｒ(1-x) ）y Ｔｉ1.0 Ｏ3 〔化学式中のｘ、ｙは、 ０≦ｘ≦１．０、０．９≦ｙ≦１．１〕なる化学式で表
される物質で形成することを特徴とする半導体装置の製
造方法。56. The method of manufacturing a semiconductor device according to claim 52, wherein said high dielectric (Ba x Sr (1-x )) y Ti 1.0 O 3 [x in the chemical formula, y is, 0 ≦ x ≦ 1.0, 0.9.ltoreq.y.ltoreq.1.1].
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066336A JPH11265984A (en) | 1998-03-17 | 1998-03-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066336A JPH11265984A (en) | 1998-03-17 | 1998-03-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265984A true JPH11265984A (en) | 1999-09-28 |
Family
ID=13312921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066336A Pending JPH11265984A (en) | 1998-03-17 | 1998-03-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265984A (en) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127264A (en) * | 1999-10-29 | 2001-05-11 | Toshiba Corp | Ferroelectrics capacitor, manufacturing method therefor, and ferroelectrics memory |
| JP2002026145A (en) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | Semiconductor element having plug coming into contact with capacitor electrode and its manufacturing method |
| JP2002043440A (en) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | Semiconductor memory and its manufacturing method |
| KR100326810B1 (en) * | 1999-12-31 | 2002-03-04 | 박종섭 | Method for manufacturing capacitor |
| KR100331570B1 (en) * | 2000-06-13 | 2002-04-06 | 윤종용 | Method for manufacturing capacitor of semiconductor memory device using electroplating method |
| KR100346833B1 (en) * | 1999-10-14 | 2002-08-03 | 삼성전자 주식회사 | Method for manufacturing capacitor of semiconductor memory device using electroplating method |
| JP2002280523A (en) * | 2001-03-16 | 2002-09-27 | Nec Corp | Semiconductor memory and its manufacturing method |
| KR20030003332A (en) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in ferroelectric semiconductor device |
| US6831323B2 (en) | 2002-03-28 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100501595B1 (en) * | 2000-11-15 | 2005-07-14 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100504943B1 (en) * | 2000-11-15 | 2005-08-03 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100646947B1 (en) * | 2000-06-29 | 2006-11-17 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100676534B1 (en) * | 2000-06-28 | 2007-01-30 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| JP2007221161A (en) * | 2000-01-21 | 2007-08-30 | Lucent Technol Inc | Capacitor used in semiconductor device, and production method thereof |
| JP2008085350A (en) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | Semiconductor integrated circuit device manufacturing method and semiconductor integrated circuit device |
-
1998
- 1998-03-17 JP JP10066336A patent/JPH11265984A/en active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346833B1 (en) * | 1999-10-14 | 2002-08-03 | 삼성전자 주식회사 | Method for manufacturing capacitor of semiconductor memory device using electroplating method |
| JP2001127264A (en) * | 1999-10-29 | 2001-05-11 | Toshiba Corp | Ferroelectrics capacitor, manufacturing method therefor, and ferroelectrics memory |
| KR100326810B1 (en) * | 1999-12-31 | 2002-03-04 | 박종섭 | Method for manufacturing capacitor |
| JP2007221161A (en) * | 2000-01-21 | 2007-08-30 | Lucent Technol Inc | Capacitor used in semiconductor device, and production method thereof |
| KR100331570B1 (en) * | 2000-06-13 | 2002-04-06 | 윤종용 | Method for manufacturing capacitor of semiconductor memory device using electroplating method |
| JP2002026145A (en) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | Semiconductor element having plug coming into contact with capacitor electrode and its manufacturing method |
| KR100676534B1 (en) * | 2000-06-28 | 2007-01-30 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100646947B1 (en) * | 2000-06-29 | 2006-11-17 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| JP2002043440A (en) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | Semiconductor memory and its manufacturing method |
| KR100501595B1 (en) * | 2000-11-15 | 2005-07-14 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100504943B1 (en) * | 2000-11-15 | 2005-08-03 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| JP2002280523A (en) * | 2001-03-16 | 2002-09-27 | Nec Corp | Semiconductor memory and its manufacturing method |
| KR20030003332A (en) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in ferroelectric semiconductor device |
| US6831323B2 (en) | 2002-03-28 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008085350A (en) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | Semiconductor integrated circuit device manufacturing method and semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6846711B2 (en) | Method of making a metal oxide capacitor, including a barrier film | |
| JP3655113B2 (en) | Manufacturing method of semiconductor memory device | |
| KR100718267B1 (en) | Ferroelectric structure, Method of forming the ferroelectric structure, Semiconductor device having the ferroelectric structure and Method of manufacturing the semiconductor device | |
| US7244982B2 (en) | Semiconductor device using a conductive film and method of manufacturing the same | |
| JP5047250B2 (en) | Manufacturing method of semiconductor device | |
| JP4874456B2 (en) | Triple metal wiring One transistor / one capacitor and manufacturing method thereof | |
| JP3936530B2 (en) | Method for manufacturing capacitor of semiconductor memory element using electroplating method | |
| EP0872880A2 (en) | Method for forming a platinum group metal layer for a capacitor | |
| JP4946287B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11265984A (en) | Manufacture of semiconductor device | |
| US7045071B2 (en) | Method for fabricating ferroelectric random access memory device | |
| KR100406549B1 (en) | Method for fabricating capacitor having zirconium oxide | |
| US6268258B1 (en) | Method for fabricating capacitor in semiconductor device | |
| CN101299429A (en) | Semiconductor device and method for fabricating the same | |
| JP3958229B2 (en) | Manufacturing method of component and component having metal layer and insulating layer | |
| JP3598068B2 (en) | Method for manufacturing semiconductor device | |
| JP4331442B2 (en) | Ferroelectric capacitor, method of manufacturing the same, and ferroelectric memory | |
| KR100346833B1 (en) | Method for manufacturing capacitor of semiconductor memory device using electroplating method | |
| JP4223248B2 (en) | Dielectric film forming method for semiconductor device | |
| JP2003133440A (en) | Manufacturing method of capacitor | |
| US7042034B2 (en) | Capacitor | |
| JPH09199445A (en) | Manufacture of semiconductor device | |
| US6495415B2 (en) | Method for fabricating a patterned layer | |
| JP4567167B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100415539B1 (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050801 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090630 |