KR100502899B1 - Driving apparatus of plasma display panel - Google Patents

Abstract

플라즈마 디스플레이 패널의 리셋 기간에서 하강 파형을 생성하는 경우에 하강 파형의 후반부에서는 패널의 전압이 하강하는 속도가 느려질 수 있다. 본 발명에서는 패널의 전압이 일정 전압이 되었을 때 패널의 전압을 더 빨리 감소시킬 수 있는 방전 경로를 추가로 형성한다. 이와 같이 하면, 주어진 시간 내에서 패널 전압을 목표 전압까지 감소시킬 수 있다. When the falling waveform is generated in the reset period of the plasma display panel, the rate at which the voltage of the panel falls is slow in the second half of the falling waveform. The present invention further forms a discharge path that can reduce the voltage of the panel more quickly when the voltage of the panel becomes a constant voltage. In this way, the panel voltage can be reduced to the target voltage within a given time.

Description

플라즈마 디스플레이 패널의 구동 장치{DRIVING APPARATUS OF PLASMA DISPLAY PANEL}Driving device of plasma display panel {DRIVING APPARATUS OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 장치에 관한 것이다. The present invention relates to a driving device of a plasma display panel (PDP).

플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 디스플레이 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.A plasma display panel is a flat panel display device that displays characters or images using plasma generated by gas discharge, and tens to millions or more of pixels are arranged in a matrix form according to their size. The plasma display panel is classified into a direct current type (DC type) and an alternating current type (AC type) according to the shape of the driving voltage waveform applied and the structure of the discharge cell.

일반적으로 교류형 플라즈마 디스플레이 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간 및 서스테인 기간으로 이루어진다. In general, a driving method of an AC plasma display panel includes a reset period, an addressing period, and a sustain period, which is expressed as a change in time.

리셋 기간은 이전의 서스테인 방전에 의해 형성된 벽전하 상태를 소거하고, 다음의 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이다. 어드레싱 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 서스테인 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간으로, 서스테인 기간이 되면 주사 전극과 유지 전극에 서스테인 펄스가 교대로 인가되어 서스테인 방전이 행하여져 영상이 표시된다.The reset period is a period of erasing the wall charge state formed by the previous sustain discharge and initializing the state of each cell in order to allow the next addressing operation to be performed smoothly. The addressing period is a period in which a wall charge is accumulated in a cell (addressed cell) that is turned on by selecting a cell that is turned on and a cell that is not turned on in the panel. The sustain period is a period in which discharge for actually displaying an image is performed on the addressed cells. When the sustain period is reached, sustain pulses are alternately applied to the scan electrode and the sustain electrode to perform sustain discharge, thereby displaying an image.

종래에는 리셋 기간에서 벽 전하를 설정하기 위해 주사 전극에 천천히 상승하는 상승 램프 파형을 인가한 후에 천천히 하강하는 하강 램프 파형을 인가하였다. 그런데 주사 전극과 유지 전극으로 정의되는 방전 셀은 용량성 부하(이하, "패널 커패시터"라 함)로 작용하기 때문에, 도 1에 나타낸 RC 회로를 사용하여 하강 램프 파형 대신에 곡선 형태로 하강하는 파형을 사용할 수 있다. Conventionally, a slowly rising ramp waveform is applied to the scan electrode to set the wall charge in the reset period, followed by a slowly falling ramp waveform. However, since the discharge cells defined as scan electrodes and sustain electrodes act as capacitive loads (hereinafter referred to as "panel capacitors"), waveforms that fall in a curved shape instead of falling ramp waveforms using the RC circuit shown in FIG. Can be used.

도 1을 보면, 패널 커패시터(Cp)의 제1단에는 저항(R1)이 연결되어 있으며, 패널 커패시터(Cp)의 제2단은 접지단(0)에 연결되어 있다. 그리고 저항(R1)과 접지단(0) 사이에는 트랜지스터(M1)가 연결되어 있으며, 트랜지스터(M1)의 게이트에는 저항(R2)을 거쳐 제어 신호 전압원(Vg)이 연결되어 있다. 제어 신호 전압원(Vg)에 의해 트랜지스터(M1)가 턴온되는 경우에 패널 커패시터(Cp), 저항(R1), 트랜지스터(M1) 및 접지단(0)으로 RC 회로가 형성된다. 패널 커패시터(Cp)에 V₀ 전압이 충전되어 있는 경우에 패널 커패시터(C_p)의 단자 전압(V_p)은 수학식 1과 같이 감소하게 된다.1, a resistor R1 is connected to a first end of a panel capacitor Cp, and a second end of the panel capacitor Cp is connected to a ground terminal 0. The transistor M1 is connected between the resistor R1 and the ground terminal 0, and the control signal voltage source Vg is connected to the gate of the transistor M1 through the resistor R2. When the transistor M1 is turned on by the control signal voltage source Vg, an RC circuit is formed of the panel capacitor Cp, the resistor R1, the transistor M1, and the ground terminal 0. When the V ₀ voltage is charged in the panel capacitor Cp, the terminal voltage V _p of the panel capacitor C _p decreases as shown in Equation 1 below.

여기서 R₁은 저항(R1)의 저항값이며 C_p는 패널 커패시터(C_p)의 커패시턴스이다.Where R ₁ is the resistance of resistor R1 and C _p is the capacitance of panel capacitor C _p .

이때, 도 2를 보면 패널 커패시터(Cp)의 단자 전압(V_p)이 일정 전압까지 감소한 이후에는 전압(V_p)이 감소하는 기울기가 줄어드는 것을 알 수 있다. 즉, 주어진 시간 내에 패널 커패시터(Cp)의 단자 전압(V_p)을 목표 전압까지 줄일 수 없는 경우가 있다. 특히, 플라즈마 디스플레이 패널의 구동 방식상 리셋 기간에 할당될 수 있는 시간은 제한되어 있으므로, 종래의 RC 파형으로는 할당된 시간 내에 패널 커패시터(Cp)의 전압(V_p)을 목표 전압까지 감소시키기 어렵다는 문제점이 있다.In this case, referring to FIG. 2, it can be seen that after the terminal voltage V _p of the panel capacitor Cp decreases to a predetermined voltage, the slope of decreasing the voltage V _p decreases. That is, in some cases, the terminal voltage V _p of the panel capacitor Cp cannot be reduced to the target voltage within a given time. In particular, since the time that can be allocated to the reset period is limited due to the driving method of the plasma display panel, it is difficult to reduce the voltage V _p of the panel capacitor Cp to the target voltage within the allocated time using the conventional RC waveform. There is a problem.

그리고 하강 파형을 인가하는 경우에는 벽 전하의 제어 정밀도가 하강하는 기울기에 강하게 의존하기 때문에 기울기를 크게 할 수 없으며, 이에 따라 정해진 시간 내에서 벽 전하를 정밀하게 제어할 수 없다는 문제점이 있다. In addition, when the falling waveform is applied, the slope cannot be increased because the control accuracy of the wall charge is strongly dependent on the falling slope, and thus there is a problem that the wall charge cannot be precisely controlled within a predetermined time.

본 발명이 이루고자 하는 기술적 과제는 주어진 시간 내에서 벽 전하를 정밀하게 제어할 수 있는 플라즈마 디스플레이 패널의 구동 장치를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a driving apparatus for a plasma display panel capable of precisely controlling wall charges within a given time.

이러한 과제를 해결하기 위해, 본 발명에 따르면 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. In order to solve this problem, the present invention provides an apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes.

본 발명의 한 실시예에 따른 구동 장치는, 제1 트랜지스터가 형성되어 있으며 트랜지스터가 턴온될 때 용량성 부하에 충전된 전압을 변경시키는 제1 경로, 그리고 제1 경로에 전기적으로 연결되어 있으며 용량성 부하의 전압이 소정 전압이 되는 경우에 용량성 부하의 충전된 전압을 변경시키는 제2 경로를 포함한다. According to an embodiment of the present invention, a driving device includes a first path in which a first transistor is formed and which changes a voltage charged in a capacitive load when the transistor is turned on, and is electrically connected to the first path and is capacitive. And a second path for changing the charged voltage of the capacitive load when the voltage of the load becomes a predetermined voltage.

이때, 제1 경로는 용량성 부하와 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되며, 제1 경로는 제1 저항을 더 포함할 수 있다. 또한 제2 경로는 용량성 부하와 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되며, 제2 경로는 용량성 부하가 소정 전압이 되는 경우에 턴온되는 제2 트랜지스터, 그리고 제2 저항을 더 포함할 수 있다. In this case, the first path may be electrically connected between the capacitive load and the first power supply for supplying the first voltage, and the first path may further include a first resistor. In addition, the second path is electrically connected between the capacitive load and the second power supply for supplying the second voltage, and the second path includes a second transistor turned on when the capacitive load reaches a predetermined voltage, and a second resistor. It may further include.

그리고 한 실시예에 따른 구동 장치는 용량성 부하와 제2 트랜지스터 사이에 전기적으로 연결되어 용량성 부하가 소정 전압이 되는 경우에 턴온되는 제3 트랜지스터를 더 포함할 수 있다. 이때, 제2 트랜지스터는 제3 트랜지스터가 턴온되어 제3 트랜지스터를 통하여 공급되는 전류에 의해 턴온된다. The driving apparatus according to an embodiment may further include a third transistor electrically connected between the capacitive load and the second transistor to be turned on when the capacitive load becomes a predetermined voltage. At this time, the second transistor is turned on by a current supplied through the third transistor by turning on the third transistor.

본 발명의 다른 실시예에 따른 구동 장치는, 용량성 부하의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 트랜지스터, 제1 전극, 제1 트랜지스터 및 제1 전원으로 이루어지는 경로에 형성되는 제1 저항, 그리고 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 제1 주 단자와 제2 주 단자가 각각 전기적으로 연결되는 제2 트랜지스터를 포함한다. 이때, 제1 전극의 전압이 소정 전압이 되는 경우에 제2 트랜지스터가 턴온된다. According to another exemplary embodiment of the present invention, a driving device includes a first transistor, a first electrode, a first transistor, and a first power supply electrically connected between a first electrode of a capacitive load and a first power supply for supplying a first voltage. And a second transistor having a first resistor and a second main terminal electrically connected between the first resistor and a second power supply for supplying the second electrode and the first electrode. At this time, when the voltage of the first electrode becomes a predetermined voltage, the second transistor is turned on.

본 발명의 또다른 실시예에 따른 구동 장치는, 용량성 부하의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 트랜지스터, 제1 전극, 제1 트랜지스터 및 제1 전원으로 이루어지는 경로에 형성되는 커패시터, 제1 트랜지스터의 제어 단자에 제어 신호를 공급하는 제어 전압 공급원, 그리고 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 제1 주 단자와 제2 주 단자가 각각 전기적으로 연결되는 제2 트랜지스터를 포함한다. 이때, 커패시터의 전압과 제어 신호의 전압에 의해 제1 트랜지스터의 상태가 결정되며, 제1 전극의 전압이 소정 전압이 되는 경우에 제2 트랜지스터가 턴온된다. In accordance with still another aspect of the present invention, a driving apparatus includes a first transistor, a first electrode, a first transistor, and a first electrode electrically connected between a first electrode of a capacitive load and a first power supply for supplying a first voltage. A first main terminal and a second main terminal between a capacitor formed in a path made of a power source, a control voltage supply source for supplying a control signal to the control terminal of the first transistor, and a second power source for supplying the first electrode and the second voltage; Each includes a second transistor electrically connected thereto. At this time, the state of the first transistor is determined by the voltage of the capacitor and the voltage of the control signal, and the second transistor is turned on when the voltage of the first electrode becomes a predetermined voltage.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification. When a part is connected to another part, this includes not only a directly connected part but also a case where another part is connected in between.

이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a driving apparatus of a plasma display panel according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다. 3 is a schematic diagram of a plasma display panel according to an embodiment of the present invention.

도 3에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 플라즈마 패널(100), 제어부(200), 어드레스 구동부(300), 유지 전극 구동부(이하 'X 전극 구동부'라 함)(400) 및 주사 전극 구동부(이하 'Y 전극 구동부'라 함)(500)를 포함한다. As shown in FIG. 3, the plasma display panel according to an exemplary embodiment of the present invention includes a plasma panel 100, a controller 200, an address driver 300, and a sustain electrode driver (hereinafter referred to as an “X electrode driver”) 400. ) And a scan electrode driver (hereinafter referred to as a 'Y electrode driver') 500.

플라즈마 패널(100)은 열 방향으로 배열되어 있는 복수의 어드레스 전극(A1-Am), 그리고 행 방향으로 배열되어 있는 복수의 유지 전극(이하 'X 전극'이라 함)(X1-Xn) 및 주사 전극(이하 'Y 전극'이라 함)(Y1-Yn)을 포함한다. X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 패널(100)은 X 및 Y 전극(X1-Xn, Y1-Yn)이 배열된 유리 기판(도시하지 않음)과 어드레스 전극(A1-Am)이 배열된 유리 기판(도시하지 않음)으로 이루어진다. 두 유리 기판은 Y 전극(Y1-Yn)과 어드레스 전극(A1-Am) 및 X 전극(X1-Xn)과 어드레스 전극(A1-Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다.The plasma panel 100 includes a plurality of address electrodes A1-Am arranged in the column direction, a plurality of sustain electrodes (hereinafter referred to as 'X electrodes') (X1-Xn) and scan electrodes arranged in the row direction. (Hereinafter referred to as 'Y electrode') (Y1-Yn). The X electrodes X1-Xn are formed corresponding to the respective Y electrodes Y1-Yn, and generally have one end connected in common to each other. The plasma panel 100 includes a glass substrate (not shown) on which the X and Y electrodes X1-Xn and Y1-Yn are arranged, and a glass substrate (not shown) on which the address electrodes A1-Am are arranged. . The two glass substrates are disposed to face each other with the discharge space therebetween so that the Y electrodes Y1-Yn and the address electrodes A1-Am and the X electrodes X1-Xn and the address electrodes A1-Am are orthogonal to each other. At this time, the discharge space at the intersection of the address electrodes A1-Am and the X and Y electrodes X1-Xn and Y1-Yn forms a discharge cell.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간, 서스테인 기간으로 이루어진다. The controller 200 receives an image signal from the outside and outputs an address driving control signal, an X electrode driving control signal, and a Y electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield includes a reset period, an addressing period, and a sustain period.

어드레스 구동부(300)는 제어부(200)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극(A1-Am)에 인가한다. X 전극 구동부(400)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극(X1-Xn)에 구동 전압을 인가하고, Y 전극 구동부(500)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극(Y1-Yn)에 구동 전압을 인가한다. The address driver 300 receives an address drive control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode A1-Am. The X electrode driver 400 receives the X electrode driving control signal from the controller 200 to apply a driving voltage to the X electrodes X1 to Xn, and the Y electrode driver 500 controls the Y electrode driving from the controller 200. The signal is received and a driving voltage is applied to the Y electrodes Y1-Yn.

아래에서는 도 4를 참조하여 각 서브필드에서 어드레스 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 인가되는 구동 파형에 대하여 설명한다. 그리고 아래에서는 하나의 어드레스 전극, X 전극 및 Y 전극에 의해 형성되는 방전 셀을 기준으로 설명을 한다. Hereinafter, a driving waveform applied to the address electrodes A1-Am, the X electrodes X1-Xn, and the Y electrodes Y1-Yn in each subfield will be described with reference to FIG. 4. The following description will be made based on the discharge cells formed by one address electrode, the X electrode, and the Y electrode.

도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 4 is a driving waveform diagram of a plasma display panel according to an exemplary embodiment of the present invention.

도 4를 보면, 하나의 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 서스테인 기간(Ps)으로 이루어지며, 리셋 기간(Pr)은 소거 기간(Pr1), 상승 기간(Pr2) 및 하강 기간(Pr3)을 포함한다. Referring to FIG. 4, one subfield includes a reset period Pr, an address period Pa, and a sustain period Ps, and the reset period Pr includes an erase period Pr1, a rising period Pr2, and a falling period. Period Pr3.

일반적으로 서스테인 기간에서 마지막 서스테인 방전이 끝나고 나면, X 전극에는 (+) 전하, Y 전극에는 (-) 전하가 형성되게 된다. 그래서 리셋 기간(Pr)의 소거 기간(Pr1)에서는 서스테인 기간이 끝난 후에 Y 전극을 기준 전압으로 유지한 상태에서 X 전극에 기준 전압에서 Ve 전압까지 상승하는 램프 파형을 인가한다. 이때, 본 발명의 실시예에서는 기준 전압을 0V로 가정한다. 그러면 X 전극과 Y 전극에 쌓였던 전하들이 점점 소거된다. In general, after the last sustain discharge in the sustain period, a positive charge is formed at the X electrode and a negative charge at the Y electrode. Therefore, in the erase period Pr1 of the reset period Pr, a ramp waveform rising from the reference voltage to the Ve voltage is applied to the X electrode while the Y electrode is maintained at the reference voltage after the sustain period is over. At this time, in the embodiment of the present invention, it is assumed that the reference voltage is 0V. Then, the charges accumulated on the X electrode and the Y electrode are gradually erased.

다음, 리셋 기간(Pr)의 상승 기간(Pr2)에서는 X 전극을 0V로 유지한 상태에서 Y 전극에 Vs 전압에서 Vset 전압까지 점진적으로 상승하는 상승 파형을 인가한다. 그러면 Y 전극으로부터 어드레스 전극 및 X 전극으로 각각 미약한 리셋 방전이 일어나서, Y 전극에 (-) 전하가 쌓이고 어드레스 전극 및 X 전극에 (+) 전하가 쌓인다. Next, in the rising period Pr2 of the reset period Pr, a rising waveform that gradually rises from the Vs voltage to the Vset voltage is applied to the Y electrode while the X electrode is kept at 0V. Then, a weak reset discharge occurs from the Y electrode to the address electrode and the X electrode, respectively, so that negative charges accumulate on the Y electrode and positive charges accumulate on the address electrode and the X electrode.

그리고 리셋 기간(Pr)의 하강 기간(Pr3)에서는 X 전극을 Ve 전압으로 유지시킨 상태에서 Y 전극에 Vs 전압에서 기준 전압까지 점진적으로 하강하는 하강 파형을 인가한다. 그러면 Y 전극과 어드레스 전극 및 X 전극 사이에서 다시 미약한 리셋 방전이 일어나서, Y 전극에 쌓인 (-) 전하가 소거되고 어드레스 전극 및 X 전극에 쌓인 (+) 전하가 소거된다. In the falling period Pr3 of the reset period Pr, a falling waveform that gradually falls from the Vs voltage to the reference voltage is applied to the Y electrode while the X electrode is maintained at the Ve voltage. Then, a weak reset discharge occurs again between the Y electrode, the address electrode, and the X electrode, so that the negative charge accumulated on the Y electrode is erased, and the positive charge accumulated on the address electrode and the X electrode is erased.

다음, 어드레스 기간(Pa)에서는 Y 전극에 순차적으로 0V 전압을 인가하면서 선택하고자 하는 방전 셀의 어드레스 전극에 양의 전압을 인가하여 어드레싱을 한다. 그리고 서스테인 기간(Ps)에서는 Y 전극과 X 전극에 Vs 전압을 인가하여 어드레스 기간(Pa)에서 어드레싱된 방전 셀을 방전시킨다. Next, in the address period Pa, while applying a 0V voltage to the Y electrode sequentially, a positive voltage is applied to the address electrode of the discharge cell to be selected and addressed. In the sustain period Ps, a voltage Vs is applied to the Y electrode and the X electrode to discharge the discharge cells addressed in the address period Pa.

이때, 하강 기간(Pr3)에서 Y 전극에 인가되는 하강 파형을 생성하기 위해 도 5에 나타낸 구동 회로를 사용할 수 있다. 이러한 구동 회로는 도 4의 구동 파형에서는 Y 전극에 연결되는 Y 전극 구동부(500)에 형성될 수 있다. In this case, the driving circuit shown in FIG. 5 may be used to generate a falling waveform applied to the Y electrode in the falling period Pr3. Such a driving circuit may be formed in the Y electrode driver 500 connected to the Y electrode in the driving waveform of FIG. 4.

도 5는 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이며, 도 6은 도 5의 구동 회로에 의한 패널 커패시터의 전압을 나타내는 도면이다. 도 5의 패널 커패시터(Cp)는 앞에서 설명한 바와 같이 Y 전극과 X 전극 사이에 형성되는 용량성 부하이다. 그리고 설명의 편의상 패널 커패시터(Cp)의 X 전극에는 접지 전압이 인가되어 있는 것으로 하고, 패널 커패시터(Cp)는 일정 전압으로 충전되어 있는 것으로 가정한다. FIG. 5 is a schematic circuit diagram of a driving circuit according to a first embodiment of the present invention, and FIG. 6 is a diagram illustrating a voltage of a panel capacitor by the driving circuit of FIG. 5. The panel capacitor Cp of FIG. 5 is a capacitive load formed between the Y electrode and the X electrode as described above. For convenience of explanation, it is assumed that the ground voltage is applied to the X electrode of the panel capacitor Cp, and the panel capacitor Cp is charged to a constant voltage.

도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 회로는, 저항(R1), 트랜지스터(M1) 및 제어 신호 전압원(Vg)으로 이루어진 도 1의 구동 회로에 낮은 저항의 RC 회로를 형성하기 위한 저저항 RC 회로부(510)가 추가되어 있다. 저저항 RC 회로부(510)는 트랜지스터(Q1, Q2) 및 저항(R2, R3, R4)을 포함한다. 도 5에서는 트랜지스터(M1)를 n채널 전계효과 트랜지스터로 도시하고 트랜지스터(Q1, Q2)를 각각 pnp 및 npn 바이폴라 트랜지스터로 도시하였지만, 트랜지스터(M1, Q1, Q2) 대신에 동일 또는 유사한 기능을 하는 다른 스위칭 소자를 사용할 수도 있다. As shown in FIG. 5, the driving circuit according to the first embodiment of the present invention uses a low resistance RC circuit in the driving circuit of FIG. 1, which is composed of a resistor R1, a transistor M1, and a control signal voltage source Vg. A low resistance RC circuit portion 510 is added to form. The low resistance RC circuit unit 510 includes transistors Q1 and Q2 and resistors R2, R3, and R4. In FIG. 5, transistor M1 is shown as an n-channel field effect transistor and transistors Q1 and Q2 are shown as pnp and npn bipolar transistors, respectively, but other functions having the same or similar functions instead of transistors M1, Q1 and Q2. It is also possible to use switching elements.

트랜지스터(M1)의 드레인(제1 주 단자)은 저항(R1)을 거쳐 패널 커패시터(Cp)의 Y 전극에 연결되고 소스(제2 주 단자)가 접지단(0)에 연결되어 있다. 도 5에서 저항(R1)은 패널 커패시터(Cp)와 트랜지스터(M1) 사이에 연결되어 있지만, 트랜지스터(M1)와 접지단(0) 사이에 연결될 수도 있다. 그리고 트랜지스터(M1)의 게이트(제어 단자)와 접지단(0) 사이에는 제어 신호 전압원(Vg)이 연결되어 있으며, 제어 신호 전압원(Vg)은 트랜지스터(M1)의 게이트에 전압을 인가하여 트랜지스터(M1)의 온/오프 동작을 제어한다. 실제 회로에서는 트랜지스터(M1)의 게이트와 제어 신호 전압원(Vg) 사이에는 저항이 더 형성될 수도 있다. A drain (first main terminal) of the transistor M1 is connected to the Y electrode of the panel capacitor Cp via a resistor R1, and a source (second main terminal) is connected to the ground terminal 0. In FIG. 5, the resistor R1 is connected between the panel capacitor Cp and the transistor M1, but may be connected between the transistor M1 and the ground terminal 0. The control signal voltage source Vg is connected between the gate (control terminal) of the transistor M1 and the ground terminal 0, and the control signal voltage source Vg applies a voltage to the gate of the transistor M1 so that the transistor ( The on / off operation of M1) is controlled. In an actual circuit, a resistor may be further formed between the gate of the transistor M1 and the control signal voltage source Vg.

그리고 패널 커패시터(Cp)의 Y 전극에는 저항(R2)을 거쳐 트랜지스터(Q1)의 베이스(제어 단자)가 연결되어 있다. 트랜지스터(Q1)의 이미터(제1 주 단자)에는 전원 전압(V_DD)을 공급하는 전원선이 연결되어 있으며, 트랜지스터(Q1)의 컬렉터(제2 주 단자)는 저항(R3)을 거쳐 트랜지스터(Q2)의 베이스(제어 단자)에 연결되어 있다. 트랜지스터(Q2)의 컬렉터(제1 주 단자)는 저항(R4)을 거쳐 패널 커패시터(Cp)의 Y 전극에 연결되어 있으며, 트랜지스터(Q2)의 이미터(제2 주 단자)는 접지단(0)에 연결되어 있다.The base (control terminal) of the transistor Q1 is connected to the Y electrode of the panel capacitor Cp via a resistor R2. A power supply line for supplying a power supply voltage V _DD is connected to the emitter (first main terminal) of the transistor Q1, and the collector (second main terminal) of the transistor Q1 passes through the resistor R3. It is connected to the base (control terminal) of (Q2). The collector (first main terminal) of transistor Q2 is connected to the Y electrode of panel capacitor Cp via resistor R4, and the emitter (second main terminal) of transistor Q2 is connected to the ground terminal (0). )

다음, 도 6을 참조하여 도 5의 구동 회로의 동작에 대해서 상세하게 설명한다. 먼저 제어 신호 전압원(Vg)에서 하이 레벨의 전압이 트랜지스터(M1)의 게이트에 인가되면 트랜지스터(M1)가 턴온된다. 그러면 패널 커패시터(Cp), 저항(R1), 트랜지스터(M1) 및 접지단(0)으로 방전 경로를 형성하는 RC 회로가 형성되어 패널 커패시터(Cp)에 충전된 전압은 방전되게 된다. 즉, 패널 커패시터(Cp)의 Y 전극에 하강하는 전압이 인가되게 된다. 그리고 패널 커패시터(Cp)의 전압(V_p)은 수학식 1과 같이 감소하게 된다.Next, the operation of the driving circuit of FIG. 5 will be described in detail with reference to FIG. 6. First, when a high level voltage is applied to the gate of the transistor M1 in the control signal voltage source Vg, the transistor M1 is turned on. Then, an RC circuit for forming a discharge path to the panel capacitor Cp, the resistor R1, the transistor M1, and the ground terminal 0 is formed, and the voltage charged in the panel capacitor Cp is discharged. In other words, a falling voltage is applied to the Y electrode of the panel capacitor Cp. In addition, the voltage V _p of the panel capacitor Cp decreases as shown in Equation 1 below.

이때, 패널 커패시터(Cp)의 전압(V_p)이 트랜지스터(M1)의 베이스 전압으로 되므로, 패널 커패시터(Cp)의 전압(V_p)이 수학식 2의 조건을 만족하게 되면 트랜지스터(Q1)는 턴온되게 된다. 그러면 전원 전압(V_DD)에 의해 트랜지스터(Q1)의 컬렉터로 전류가 흐르게 되고, 이 전류가 트랜지스터(Q2)의 베이스에 공급되어 트랜지스터(Q2)가 턴온된다.At this time, the voltage (V _p) of the panel capacitor (Cp) is because the base voltage of the transistor (M1), the voltage (V _p) of the panel capacitor (Cp) is When satisfying the condition of Equation 2, the transistor (Q1) is Will be turned on. The current flows to the collector of the transistor Q1 by the power supply voltage V _DD , and the current is supplied to the base of the transistor Q2 to turn on the transistor Q2.

여기서, V_BE는 트랜지스터(Q1)의 베이스-이미터 전압이다.Where V _BE is the base-emitter voltage of transistor Q1.

트랜지스터(Q2)가 턴온되면, 패널 커패시터(Cp)의 Y 전극과 접지단(0) 사이에 저항(R1, R4)이 실질적으로 병렬 연결된 형태로 된다. 즉, 저항(R1, R4)의 병렬 연결에 의해 RC 회로를 형성하는 저항의 크기가 수학식 3에 나타낸 것처럼 작아지게 된다. 특히, 저항(R4)의 크기가 저항(R1)의 크기보다 작다면 병렬 연결된 저항(R1, R4)의 크기는 더 작아진다. 그리고 수학식 1에서 알 수 있는 것처럼 저항의 크기가 작아지면 전압이 감소하는 기울기가 커진다. 따라서 도 6에 나타낸 것처럼 패널 커패시터(Cp)의 전압(V_p)이 (V_DD-V_BE) 전압이 된 이후에는 더 빨리 감소한다.When the transistor Q2 is turned on, the resistors R1 and R4 are substantially connected in parallel between the Y electrode of the panel capacitor Cp and the ground terminal 0. That is, the size of the resistor forming the RC circuit is reduced by the parallel connection of the resistors R1 and R4 as shown in equation (3). In particular, when the size of the resistor R4 is smaller than the size of the resistor R1, the sizes of the parallel-connected resistors R1 and R4 become smaller. As can be seen from Equation 1, the smaller the resistance, the larger the slope of decreasing the voltage. Therefore, as shown in FIG. 6, the voltage V _p of the panel capacitor Cp decreases more quickly after becoming the voltage (V _DD -V _BE ).

여기서, R₁ 및 R₄는 각각 저항(R1, R4)의 저항값이다.Here, R ₁ and R ₄ are the resistance values of the resistors R1 and R4, respectively.

이와 같이 본 발명의 제1 실시예에서는 패널 커패시터(Cp)의 전압(V_p)이 일정 전압까지 감소한 이후에 저항이 낮은 방전 경로를 통하여 패널 커패시터(Cp)의 전압을 감소시키므로, 주어진 시간 내에서 패널 커패시터(Cp)의 전압(V_p)을 목표 전압까지 감소시킬 수 있다.As described above, in the first embodiment of the present invention, after the voltage V _p of the panel capacitor Cp decreases to a predetermined voltage, the voltage of the panel capacitor Cp is reduced through a discharge path having a low resistance, and thus, within a given time. The voltage V _p of the panel capacitor Cp may be reduced to the target voltage.

그리고 본 발명의 제1 실시예에서는 낮은 저항을 가지는 RC 회로를 형성하기 위해서 바이폴라 트랜지스터(Q1, Q2)를 사용하였다. 아래에서는 바이폴라 트랜지스터(Q1, Q2) 대신에 전계효과 트랜지스터(M2, M3)를 사용한 실시예에 대해서 도 7을 참조하여 상세하게 설명한다. In the first embodiment of the present invention, bipolar transistors Q1 and Q2 are used to form an RC circuit having a low resistance. Hereinafter, an embodiment in which the field effect transistors M2 and M3 are used instead of the bipolar transistors Q1 and Q2 will be described in detail with reference to FIG. 7.

도 7은 본 발명의 제2 실시예에 따른 구동 회로의 개략적인 회로도이다. 7 is a schematic circuit diagram of a driving circuit according to a second embodiment of the present invention.

도 7을 보면, 본 발명의 제2 실시예에 따른 구동 회로의 저저항 RC 회로부(520)는 도 5의 저저항 RC 회로부(510)와 트랜지스터(M2, M3)와 저항(R5, R6)에서 차이가 있다. 자세하게 설명하면, 패널 커패시터(Cp)의 Y 전극과 접지단(0) 사이에 저항(R2, R5)이 직렬로 연결되어 있으며, 저항(R2, R5)의 접점에는 p채널 트랜지스터(M2)의 게이트(제어 단자)가 연결되어 있다. 트랜지스터(M2)의 소스(제1 주 단자)에는 전원 전압(V_DD)을 공급하는 전원선이 연결되어 있으며, 드레인(제2 주 단자)에는 n채널 트랜지스터(M3)의 게이트(제어 단자)가 연결되어 있다. 트랜지스터(M3)의 소스(제1 주 단자)는 저항(R4)을 거쳐 패널 커패시터(Cp)의 Y 전극에 연결되어 있으며, 드레인(제2 주 단자)은 접지단(0)에 연결되어 있다. 그리고 트랜지스터(M3)의 게이트와 드레인 사이에는 저항(R6)이 연결되어 있다.Referring to FIG. 7, the low resistance RC circuit unit 520 of the driving circuit according to the second embodiment of the present invention may include the low resistance RC circuit unit 510 of FIG. 5, the transistors M2 and M3, and the resistors R5 and R6. There is a difference. In detail, resistors R2 and R5 are connected in series between the Y electrode of the panel capacitor Cp and the ground terminal 0, and the gate of the p-channel transistor M2 is connected to the contacts of the resistors R2 and R5. (Control terminal) is connected. A power supply line for supplying a power supply voltage V _DD is connected to a source (first main terminal) of the transistor M2, and a gate (control terminal) of the n-channel transistor M3 is connected to a drain (second main terminal). It is connected. The source (first main terminal) of the transistor M3 is connected to the Y electrode of the panel capacitor Cp via the resistor R4, and the drain (second main terminal) is connected to the ground terminal 0. In addition, a resistor R6 is connected between the gate and the drain of the transistor M3.

이때, 제어 신호 저압원(Vg)의 하이 레벨 전압에 의해 트랜지스터(M1)가 턴온되면 패널 커패시터(Cp)에 충전된 전압은 방전되게 된다. 방전에 의해 패널 커패시터(Cp)의 전압(V_p)이 수학식 4를 만족하게 되면 트랜지스터(M2)는 턴온되게 된다. 즉, 패널 커패시터(Cp)의 전압(V_p)이 저항(R2, R5)에 의해 분압되어 트랜지스터(M2)의 게이트에 인가되며, 트랜지스터(M2)의 게이트-소스 전압이 트랜지스터(M2)의 문턱 전압(V_TH) 이하가 되면 트랜지스터(M2)가 턴온되게 된다.At this time, when the transistor M1 is turned on by the high level voltage of the control signal low voltage source Vg, the voltage charged in the panel capacitor Cp is discharged. When the voltage V _p of the panel capacitor Cp satisfies Equation 4 due to the discharge, the transistor M2 is turned on. That is, the voltage V _p of the panel capacitor Cp is divided by the resistors R2 and R5 and applied to the gate of the transistor M2, and the gate-source voltage of the transistor M2 is thresholded by the transistor M2. When the voltage V _TH is lower than or equal to, the transistor M2 is turned on.

여기서, R₂ 및 R₅는 각각 저항(R2, R5)의 저항값이다.Here, R ₂ and R ₅ are the resistance values of the resistors R2 and R5, respectively.

트랜지스터(M2)가 턴온되면, 전원 전압(V_DD)이 저항(R3, R6)에 의해 분압된 전압이 트랜지스터(M3)의 게이트에 인가되어 트랜지스터(M3)가 턴온되게 된다. 트랜지스터(M3)가 턴온되면, 패널 커패시터(Cp)의 Y 전극과 접지단(0) 사이에 저항(R1, R4)이 실질적으로 병렬 연결된 형태로 된다. 따라서 제1 실시예에서 설명한 것처럼 병렬 연결된 저항(R1, R4)에 의해 형성되는 방전 경로로 패널 커패시터(Cp)가 방전하게 되어, 패널 커패시터(Cp)의 전압(V_p)이 수학식 4를 만족한 이후에는 더 빨리 감소하게 된다.When the transistor M2 is turned on, the voltage obtained by dividing the power supply voltage V _DD by the resistors R3 and R6 is applied to the gate of the transistor M3 so that the transistor M3 is turned on. When the transistor M3 is turned on, the resistors R1 and R4 are substantially connected in parallel between the Y electrode of the panel capacitor Cp and the ground terminal 0. Therefore, as described in the first embodiment, the panel capacitor Cp is discharged by a discharge path formed by the parallel-connected resistors R1 and R4, so that the voltage V _p of the panel capacitor Cp satisfies Equation 4. After that, it will decrease faster.

이와 같이 본 발명의 제1 및 제2 실시예에서는 도 5 및 도 7의 구동 회로를 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 패널 커패시터(Cp)의 전압이 일정 전압까지 감소한 이후에 더 낮은 저항으로 방전 경로가 형성되는 다른 형태의 회로를 도 1의 회로에 추가하여 사용할 수도 있다. 또한 본 발명의 제1 및 제2 실시예에서는 리셋 기간(Pr)의 하강 기간(Pr3)을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 하강 파형을 사용하는 모든 경우에 적용할 수 있다. As described above, the first and second embodiments of the present invention have been described with reference to the driving circuits of FIGS. 5 and 7, but the present invention is not limited thereto and is lowered after the voltage of the panel capacitor Cp decreases to a predetermined voltage. Another type of circuit in which a discharge path is formed by a resistor may be used in addition to the circuit of FIG. 1. In addition, although the falling period Pr3 of the reset period Pr was demonstrated as an example in the 1st and 2nd Example of this invention, this invention is not limited to this, It is applicable to all cases using a falling waveform.

그리고 본 발명의 제1 및 제2 실시예에서는 RC 회로를 사용하여 Y 전극에 연속적인 하강 파형을 인가하였지만, 이와는 달리 Y 전극에 인가되는 하강 파형으로 플로팅과 전압 인가가 반복되는 파형을 사용할 수도 있다. 아래에서는 이러한 실시예에 대해서 도 8 내지 도 14를 참조하여 상세하게 설명한다. In the first and second embodiments of the present invention, a continuous falling waveform is applied to the Y electrode using the RC circuit. Alternatively, a waveform in which the floating and the voltage are repeated may be used as the falling waveform applied to the Y electrode. . Hereinafter, such an embodiment will be described in detail with reference to FIGS. 8 to 14.

도 8은 본 발명의 제3 실시예에 따른 구동 파형을 나타내는 도면이다. 8 is a view showing a drive waveform according to a third embodiment of the present invention.

도 8에 나타낸 바와 같이 리셋 기간(Pr)의 하강 기간(Pr3)에서 Y 전극에 인가되는 하강 파형은 일정 전압만큼 전압이 하강한 후 Y 전극이 일정 기간 플로팅되는 동작이 반복되는 형태이다. 즉, Y 전극에 인가되는 전압을 일정 전압만큼 하강시킨 후 Y 전극에 공급되는 전압을 차단하여 Y 전극을 플로팅시키는 동작이 반복된다. As shown in FIG. 8, the falling waveform applied to the Y electrode in the falling period Pr3 of the reset period Pr is a form in which the Y electrode is floated for a predetermined period after the voltage drops by a predetermined voltage. That is, the operation of floating the Y electrode by cutting off the voltage supplied to the Y electrode after lowering the voltage applied to the Y electrode by a predetermined voltage is repeated.

이러한 동작이 반복되는 중에 Y 전극에 인가되는 전압에 의해 방전 셀에서 방전이 일어나면 방전 셀 내부에 형성된 벽 전하가 지워진다. 그리고 방전이 개시된 이후에 Y 전극이 플로팅되면 방전 셀 내부에 적은 양의 벽 전하가 소멸된 경우에도 방전 셀 내부의 전압이 급격히 감소하여 방전이 소멸된다. 다시, Y 전극의 전압이 일정 전압만큼 하강하면 방전이 개시되고, 방전이 개시된 이후에 Y 전극이 플로팅되면 방전 셀 내부의 전압이 급격히 감소하여 방전이 소멸하므로 적은 양의 벽 전하가 지워진다. 즉, 벽 전하가 지워지는 양을 정밀하게 제어할 수 있다. If the discharge occurs in the discharge cell by the voltage applied to the Y electrode while this operation is repeated, the wall charges formed inside the discharge cell are erased. When the Y electrode is floated after the discharge is started, even when a small amount of wall charges are lost in the discharge cell, the voltage in the discharge cell is rapidly decreased to eliminate the discharge. Again, when the voltage of the Y electrode drops by a certain voltage, the discharge starts, and when the Y electrode floats after the discharge starts, the voltage inside the discharge cell decreases rapidly, and the discharge disappears, so that a small amount of wall charge is erased. In other words, it is possible to precisely control the amount of wall charges erased.

이와 같이 Y 전극에 하강하는 전압을 인가한 후에 플로팅시키는 동작을 반복하면, 방전 셀 내부의 벽 전하를 조금씩 지우면서 원하는 상태로 제어할 수 있다. 즉, 한번에 적은 양의 벽 전하를 지우는 동작을 반복함으로써 벽 전하를 정밀하게 소거할 수 있다. As described above, if the floating operation is repeated after applying the falling voltage to the Y electrode, the desired state can be controlled while the wall charge inside the discharge cell is erased little by little. That is, the wall charge can be precisely erased by repeating the operation of erasing a small amount of the wall charge at a time.

아래에서는 플로팅에 의한 강한 방전 소멸에 대하여 도 9a 내지 도 9d를 참조하여 상세하게 설명한다. 그리고 X 전극과 Y 전극 사이에서 방전이 일어나므로 방전 셀에서 X 전극과 Y 전극을 기준으로 설명한다. In the following, strong discharge disappearance due to floating will be described in detail with reference to FIGS. 9A to 9D. Since discharge occurs between the X electrode and the Y electrode, the discharge cell will be described based on the X electrode and the Y electrode.

도 9a는 X 전극과 Y 전극에 의해 형성되는 방전 셀을 모델링한 도면이며, 도 9b는 도 9a의 등가 회로도이다. 도 9c는 도 9a의 방전 셀에 외부 전압이 인가된 상태를 나타내는 도면이다. 도 9d는 도 9a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. 도 9a에서는 설명의 편의를 위해 초기에 Y 전극(4)과 X 전극(5)에 각각 - 및 +의 전하가 형성되어 있는 것으로 한다. 그리고 전하는 전극의 유전체층 위에 형성되지만 아래에서는 설명의 편의상 전극에 형성되는 것으로 하여 설명을 한다.FIG. 9A is a diagram of a discharge cell formed by an X electrode and a Y electrode, and FIG. 9B is an equivalent circuit diagram of FIG. 9A. 9C is a diagram illustrating a state in which an external voltage is applied to the discharge cell of FIG. 9A. FIG. 9D is a diagram illustrating a floating state when discharge occurs in the discharge cell of FIG. 9A. In FIG. 9A, the Y electrode 4 and the X electrode 5 are initially- And + It is assumed that a charge of is formed. The charge is formed on the dielectric layer of the electrode, but will be described below as being formed on the electrode for convenience of description.

도 9a에 나타낸 바와 같이, Y 전극(4)은 스위치(SW)를 통해 외부 인가 전압(V_in)에 전기적으로 연결되어 있으며, X 전극(5)은 V_e 전압에 전기적으로 연결되어 있다. 그리고 Y 전극(4) 및 X 전극(5)의 안쪽에는 각각 유전체층(2)이 형성되어 있다. 유전체층(2) 사이에는 방전 가스(도시하지 않음)가 주입되어 있으며 이 유전체층(2) 사이의 영역이 방전 공간(11)을 형성한다.As shown in FIG. 9A, the Y electrode 4 is electrically connected to an externally applied voltage V _in through a switch SW, and the X electrode 5 is electrically connected to a V _e voltage. A dielectric layer 2 is formed inside the Y electrode 4 and the X electrode 5, respectively. Discharge gas (not shown) is injected between the dielectric layers 2, and a region between the dielectric layers 2 forms a discharge space 11.

이때, Y 및 X 전극(4, 5), 유전체층(2) 및 방전 공간(11)은 용량성 부하를 형성하므로 도 9b에 도시한 바와 같이 등가적으로 패널 커패시터(Cp)로 나타낼 수 있다. 그리고 두 유전체층(2)의 유전 상수(dielectric constant)는 이라 하고, 방전 공간(11) 사이에 걸리는 전압은 V_g라 한다. 또한 두 유전체층(2)의 두께는 동일(d₁)하다고 하고, 두 유전체층(2) 사이의 거리(방전 공간의 거리)는 d₂라 한다.In this case, since the Y and X electrodes 4 and 5, the dielectric layer 2, and the discharge space 11 form a capacitive load, they may be equivalently represented by the panel capacitor Cp as shown in FIG. 9B. And the dielectric constant of the two dielectric layers 2 The voltage across the discharge space 11 is referred to as V _g . The thickness of the two dielectric layers 2 is equal (d ₁ ), and the distance (distance of the discharge space) between the two dielectric layers 2 is d ₂ .

먼저 도 9c를 참조하여, 스위치(SW)가 턴온되어 외부 전압(V_in)이 Y 전극(4)에 인가되는 시점(즉, 방전이 개시되지 않은 시점)에서의 방전 공간 내부의 전압(V_g1)을 계산한다. 이때, 외부에서 인가되는 전압에 의해 Y 전극(4)과 X 전극(5)에 각각 - 및 +만큼의 전하가 인가되는 것으로 가정한다. 가우스 법칙을 적용하면 유전체층(2) 내부의 전계(E₁)와 방전 공간(11) 내부의 전계(E₂)는 각각 수학식 5 및 6과 같이 주어진다.First, referring to FIG. 9C, the voltage V _g1 inside the discharge space at the time when the switch SW is turned on and the external voltage V _in is applied to the Y electrode 4 (that is, when the discharge is not started) is performed. Calculate At this time, the Y electrode 4 and the X electrode 5 are respectively- And + Assume that as much charge is applied. Applying the Gaussian law of the dielectric layer (2) of the internal electric field (E ₁₎ and the electric field in the discharge space (11) (E ₂₎ is given by equation (5), respectively, and 6.

여기서, 는 방전 공간 내부에서의 유전율이다.here, Is the dielectric constant inside the discharge space.

그리고 외부에 인가되는 전압(V_e-V_in)은 전계와 거리의 관계에 의해 수학식 7과 같이 되고, 수학식 6 내지 8로부터 방전 공간 내부의 전압은 수학식 8과 같이 된다.The voltage V _e -V _in applied to the outside is expressed by Equation 7 by the relationship between the electric field and the distance, and from Equations 6 to 8, the voltage inside the discharge space is expressed by Equation 8.

여기서, V_w는 방전 공간(11) 내부에서 벽 전하()에 의해 형성되는 전압으로 로 주어지며, α는 이다.Where V _w is the wall charge in the discharge space 11 ( With voltage formed by Where α is to be.

다음, 외부에서 Y 전극(4)에 인가된 전압(V_in)에 의해 Y 전극(4)과 X 전극(5) 사이에서 방전이 일어난다. 그리고 도 9d에 나타낸 바와 같이, 방전에 의해 Y 전극(4)과 X 전극(5)에 형성된 벽 전하가 만큼 소멸된 후 스위치(SW)가 턴오프되어 Y 전극(4)이 플로팅되는 것으로 한다.Next, discharge occurs between the Y electrode 4 and the X electrode 5 by the voltage V _in applied to the Y electrode 4 from the outside. And as shown in Fig. 9D, the wall charges formed on the Y electrode 4 and the X electrode 5 by discharge are It is assumed that the switch SW is turned off and then the Y electrode 4 is floated.

그러면 플로팅 상태에서는 외부로부터 유입되는 전하가 없으므로 Y 전극(4)과 X 전극(5)에 인가되어 있는 전하량도 - 및 +로 유지된다. 이때, 가우스 법칙을 적용하면 유전체층(2) 내부의 전계(E₁)와 방전 공간(11) 내부의 전계(E₂)는 각각 수학식 5 및 9와 같이 주어진다.Then, since there is no charge flowing from the outside in the floating state, the amount of charge applied to the Y electrode 4 and the X electrode 5 is- And + Is maintained. At this time, by applying the Gaussian law of the dielectric layer (2) of the internal electric field (E ₁₎ and the electric field in the discharge space (11) (E ₂₎ it is given by equation (5), respectively, and 9.

수학식 9와 수학식 8로부터 방전 공간 내부의 전압(V_g2)을 계산하면 수학식 10과 같이 된다.When the voltage V _{g2 in the} discharge space is calculated from Equations 9 and 8, Equation 10 is obtained.

수학식 10으로부터 알 수 있듯이, 스위치(SW)가 턴오프된 상태(플로팅 상태)에서는 소멸되는 벽 전하에 의해 전압 강하가 있음을 알 수 있다. 결국, 플로팅 상태에서는 벽 전하가 조금 소멸되어도 방전 공간(11) 내부의 전압이 급격히 감소하므로, 전극 사이의 전압이 방전 개시 전압 이하로 되어 방전이 급격히 소멸하는 것을 알 수 있다. As can be seen from Equation 10, it can be seen that there is a voltage drop due to the wall charge that disappears when the switch SW is turned off (floating state). As a result, in the floating state, even if the wall charges are slightly dissipated, the voltage in the discharge space 11 decreases abruptly, so that the voltage between the electrodes becomes less than or equal to the discharge start voltage.

이와 같이 본 발명의 제3 실시예에서는 리셋 기간에서 전압 인가와 플로팅을 반복하는 형태의 하강 파형을 Y 전극에 인가해서 벽 전하를 정밀하게 제어한다. 이와 같이 하면, 종래 보다 훨씬 적은 벽 전하의 소거를 통해 방전을 소멸시키기 때문에 벽 전하의 미세한 제어가 가능하다. 그리고 제3 실시예와 같이 플로팅을 이용한 리셋의 경우에는 방전의 세기를 벽 전하의 소거에 따른 전압 강하 원리를 사용하므로 리셋에 필요한 시간을 단축할 수 있다.As described above, in the third embodiment of the present invention, a falling waveform in the form of repeating voltage application and floating in the reset period is applied to the Y electrode to precisely control the wall charge. In this way, since the discharge is extinguished by eliminating the wall charge much less than before, fine control of the wall charge is possible. In the case of the reset using the floating as in the third embodiment, since the voltage drop principle according to the intensity of discharge according to the erasure of the wall charge is used, the time required for the reset can be shortened.

본 발명의 제3 실시예에서는 리셋 기간(Pr)의 하강 기간(Pr3)을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 하강 파형을 사용하여 벽 전하를 제어하는 모든 경우에 적용할 수 있다. In the third embodiment of the present invention, the falling period Pr3 of the reset period Pr has been described as an example, but the present invention is not limited thereto, and the present invention can be applied to all cases of controlling the wall charge using the falling waveform.

아래에서는 전극에 인가되는 전압을 하강시킨 후 플로팅시키는 동작을 반복할 수 있는 구동 회로에 대하여 도 10 내지 도 14를 참조하여 설명한다. 이러한 구동 회로는 도 4의 구동 파형에서는 Y 전극에 연결되는 Y 전극 구동부(500)에 형성될 수 있다. Hereinafter, a driving circuit capable of repeating an operation in which the voltage applied to the electrode is lowered and then floated will be described with reference to FIGS. 10 to 14. Such a driving circuit may be formed in the Y electrode driver 500 connected to the Y electrode in the driving waveform of FIG. 4.

도 10은 본 발명의 제3 실시예에 따른 구동 회로의 개략적인 회로도이며, 도 11은 도 10의 구동 회로에서 제어 신호의 파형도이다. 도 10에서도 패널 커패시터(Cp)의 조건은 도 5와 동일하게 가정한다. FIG. 10 is a schematic circuit diagram of a driving circuit according to a third embodiment of the present invention, and FIG. 11 is a waveform diagram of a control signal in the driving circuit of FIG. In FIG. 10, the condition of the panel capacitor Cp is assumed to be the same as in FIG. 5.

도 10에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 구동 회로는 트랜지스터(M1), 커패시터(Cd), 저항(R7), 다이오드(D1, D2) 및 제어 신호 전압원(Vg)을 포함한다. 자세하게 설명하면, 트랜지스터(M1)의 드레인은 패널 커패시터(Cp)의 Y 전극에 연결되고 소스가 커패시터(Cd)의 제1단에 연결되어 있다. 커패시터(Cd)의 제2단은 접지단(0)에 연결되어 있다. 제어 신호 전압원(Vg)은 트랜지스터(M1)의 게이트와 접지단(0) 사이에 연결되어 트랜지스터(M1)에 제어 신호(Sg)를 공급한다. As shown in FIG. 10, the driving circuit according to the third embodiment of the present invention includes a transistor M1, a capacitor Cd, a resistor R7, diodes D1 and D2, and a control signal voltage source Vg. . In detail, the drain of the transistor M1 is connected to the Y electrode of the panel capacitor Cp and the source thereof is connected to the first end of the capacitor Cd. The second end of the capacitor Cd is connected to the ground terminal 0. The control signal voltage source Vg is connected between the gate of the transistor M1 and the ground terminal 0 to supply the control signal Sg to the transistor M1.

그리고 다이오드(D1)와 저항(R7)은 커패시터(Cd)의 제1단과 제어 신호 전압원(Vg) 사이에 연결되어 커패시터(Cd)가 방전될 수 있는 방전 경로를 형성한다. 다이오드(D2)는 접지단(0)과 트랜지스터(M1)의 게이트 사이에 연결되어 트랜지스터(M1)의 게이트 전압을 클램핑한다. 또한, 도시하지는 않았지만 제어 신호 전압원(Vg)과 트랜지스터(M1) 사이에는 저항이 더 포함될 수 있으며, 트랜지스터(M1)의 게이트와 접지단(0) 사이에도 저항이 더 포함될 수 있다. The diode D1 and the resistor R7 are connected between the first end of the capacitor Cd and the control signal voltage source Vg to form a discharge path through which the capacitor Cd can be discharged. The diode D2 is connected between the ground terminal 0 and the gate of the transistor M1 to clamp the gate voltage of the transistor M1. Although not shown, a resistor may be further included between the control signal voltage source Vg and the transistor M1, and a resistor may be further included between the gate and the ground terminal 0 of the transistor M1.

다음, 도 11을 참조하여 도 10의 구동 회로의 동작에 대하여 상세하게 설명한다. 도 11은 도 10의 구동 회로의 제어 신호 전압원에서 공급되는 제어 신호를 나타내는 도면이다. 그리고 설명의 편의상 도 10의 파형에서는 방전 셀에서 방전이 일어나지 않은 것으로 가정하고 설명한다. Next, the operation of the driving circuit of FIG. 10 will be described in detail with reference to FIG. 11. FIG. 11 is a diagram illustrating a control signal supplied from a control signal voltage source of the driving circuit of FIG. 10. For convenience of explanation, the waveform of FIG. 10 assumes that no discharge occurs in the discharge cell.

도 11에 나타낸 바와 같이, 제어 신호 전압원(Vg)에서 공급되는 제어 신호(Sg)는 트랜지스터(M1)를 턴온시키기 위한 하이 레벨 전압과 트랜지스터(M1)를 턴오프시키기 위한 로우 레벨 전압을 교대로 가진다.As shown in FIG. 11, the control signal Sg supplied from the control signal voltage source Vg alternates between a high level voltage for turning on the transistor M1 and a low level voltage for turning off the transistor M1. .

먼저, 하이 레벨의 제어 신호(Sg)에 의해 트랜지스터(M1)가 턴온되면 패널 커패시터(Cp)에 축적되어 있는 전하가 커패시터(Cd)로 이동하게 된다. 즉, 패널 커패시터(Cp)에서 트랜지스터(M1)를 거쳐 커패시터(Cd)로 방전 경로가 형성된다. 커패시터(Cd)에 전하가 축적되면 커패시터(Cd)의 제1단 전압이 상승하게 되어 트랜지스터(M1)의 소스 전압이 상승하게 된다. 그런데 커패시터(Cd)의 제2단을 기준으로 할 때, 트랜지스터(M1)의 게이트 전압은 트랜지스터(M1)를 턴온할 때의 전압으로 유지되는 반면, 커패시터(Cd)의 제1단 전압이 상승하므로 트랜지스터(M1)의 소스 전압이 상대적으로 증가하게 된다. 이때, 트랜지스터(M1)의 소스 전압이 일정 전압까지 상승하게 되면, 트랜지스터(M1)의 게이트-소스 전압이 트랜지스터(M1)의 문턱 전압(V_t)보다 작아져서 트랜지스터(M1)는 턴오프된다.First, when the transistor M1 is turned on by the high level control signal Sg, the charge accumulated in the panel capacitor Cp is transferred to the capacitor Cd. That is, a discharge path is formed from the panel capacitor Cp through the transistor M1 to the capacitor Cd. When charge accumulates in the capacitor Cd, the voltage at the first stage of the capacitor Cd increases to increase the source voltage of the transistor M1. However, when referring to the second stage of the capacitor Cd, the gate voltage of the transistor M1 is maintained at the voltage when the transistor M1 is turned on, whereas the voltage at the first stage of the capacitor Cd increases. The source voltage of the transistor M1 is relatively increased. At this time, when the source voltage of the transistor M1 rises to a predetermined voltage, the gate-source voltage of the transistor M1 becomes smaller than the threshold voltage V _{t of} the transistor M1, and the transistor M1 is turned off.

즉, 제어 신호의 하이 레벨 전압과 트랜지스터(M1)의 소스 전압의 차이가 트랜지스터(M1)의 문턱 전압(V_t)보다 작아질 때 트랜지스터(M1)가 턴오프된다. 이와 같이 트랜지스터(M1)가 턴오프되면 패널 커패시터(Cp)에 공급되는 전압이 차단되므로 패널 커패시터(Cp)는 플로팅 상태로 된다. 그리고 트랜지스터(M1)가 턴오프될 때 커패시터(Cd)에 축적되는 전하량(ΔQ_i)은 수학식 11과 같이 된다. 이때, 커패시터(Cd) 의 커패시턴스(C_d)를 적절하게 설정하면 패널 커패시터(Cp)의 전압이 하강하는 기간을 제어 신호(Sg)가 하이 레벨인 기간(T_on)보다 짧게 할 수 있다. 즉, 제어 신호(Sg)의 레벨 제어로 패널 커패시터(Cp)를 플로팅시키는 것보다 빨리 플로팅시킬 수 있다. 그리고 제어 신호(Sg)가 로우 레벨로 되는 경우에도 트랜지스터(M1)는 계속 턴오프되어 있으므로 플로팅 기간을 하강 전압 인가 기간을 길게 할 수 있다.That is, when the difference between the high level voltage of the control signal and the source voltage of the transistor M1 becomes smaller than the threshold voltage V _{t of} the transistor M1, the transistor M1 is turned off. As such, when the transistor M1 is turned off, the voltage supplied to the panel capacitor Cp is cut off, and thus the panel capacitor Cp is in a floating state. When the transistor M1 is turned off, the amount of charge ΔQ _i accumulated in the capacitor Cd is expressed by Equation 11 below. At this time, if the capacitance C _d of the capacitor Cd is appropriately set, the period during which the voltage of the panel capacitor Cp falls can be shorter than the period T _on when the control signal Sg is at a high level. That is, the level control of the control signal Sg may cause the floating of the panel capacitor Cp faster than the floating of the panel capacitor Cp. In addition, even when the control signal Sg is at the low level, since the transistor M1 is continuously turned off, the floating period can be extended to extend the falling voltage application period.

여기서, V_cc는 제어 신호의 하이 레벨 전압이며 V_t는 트랜지스터(M1)의 문턱 전압이고 C_d는 커패시터(Cd)의 커패시턴스이다.Where V _cc is the high level voltage of the control signal, V _t is the threshold voltage of transistor M1 and C _d is the capacitance of capacitor Cd.

그리고 커패시터(Cd)에 축적된 전하량(ΔQ_i)만큼의 전하가 패널 커패시터(Cp)로부터 공급되었으므로, 패널 커패시터(Cp)의 전압 감소량(ΔV_pi)은 수학식 12와 같이 된다.Since the charge corresponding to the charge amount ΔQ _i stored in the capacitor Cd is supplied from the panel capacitor Cp, the voltage decrease amount ΔV _pi of the panel capacitor Cp is expressed by Equation 12.

다음, 제어 신호가 로우 레벨로 되면 커패시터(Cd)의 제1단 전압이 게이트 전압원(Vg) 전압보다 더 높으므로 커패시터(Cd), 다이오드(D1), 저항(R7) 및 게이트 전압원(Vg)의 경로를 통해 커패시터(Cd)는 방전하게 된다. 이때, 커패시터(Cd)는 (V_cc-V_t)의 전압이 충전된 상태에서 방전하게 되므로, 방전에 의해 커패시터(Cd)의 전압이 감소하는 양(ΔV_d)은 수학식 13과 같이 주어진다.Next, when the control signal goes low, the voltage at the first stage of the capacitor Cd is higher than the voltage of the gate voltage source Vg, so that the voltage of the capacitor Cd, the diode D1, the resistor R7 and the gate voltage source Vg is increased. Through the path, the capacitor Cd is discharged. At this time, since the capacitor Cd discharges while the voltage of (V _cc −V _t ) is charged, the amount ΔV _{d at} which the voltage of the capacitor Cd decreases due to discharge is given by Equation 13.

여기서, R₇은 저항(R7)의 저항값이다.Here, R ₇ is the resistance value of the resistor R7.

그리고 커패시터(Cd)에서 방전되는 전하량(ΔQ_d)은 제어 신호가 로우 레벨로 유지되는 시간(T_off)에 따라 수학식 14와 같이 되며, 커패시터(Cd)에 남아있는 전하량(Q_d)은 수학식 15와 같이 된다.The amount of charge ΔQ _d discharged from the capacitor Cd is represented by Equation 14 according to the time T _off when the control signal is maintained at the low level, and the amount of charge Q _d remaining in the capacitor Cd is (15)

다음, 제어 신호가 다시 하이 레벨로 되면 트랜지스터(M1)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 전하가 이동하게 된다. 앞에서 설명한 것처럼 커패시터(Cd)에 ΔQ_i만큼의 전하가 축적되어 있으면 트랜지스터(M1)가 턴오프되므로, 패널 커패시터(Cp)에서 ΔQ_d만큼의 전하가 다시 커패시터(Cd)로 이동하면 트랜지스터(M1)는 턴오프된다. 따라서 패널 커패시터(Cp)에서 감소하는 전압(ΔV_p)은 수학식 16과 같이 된다.Next, when the control signal becomes high again, the transistor M1 is turned on to transfer charge from the panel capacitor Cp to the capacitor Cd. As described above, when the charge of ΔQ _i is accumulated in the capacitor Cd, the transistor M1 is turned off. Therefore, when the charge of ΔQ _d is moved from the panel capacitor Cp to the capacitor Cd, the transistor M1 is turned off. Is turned off. Therefore, the voltage ΔV _p decreasing in the panel capacitor Cp is expressed by Equation 16 below.

앞에서 설명한 것처럼, 패널 커패시터(Cp)에서 ΔV_p만큼의 전압이 감소하면 커패시터(Cd)의 전압이 증가하여 트랜지스터(M1)는 턴오프된다. 그리고 제어 신호(Sg)가 로우 레벨로 되면 트랜지스터(M1)가 턴오프된 상태에서 커패시터(Cd)는 방전하게 된다. 즉, 제어 신호(Sg)의 하이 레벨에 응답하여 패널 커패시터(Cp)의 전압이 하강하고 커패시터(Cd)의 전압 상승에 따라 패널 커패시터(Cp)가 플로팅되는 동작이 계속 반복되게 된다. 따라서 전압 하강과 플로팅이 반복되는 하강 램프 전압을 전극에 인가할 수 있게 된다.As described above, when the voltage of ΔV _p decreases in the panel capacitor Cp, the voltage of the capacitor Cd increases and the transistor M1 is turned off. When the control signal Sg becomes low, the capacitor Cd is discharged while the transistor M1 is turned off. That is, in response to the high level of the control signal Sg, the voltage of the panel capacitor Cp drops and the panel capacitor Cp floats in response to the voltage rise of the capacitor Cd. Therefore, it is possible to apply the falling ramp voltage to the electrode which is repeated voltage drop and floating.

도 10의 구동 회로에서 패널 커패시터(Cp)의 전압(V_p)이 일정 전압 이하로 감소하면 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하가 줄어들어 커패시터(Cd)의 전압이 (V_cc-V_t)보다 작아진다. 그러면 트랜지스터(M1)는 커패시터(Cd)의 전압에 의해서는 턴오프되지 않아서 플로팅 기간이 짧아진다. 또한 커패시터(Cd)에 충전된 전압이 (V_cc-V_t) 전압보다 작아지면 수학식 13에 나타낸 바와 같이 커패시터(Cd)에서 방전되는 전압도 감소한다. 그러면 트랜지스터(M1)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소한다. 이와 같이 도 10의 구동 회로에서는 하강 파형의 후반부로 갈수록 전압이 감소하는 폭이 줄어들어 원하는 전압까지 감소하는 데 시간이 많이 걸릴 수 있다. 아래에서는 하강 파형의 후반부에서 전압이 감소하는 데 걸리는 시간을 줄일 수 있는 실시예에 대해서 도 12를 참조하여 상세하게 설명한다.In the driving circuit of FIG. 10, when the voltage V _{p of} the panel capacitor Cp decreases below a predetermined voltage, the charge transferred from the panel capacitor Cp to the capacitor Cd decreases so that the voltage of the capacitor Cd becomes (V _cc). -V _t ) Then, the transistor M1 is not turned off by the voltage of the capacitor Cd, and the floating period is shortened. In addition, when the voltage charged in the capacitor Cd is smaller than the voltage (V _cc −V _t ), the voltage discharged from the capacitor Cd also decreases as shown in Equation (13). Then, the transistor M1 is turned on to reduce the amount of charge transferred from the panel capacitor Cp to the capacitor Cd. As described above, in the driving circuit of FIG. 10, the width of the voltage decreases toward the second half of the falling waveform, and thus, it may take a long time to decrease to the desired voltage. Hereinafter, an exemplary embodiment of reducing the time taken for the voltage to decrease in the second half of the falling waveform will be described in detail with reference to FIG. 12.

도 12는 본 발명의 제4 실시예에 따른 구동 회로의 개략적인 회로도이다. 12 is a schematic circuit diagram of a driving circuit according to a fourth embodiment of the present invention.

도 12를 보면, 제4 실시예에 따른 구동 회로는 도 10의 구동 회로에 도 5의 저저항 RC 회로부(510)가 더 연결되어 있다. 저저항 RC 회로부(510)의 저항(R2, R4)은 트랜지스터(M1)와 커패시터(Cd)의 접점에 연결되어 있으며, 트랜지스터(Q3)의 이미터는 접지단(0)에 연결되어 있다. 이러한 제4 실시예에서는 커패시터(Cd)에 충전된 전압(Vd)이 특정 전압보다 크면 제3 실시예와 동일하게 동작하며, 이 전압(Vd)이 특정 전압보다 작아지면 저저항 RC 회로부(510)에 의해 제3 실시예와 다르게 동작한다. 12, in the driving circuit according to the fourth embodiment, the low resistance RC circuit unit 510 of FIG. 5 is further connected to the driving circuit of FIG. 10. The resistors R2 and R4 of the low resistance RC circuit unit 510 are connected to the contacts of the transistor M1 and the capacitor Cd, and the emitter of the transistor Q3 is connected to the ground terminal 0. In the fourth embodiment, when the voltage Vd charged in the capacitor Cd is greater than the specific voltage, the same operation as in the third embodiment is performed. When the voltage Vd is smaller than the specific voltage, the low resistance RC circuit unit 510 is performed. The operation is different from that in the third embodiment.

도 5의 구동 회로에서 설명한 것처럼, 트랜지스터(Q1)의 베이스 전압으로 되는 커패시터(Cd)의 전압(V_d)이 수학식 17의 조건을 만족하게 되면 트랜지스터(Q1)는 턴온되게 된다. 그러면 전원 전압(V_DD)에 의해 트랜지스터(Q1)의 컬렉터로 전류가 흐르게 되고, 이 전류가 트랜지스터(Q2)의 베이스에 공급되어 트랜지스터(Q2)가 턴온된다.As described in the driving circuit of FIG. 5, when the voltage V _d of the capacitor Cd serving as the base voltage of the transistor Q1 satisfies the condition of Equation 17, the transistor Q1 is turned on. The current flows to the collector of the transistor Q1 by the power supply voltage V _DD , and the current is supplied to the base of the transistor Q2 to turn on the transistor Q2.

트랜지스터(Q2)가 턴온되면, 커패시터(Cd), 저항(R4) 및 트랜지스터(Q2)로 추가적인 방전 경로가 형성된다. 즉, 도 5의 구동 회로에서는 트랜지스터(M1)가 턴오프될 때 커패시터(Cd)는 다이오드(D1) 및 저항(R7)의 방전 경로를 통하여 방전되었지만, 제4 실시예에서 커패시터(Cd)는 다이오드(D1) 및 저항(R7)의 방전 경로와 저항(R4) 및 트랜지스터(Q2)의 방전 경로를 통하여 방전하게 된다. 따라서 트랜지스터(Q2)의 턴오프시에 커패시터(Cd)가 더 빨리 방전할 수 있게 된다. When transistor Q2 is turned on, an additional discharge path is formed to capacitor Cd, resistor R4, and transistor Q2. That is, in the driving circuit of FIG. 5, the capacitor Cd is discharged through the discharge path of the diode D1 and the resistor R7 when the transistor M1 is turned off, but in the fourth embodiment, the capacitor Cd is a diode. Discharge is performed through the discharge paths of the resistors D1 and R7 and the discharge paths of the resistors R4 and Q2. Therefore, the capacitor Cd can be discharged faster when the transistor Q2 is turned off.

또한 트랜지스터(M1)가 턴온되어 있을 때 패널 커패시터(Cp)는 커패시터(Cd)외에 저항(R4)과 트랜지스터(Q2)로 형성된 방전 경로를 통하여도 방전되므로, 패널 커패시터(Cp)의 전압(V_p)이 더 빨리 감소한다.In addition, when the transistor (M1) is turned on and the panel capacitor (Cp) is a capacitor (Cd) in addition to the resistance (R4) and therefore also discharged through the discharge path formed by the transistor (Q2), the panel capacitor (Cp) voltage (V _p of Decreases more quickly.

이와 같이 본 발명의 제4 실시예에서는 하강 파형의 후반부에서 패널 커패시터(Cp)의 전압이 제3 실시예보다 더 빨리 감소할 수 있게 되어, 주어진 기간 내에서 충분히 목표 전압까지 도달할 수 있다. As described above, in the fourth embodiment of the present invention, the voltage of the panel capacitor Cp can decrease more quickly than the third embodiment in the second half of the falling waveform, so that the target voltage can be sufficiently reached within a given period.

그리고 도 10의 구동 회로에 도 5에서 설명한 저전압 RC 회로(510)를 추가하는 대신에 도 7의 저전압 RC 회로(520)를 추가할 수도 있다. 이러한 구동 회로의 자세한 동작은 앞의 설명으로부터 용이하게 알 수 있으므로 그 설명을 생략한다. The low voltage RC circuit 520 of FIG. 7 may be added to the driving circuit of FIG. 10 instead of the low voltage RC circuit 510 described with reference to FIG. 5. The detailed operation of such a driving circuit can be easily seen from the foregoing description, and thus the description thereof is omitted.

또한 도 10의 구동 회로에 커패시터(Cd)의 전압(V_d)이 특정 전압 이하로 되었을 때 자동으로 동작하는 저전압 RC 회로(510, 520)를 추가하지 않고, 외부의 드라이버로 구동하는 회로를 추가할 수도 있다. 즉, 도 13에 나타낸 제5 실시예를 보면, 도 10의 구동 회로에서 패널 커패시터(Cp)의 Y 전극과 집지단(0) 사이에 저항(R8)과 트랜지스터(Q3)가 추가로 연결되어 있다. 그러면 패널 커패시터(Cp)의 전압(또는 커패시터(Cd)의 전압)이 특정 전압 이하로 되었을 때, 트랜지스터(Q3)를 턴온하여 저항(R8)과 트랜지스터(Q3)를 통하여 패널 커패시터(Cp)를 방전시킬 수 있다.In addition, a circuit driven by an external driver is added to the driving circuit of FIG. 10 without adding the low voltage RC circuits 510 and 520 which operate automatically when the voltage V _d of the capacitor Cd becomes below a specific voltage. You may. That is, in the fifth embodiment shown in FIG. 13, the resistor R8 and the transistor Q3 are further connected between the Y electrode of the panel capacitor Cp and the collecting terminal 0 in the driving circuit of FIG. 10. . Then, when the voltage of the panel capacitor Cp (or the voltage of the capacitor Cd) becomes below a specific voltage, the transistor Q3 is turned on to discharge the panel capacitor Cp through the resistor R8 and the transistor Q3. You can.

이와 같이 본 발명의 제4 및 제5 실시예에서는 패널 커패시터(Cp)의 전압(V_p)이 일정 전압까지 감소한 이후에 다른 방전 경로를 통하여 패널 커패시터(Cp)의 전압을 감소시키므로, 주어진 시간 내에서 패널 커패시터(Cp)의 전압(V_p)을 목표 전압까지 감소시킬 수 있다.As described above, in the fourth and fifth embodiments of the present invention, since the voltage V _p of the panel capacitor Cp decreases to a predetermined voltage, the voltage of the panel capacitor Cp is reduced through another discharge path, and thus, within a given time. The voltage V _p of the panel capacitor Cp may be reduced to the target voltage at.

또한 본 발명의 제3 및 제4 실시예에서는 전압 하강과 플로팅을 반복시키기 위해 방전 경로를 형성하였지만, 전압 하강과 플로팅을 한번만 하는 경우에는 방전 경로가 없어도 된다. 또한 방전 경로는 제어 신호 전압원(Vg)에 연결되지 않고 다른 경로로 형성될 수 있다. 예를 들어, 커패시터(Cd)의 제1단과 접지단 사이에 스위치를 연결하여 방전 경로로 사용할 수 있다. 이와 같이 하면, 커패시터(Cd)를 방전시키는 기간(T_off)에 스위치를 턴온하면 된다.In addition, in the third and fourth embodiments of the present invention, although the discharge path is formed to repeat the voltage drop and the floating, the discharge path may not be necessary when the voltage drop and the float are performed only once. In addition, the discharge path may be formed in another path without being connected to the control signal voltage source Vg. For example, a switch may be connected between the first end of the capacitor Cd and the ground to be used as a discharge path. In this case, the switch may be turned on in the period T _off for discharging the capacitor Cd.

그리고 수학식 14를 보면 패널 커패시터(Cp)에서 감소하는 전압은 저항(R7)과 제어 신호(Sg)의 로우 레벨 기간(T_off)에 의해 결정되므로, 제어 신호(Sg)의 듀티를 조절함으로써 패널 커패시터(Cp)의 전압 감소량을 조절할 수 있다. 또한 저항(R7)에 가변 저항을 병렬로 연결하고 가변 저항의 크기를 조절하여 패널 커패시터(Cp)의 전압 감소량을 조절할 수도 있다. 물론, 가변 저항을 저항(R7)에 병렬로 연결하지 않고 저항(R7) 대신에 가변 저항을 사용할 수도 있다.In Equation 14, since the voltage decreasing in the panel capacitor Cp is determined by the low level period T _off of the resistor R7 and the control signal Sg, the panel is controlled by adjusting the duty of the control signal Sg. The voltage reduction amount of the capacitor Cp can be adjusted. In addition, the voltage reduction amount of the panel capacitor Cp may be controlled by connecting the variable resistor in parallel to the resistor R7 and adjusting the size of the variable resistor. Of course, the variable resistor may be used instead of the resistor R7 without connecting the variable resistor to the resistor R7 in parallel.

또한, 패널 커패시터(Cp)에서 방전되는 전류의 크기를 제한하기 위해 패널 커패시터(Cp)와 트랜지스터(M1) 사이에 저항을 연결할 수도 있다. 그리고 저항 대신에 전류의 크기를 제한할 수 있는 다른 소자, 예를 들어 인덕터를 사용할 수도 있다. In addition, a resistor may be connected between the panel capacitor Cp and the transistor M1 in order to limit the magnitude of the current discharged from the panel capacitor Cp. Instead of resistors, other devices that can limit the magnitude of the current, such as inductors, may be used.

이와 같이 본 발명의 실시예에서는 Y 전극에 하강 파형을 인가하는 방법을 위주로 설명하였지만, 이와는 달리 본 발명은 Y 전극, X 전극 및 어드레스 전극으로 이루어지는 방전 셀에서 어느 하나의 전극의 전압을 하강시키는 모든 방법에 적용될 수 있다. As described above, the method of applying the falling waveform to the Y electrode has been mainly described. However, in the present invention, all of the voltages of any one electrode in the discharge cell including the Y electrode, the X electrode, and the address electrode are all lowered. Applicable to the method.

또한 본 발명의 실시예에서는 하강 파형을 생성하기 위해 패널 커패시터(Cp)에 충전된 전압을 방전시키는 방법에 대해서 설명하였지만, 본 발명은 이에 한정되지 않고 패널 커패시터(Cp)에 전압을 충전하여 상승 파형을 생성하는 방법에도 적용될 수 있다. 이와 같이 하는 경우에는 도 14에 나타낸 바와 같이 트랜지스터(M1)의 드레인을 높은 전압(Vset)을 공급하는 전원에 연결하고, 트랜지스터(M1)의 소스와 패널 커패시터(Cp)의 Y 전극 사이에 커패시터(Cd)를 연결하면 된다. 그리고 나머지 변경되는 회로의 구성 및 동작은 위에서 설명한 실시예로부터 당업자라면 용이하게 알 수 있으므로 자세한 설명을 생략한다. In addition, in the exemplary embodiment of the present invention, the method for discharging the voltage charged in the panel capacitor Cp to generate the falling waveform has been described. However, the present invention is not limited thereto. It can also be applied to a method for generating a. In this case, as shown in FIG. 14, the drain of the transistor M1 is connected to a power supply for supplying a high voltage Vset, and a capacitor (B) is connected between the source of the transistor M1 and the Y electrode of the panel capacitor Cp. Cd) can be connected. In addition, since the structure and operation of the remaining circuits can be easily understood by those skilled in the art from the above-described embodiments, detailed descriptions are omitted.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명에 의하면, 주어진 시간 내에서 전극의 전압을 목표 전압까지 감소시킬 수 있으며, 또한 방전 셀에 형성되는 벽 전하를 미세하게 제어할 수 있다. As described above, according to the present invention, the voltage of the electrode can be reduced to the target voltage within a given time, and the wall charges formed in the discharge cells can be finely controlled.

도 1은 종래 기술에 따른 하강 파형을 생성하는 구동 회로이다. 1 is a driving circuit for generating a falling waveform according to the prior art.

도 2는 도 1의 구동 회로에 의한 하강 파형을 나타내는 도면이다. FIG. 2 is a diagram illustrating a falling waveform by the driving circuit of FIG. 1.

도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다. 3 is a schematic diagram of a plasma display panel according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 4 is a driving waveform diagram of a plasma display panel according to an exemplary embodiment of the present invention.

도 5 및 7은 각각 본 발명의 제1 및 제2 실시예에 따른 구동 회로의 개략적인 회로도이다.5 and 7 are schematic circuit diagrams of a driving circuit according to the first and second embodiments of the present invention, respectively.

도 6은 도 5의 구동 회로에 의한 패널 커패시터의 전압을 나타내는 도면이다. FIG. 6 is a diagram illustrating a voltage of a panel capacitor by the driving circuit of FIG. 5.

도 8은 본 발명의 제3 실시예에 따른 구동 파형을 나타내는 도면이다. 8 is a view showing a drive waveform according to a third embodiment of the present invention.

도 9a는 X 전극과 Y 전극에 의해 형성되는 방전 셀을 모델링한 도면이다. 9A is a diagram illustrating a discharge cell formed by an X electrode and a Y electrode.

도 9b는 도 9a의 등가 회로도이다. 9B is an equivalent circuit diagram of FIG. 9A.

도 9c는 도 9a의 방전 셀에 외부 전압이 인가된 상태를 나타내는 도면이다. 9C is a diagram illustrating a state in which an external voltage is applied to the discharge cell of FIG. 9A.

도 9d는 도 9a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. FIG. 9D is a diagram illustrating a floating state when discharge occurs in the discharge cell of FIG. 9A.

도 10, 12, 13 및 14는 각각 본 발명의 제3 내지 제6 실시예에 따른 구동 회로의 개략적인 회로도이다. 10, 12, 13 and 14 are schematic circuit diagrams of driving circuits according to third to sixth embodiments of the present invention, respectively.

도 11은 도 10의 구동 회로에서 제어 신호의 파형도이다. FIG. 11 is a waveform diagram of a control signal in the driving circuit of FIG. 10.

Claims (24)

적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 제1 트랜지스터가 형성되어 있으며 상기 트랜지스터가 턴온될 때 상기 용량성 부하에 충전된 전압을 변경시키는 제1 경로, 그리고 A first path having a first transistor formed therein, said first path changing a voltage charged to said capacitive load when said transistor is turned on, and 상기 제1 경로에 전기적으로 연결되어 있으며 상기 용량성 부하의 전압이 소정 전압이 되는 경우에 상기 용량성 부하의 충전된 전압을 변경시키는 제2 경로A second path electrically connected to the first path and changing a charged voltage of the capacitive load when the voltage of the capacitive load becomes a predetermined voltage; 를 포함하는 플라즈마 디스플레이 패널의 구동 장치. Driving device for a plasma display panel comprising a. 제1항에 있어서, The method of claim 1, 상기 제1 경로는 상기 용량성 부하와 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되며, 상기 제1 경로는 제1 저항을 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. And the first path is electrically connected between the capacitive load and a first power supply for supplying a first voltage, and the first path further includes a first resistor. 제2항에 있어서, The method of claim 2, 상기 제2 경로는 상기 용량성 부하와 상기 제1 전원 사이에 전기적으로 연결되며, The second path is electrically connected between the capacitive load and the first power source, 상기 제2 경로는 상기 용량성 부하가 상기 소정 전압이 되는 경우에 턴온되는 제2 트랜지스터, 그리고 제2 저항을 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. And the second path further comprises a second transistor turned on when the capacitive load reaches the predetermined voltage, and a second resistor. 제3항에 있어서, The method of claim 3, 상기 용량성 부하와 상기 제2 트랜지스터 사이에 전기적으로 연결되어 상기 용량성 부하가 상기 소정 전압이 되는 경우에 턴온되는 제3 트랜지스터를 더 포함하며, A third transistor electrically connected between the capacitive load and the second transistor to be turned on when the capacitive load becomes the predetermined voltage, 상기 제2 트랜지스터는 상기 제3 트랜지스터가 턴온되어 상기 제3 트랜지스터를 통하여 공급되는 전류에 의해 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And the second transistor is turned on by a current supplied through the third transistor by turning on the third transistor. 제1항에 있어서, The method of claim 1, 상기 제1 경로는 상기 제1 트랜지스터에 일단이 연결되는 커패시터를 더 포함하며, The first path further includes a capacitor having one end connected to the first transistor, 상기 제1 트랜지스터가 턴온되는 경우에 상기 커패시터가 충전되면서 상기 용량성 부하의 전압이 변경되며, When the first transistor is turned on while the capacitor is charged, the voltage of the capacitive load is changed, 상기 커패시터가 제2 전압으로 충전된 경우에 상기 제1 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치. And the first transistor is turned off when the capacitor is charged to the second voltage. 제5항에 있어서, The method of claim 5, 상기 커패시터에 충전된 상기 제2 전압 중 적어도 일부를 방전시키는 방전 경로를 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. And a discharge path for discharging at least a portion of the second voltage charged in the capacitor. 제6항에 있어서, The method of claim 6, 상기 제1 트랜지스터는 제1 레벨과 제2 레벨을 교대로 가지는 제어 신호에 구동되며, The first transistor is driven by a control signal alternately having a first level and a second level, 상기 제1 트랜지스터는 상기 제어 신호의 제1 레벨에 응답하여 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And the first transistor is turned on in response to a first level of the control signal. 제7항에 있어서, The method of claim 7, wherein 상기 방전 경로는 상기 제어 신호의 제2 레벨에 응답하여 형성되는 플라즈마 디스플레이 패널의 구동 장치. And the discharge path is formed in response to a second level of the control signal. 제8항에 있어서, The method of claim 8, 상기 제어 신호의 제2 레벨은 상기 제1 트랜지스터를 턴오프시킬 수 있는 레벨인 플라즈마 디스플레이 패널의 구동 장치. And a second level of the control signal is a level at which the first transistor can be turned off. 제7항에 있어서, The method of claim 7, wherein 상기 제어 신호가 제1 레벨로 유지되는 중에 상기 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치. And the transistor is turned off while the control signal is maintained at the first level. 제7항에 있어서, The method of claim 7, wherein 상기 제2 경로는 상기 용량성 부하와 상기 제1 전원 사이에 전기적으로 연결되며, The second path is electrically connected between the capacitive load and the first power source, 상기 제2 경로는 상기 용량성 부하가 상기 소정 전압이 되는 경우에 턴온되는 제2 트랜지스터, 그리고 제2 저항을 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. And the second path further comprises a second transistor turned on when the capacitive load reaches the predetermined voltage, and a second resistor. 제11항에 있어서, The method of claim 11, 상기 용량성 부하와 상기 제2 트랜지스터 사이에 전기적으로 연결되어 상기 용량성 부하가 상기 소정 전압이 되는 경우에 턴온되는 제3 트랜지스터를 더 포함하며, A third transistor electrically connected between the capacitive load and the second transistor to be turned on when the capacitive load becomes the predetermined voltage, 상기 제2 트랜지스터는 상기 제3 트랜지스터가 턴온되어 상기 제3 트랜지스터를 통하여 공급되는 전류에 의해 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And the second transistor is turned on by a current supplied through the third transistor by turning on the third transistor. 제1항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 12, 상기 제1 및 제2 경로를 통하여 상기 용량성 부하는 방전되는 플라즈마 디스플레이 패널의 구동 장치. And the capacitive load is discharged through the first and second paths. 제1항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 12, 상기 제1 및 제2 경로를 통하여 상기 용량성 부하는 충전되는 플라즈마 디스플레이 패널의 구동 장치. And the capacitive load is charged through the first and second paths. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 상기 용량성 부하의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 트랜지스터, A first transistor electrically connected between the first electrode of the capacitive load and a first power supply for supplying a first voltage, 상기 제1 전극, 상기 제1 트랜지스터 및 상기 제1 전원으로 이루어지는 경로에 형성되는 제1 저항, 그리고 A first resistor formed in a path consisting of the first electrode, the first transistor, and the first power source, and 상기 제1 전극과 상기 제2 전원 사이에 제1 주 단자와 제2 주 단자가 각각 전기적으로 연결되는 제2 트랜지스터A second transistor having a first main terminal and a second main terminal electrically connected between the first electrode and the second power supply; 를 포함하며, Including; 상기 제1 전극의 전압이 소정 전압이 되는 경우에 상기 제2 트랜지스터가 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And the second transistor is turned on when the voltage of the first electrode becomes a predetermined voltage. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 상기 용량성 부하의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 트랜지스터, A first transistor electrically connected between the first electrode of the capacitive load and a first power supply for supplying a first voltage, 상기 제1 전극, 상기 제1 트랜지스터 및 상기 제1 전원으로 이루어지는 경로에 형성되는 커패시터, A capacitor formed in a path consisting of the first electrode, the first transistor, and the first power source, 상기 제1 트랜지스터의 제어 단자에 제어 신호를 공급하는 제어 전압 공급원, 그리고 A control voltage supply source for supplying a control signal to the control terminal of the first transistor, and 상기 제1 전극과 상기 제1 전원 사이에 제1 주 단자와 제2 주 단자가 각각 전기적으로 연결되는 제2 트랜지스터A second transistor having a first main terminal and a second main terminal electrically connected between the first electrode and the first power supply; 를 포함하며, Including; 상기 커패시터의 전압과 상기 제어 신호의 전압에 의해 상기 제1 트랜지스터의 상태가 결정되며, 상기 제1 전극의 전압이 소정 전압이 되는 경우에 상기 제2 트랜지스터가 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And a state of the first transistor is determined by a voltage of the capacitor and a voltage of the control signal, and the second transistor is turned on when the voltage of the first electrode reaches a predetermined voltage. 제16항에 있어서, The method of claim 16, 상기 커패시터와 상기 제1 트랜지스터의 접점 사이에 제1단이 전기적으로 연결되고 상기 제어 전압 공급원에 제2단이 전기적으로 연결되어 있는 방전 경로를 더 포함하며, A discharge path having a first end electrically connected between the capacitor and the contact of the first transistor and a second end electrically connected to the control voltage source; 상기 방전 경로의 제2단 전압이 상기 커패시터의 전압보다 낮아지는 방전 기간을 가지는 플라즈마 디스플레이 패널의 구동 장치. And a discharge period in which the second voltage of the discharge path is lower than the voltage of the capacitor. 제17항에 있어서, The method of claim 17, 상기 제어 신호는 제3 전압과 제4 전압을 교대로 가지며, The control signal alternately has a third voltage and a fourth voltage, 상기 제3 전압은 상기 제1 트랜지스터를 턴온시킬 수 있는 전압이며, The third voltage is a voltage capable of turning on the first transistor, 상기 제4 전압은 상기 제1 트랜지스터를 턴오프시킬 수 있는 전압인 플라즈마 디스플레이 패널의 구동 장치. And the fourth voltage is a voltage capable of turning off the first transistor. 삭제delete 제15항 내지 제18항 중 어느 한 항에 있어서, The method according to any one of claims 15 to 18, 상기 제1 트랜지스터가 턴온되어 상기 제1 전극의 전압이 변경되는 제1 경로가 형성되며, The first transistor is turned on to form a first path through which the voltage of the first electrode is changed. 상기 제2 트랜지스터가 턴온되어 상기 제1 전극의 전압이 변경되는 제2 경로가 형성되는 플라즈마 디스플레이 패널의 구동 장치. And a second path through which the second transistor is turned on to change the voltage of the first electrode. 제15항 내지 제18항 중 어느 한 항에 있어서, The method according to any one of claims 15 to 18, 상기 제1 전극, 상기 제2 트랜지스터 및 상기 제1 전원으로 이루어지는 경로에 형성되는 제2 저항을 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. And a second resistor formed in a path formed by the first electrode, the second transistor, and the first power source. 제15항 내지 제18항 중 어느 한 항에 있어서, The method according to any one of claims 15 to 18, 상기 제1 전극에 제어 단자가 전기적으로 연결되며 상기 제2 트랜지스터의 제어 단자에 주 단자가 전기적으로 연결되는 제3 트랜지스터를 더 포함하며, And a third transistor having a control terminal electrically connected to the first electrode and a main terminal electrically connected to the control terminal of the second transistor. 상기 제2 트랜지스터는 상기 제3 트랜지스터가 턴온되어 상기 제3 트랜지스터를 통하여 공급되는 전류에 의해 턴온되는 플라즈마 디스플레이 패널의 구동 장치. And the second transistor is turned on by a current supplied through the third transistor by turning on the third transistor. 제15항 내지 제18항 중 어느 한 항에 있어서, The method according to any one of claims 15 to 18, 상기 제1 트랜지스터가 턴온되는 경우에 상기 제1 전극의 전압은 감소하는 플라즈마 디스플레이 패널의 구동 장치. And a voltage of the first electrode decreases when the first transistor is turned on. 제15항 내지 제18항 중 어느 한 항에 있어서, The method according to any one of claims 15 to 18, 상기 제1 트랜지스터가 턴온되는 경우에 상기 제1 전극의 전압은 증가하는 플라즈마 디스플레이 패널의 구동 장치. And a voltage of the first electrode increases when the first transistor is turned on.