KR100497239B1 - Driving apparatus of plasma display panel - Google Patents

Abstract

주사 전극과 커패시터 사이에 연결된 트랜지스터를 턴온시켜 패널 커패시터에서 커패시터로 전하를 이동시킨다. 이와 같이 하면, 패널 커패시터에 인가되는 전압이 빠르게 감소하여 패널 커패시터에서 방전이 일어난다. 그리고 이동된 전하에 의해 커패시터의 전압이 증가하면 트랜지스터의 게이트-소스 전압이 줄어들고, 이에 따라 트랜지스터가 턴오프되어 주사 전극이 플로팅된다. 그러면 방전이 급격하게 소멸되면서 벽 전하가 미세하게 제어된다. 다음, 커패시터에 충전된 전하를 일부 방전시킨 후, 위 동작을 일정 횟수만큼 반복한다. 이와 같이 하면, 벽 전하를 미세하게 제어하여 원하는 벽 전하 상태를 만들 수 있다. 그리고 커패시터에 다이오드를 병렬로 연결하여 트랜지스터의 바디 다이오드에 의해 형성되는 전류에 의해 커패시터가 충전되는 것을 방지한다. 이와 같이 하면, 커패시터의 전압 충전에 의해 트랜지스터가 파괴되는 것을 방지할 수 있다. The transistor connected between the scan electrode and the capacitor is turned on to transfer charge from the panel capacitor to the capacitor. In this way, the voltage applied to the panel capacitor decreases rapidly, causing a discharge in the panel capacitor. As the voltage of the capacitor increases due to the transferred charges, the gate-source voltage of the transistor decreases, thereby turning off the transistor and floating the scan electrode. The discharge then abruptly disappears and the wall charge is finely controlled. Next, after partially discharging the electric charge charged in the capacitor, the above operation is repeated a predetermined number of times. In this way, the wall charge can be finely controlled to create a desired wall charge state. A diode is connected in parallel to the capacitor to prevent the capacitor from being charged by the current formed by the body diode of the transistor. In this way, the transistor can be prevented from being destroyed by the voltage charging of the capacitor.

Description

플라즈마 디스플레이 패널의 구동 장치{DRIVING APPARATUS OF PLASMA DISPLAY PANEL}Driving device of plasma display panel {DRIVING APPARATUS OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 장치 및 구동 방법에 관한 것이다. The present invention relates to a driving apparatus and a driving method of a plasma display panel (PDP).

플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 디스플레이 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.A plasma display panel is a flat panel display device that displays characters or images using plasma generated by gas discharge, and tens to millions or more of pixels are arranged in a matrix form according to their size. The plasma display panel is classified into a direct current type (DC type) and an alternating current type (AC type) according to the shape of the driving voltage waveform applied and the structure of the discharge cell.

일반적으로 교류형 플라즈마 디스플레이 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간 및 서스테인 기간으로 이루어진다. In general, a driving method of an AC plasma display panel includes a reset period, an addressing period, and a sustain period, which is expressed as a change in time.

리셋 기간은 이전의 서스테인 방전에 의해 형성된 벽전하 상태를 소거하고, 다음의 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이다. 어드레싱 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 서스테인 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간으로, 서스테인 기간이 되면 주사 전극과 유지 전극에 서스테인 펄스가 교대로 인가되어 서스테인 방전이 행하여져 영상이 표시된다.The reset period is a period of erasing the wall charge state formed by the previous sustain discharge and initializing the state of each cell in order to allow the next addressing operation to be performed smoothly. The addressing period is a period in which a wall charge is accumulated in a cell (addressed cell) that is turned on by selecting a cell that is turned on and a cell that is not turned on in the panel. The sustain period is a period in which discharge for actually displaying an image is performed on the addressed cells. When the sustain period is reached, sustain pulses are alternately applied to the scan electrode and the sustain electrode to perform sustain discharge, thereby displaying an image.

종래에는 리셋 기간에서 벽 전하를 설정하기 위해 미국특허 5,745,086호에 기재된 바와 같이 램프 파형을 주사 전극에 인가하였다. 즉, 주사 전극에 천천히 상승하는 상승 램프 파형을 인가한 후에 천천히 하강하는 하강 램프 파형을 인가하였다. 이러한 램프 파형을 인가하는 경우에는 벽 전하의 제어 정밀도가 램프의 기울기에 강하게 의존하기 때문에, 정해진 시간 내에서 벽 전하를 정밀하게 제어할 수 없다는 문제점이 있었다. Conventionally, a ramp waveform was applied to the scan electrode as described in US Pat. No. 5,745,086 to set the wall charge in the reset period. That is, a slowly rising ramp waveform was applied to the scan electrode and then a slowly descending ramp waveform was applied. In the case of applying such a ramp waveform, since the control accuracy of the wall charge is strongly dependent on the inclination of the lamp, there is a problem that the wall charge cannot be precisely controlled within a predetermined time.

본 발명이 이루고자 하는 기술적 과제는 벽 전하를 정밀하게 제어할 수 있는 플라즈마 디스플레이 패널의 구동 방법과 구동 장치를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method and a driving apparatus for a plasma display panel capable of precisely controlling wall charges.

이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 용량성 부하에 제1 주 단자가 전기적으로 연결되고 제1 전압을 공급하는 전원에 제2 주 단자가 전기적으로 연결되며 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 턴온되는 트랜지스터, 용량성 부하, 트랜지스터 및 전원에 의해 형성되는 경로에 형성되는 커패시터, 제어 신호의 제2 레벨에 응답하여 커패시터에 저장된 전압 중 적어도 일부를 방전시키는 방전 경로, 그리고 트랜지스터의 바디 다이오드 방향의 전류가 커패시터에 흐르는 것을 차단하는 제1 다이오드를 포함한다. 제어 신호는 제1 레벨과 제2 레벨을 교대로 가진다. 그리고 트랜지스터의 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 트랜지스터가 턴온되어 용량성 부하의 전압이 변경되며, 용량성 부하의 전압이 변경되는 동안 커패시터에 제2 전압이 충전되면 트랜지스터가 턴오프된다. In order to solve this problem, according to an aspect of the present invention, there is provided an apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes. The drive device is turned on in response to a first level of control signal applied to the control terminal and the first main terminal is electrically connected to the capacitive load and the second main terminal is electrically connected to the power supply for supplying the first voltage. A capacitor formed in a path formed by the transistor, the capacitive load, the transistor and the power source, a discharge path for discharging at least a portion of the voltage stored in the capacitor in response to the second level of the control signal, and a current in the body diode of the transistor. Includes a first diode that blocks the flow to the capacitor. The control signal alternately has a first level and a second level. The transistor is turned on in response to the first level of the control signal applied to the control terminal of the transistor to change the voltage of the capacitive load.If the capacitor is charged with the second voltage while the voltage of the capacitive load is changed, the transistor is turned on. Is off.

본 발명의 한 실시예에 따르면, 제1 다이오드는 커패시터에 병렬로 전기적으로 연결되며, 트랜지스터의 바디 다이오드와 동일한 방향으로 형성될 수 있다. According to an embodiment of the present invention, the first diode is electrically connected in parallel to the capacitor and may be formed in the same direction as the body diode of the transistor.

본 발명의 다른 실시예에 따르면, 제1 다이오드는 용량성 부하, 트랜지스터 및 전원에 의해 형성되는 경로에 형성되며, 트랜지스터의 바디 다이오드와 반대 방향으로 형성될 수 있다. According to another embodiment of the present invention, the first diode is formed in a path formed by the capacitive load, the transistor, and the power supply, and may be formed in the opposite direction to the body diode of the transistor.

본 발명의 또다른 실시예에 따르면, 트랜지스터는 커패시터에 충전된 제2 전압과 제1 레벨의 제어 신호에 의한 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프될 수 있다. According to another embodiment of the present invention, the transistor may be turned off by the difference between the control terminal voltage of the transistor by the second voltage charged in the capacitor and the control signal of the first level.

본 발명의 또다른 실시예에 따르면, 커패시터의 방전 이후에 트랜지스터가 턴온되어 용량성 부하의 전압이 변경될 수 있다. 그리고 제어 신호가 제1 레벨로 유지되는 중에 트랜지스터가 턴오프될 수 있다. According to another embodiment of the present invention, the transistor is turned on after the discharge of the capacitor to change the voltage of the capacitive load. The transistor may be turned off while the control signal is maintained at the first level.

본 발명의 또다른 실시예에 따르면, 제어 신호의 제2 레벨은 트랜지스터를 턴오프시킬 수 있는 레벨일 수 있다. According to another embodiment of the present invention, the second level of the control signal may be a level at which the transistor can be turned off.

본 발명의 또다른 실시예에 따르면, 방전 경로는 저항을 더 포함하며, 커패시터와 저항에 의해 형성되는 경로로 커패시터가 방전될 수 있다. According to another embodiment of the present invention, the discharge path further includes a resistor, and the capacitor may be discharged in a path formed by the capacitor and the resistor.

본 발명의 또다른 실시예에 따르면, 트랜지스터의 턴온에 의해 용량성 부하의 전압이 감소하며, 커패시터는 트랜지스터의 제2 주 단자와 전원 사이에 전기적으로 연결될 수 있다. According to another embodiment of the present invention, the voltage of the capacitive load is reduced by turning on the transistor, and the capacitor can be electrically connected between the second main terminal of the transistor and the power supply.

본 발명의 또다른 실시예에 따르면, 트랜지스터의 턴온에 의해 용량성 부하의 전압이 증가하며, 커패시터는 트랜지스터의 제1 주 단자와 용량성 부하 사이에 전기적으로 연결될 수 있다. According to another embodiment of the present invention, the voltage of the capacitive load is increased by turning on the transistor, and the capacitor can be electrically connected between the first main terminal of the transistor and the capacitive load.

본 발명의 다른 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 용량성 부하에 제1 주 단자가 전기적으로 연결되는 트랜지스터, 트랜지스터의 제2 주 단자와 제1 전압을 공급하는 전원 사이에 전기적으로 연결되는 커패시터, 제1단이 커패시터에 전기적으로 연결되는 방전 경로, 트랜지스터의 바디 다이오드 방향의 전류가 커패시터에 흐르는 것을 차단하는 제1 다이오드, 그리고 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함한다. 커패시터에 충전된 전압에 의해 트랜지스터의 상태가 결정된다. According to another feature of the invention, there is provided an apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes. The drive device includes a transistor having a first main terminal electrically connected to a capacitive load, a capacitor electrically connected between a second main terminal of the transistor and a power supply for supplying a first voltage, and a first end electrically connected to the capacitor. A discharge path to be connected, a first diode to block current flowing in the body diode of the transistor from flowing through the capacitor, and a control voltage source to supply a control voltage to the control terminal of the transistor. The state of the transistor is determined by the voltage charged in the capacitor.

본 발명의 한 실시예에 따르면, 제1 다이오드는 커패시터에 병렬로 전기적으로 연결되며, 트랜지스터의 바디 다이오드와 동일한 방향으로 형성될 수 있다. According to an embodiment of the present invention, the first diode is electrically connected in parallel to the capacitor and may be formed in the same direction as the body diode of the transistor.

본 발명의 다른 실시예에 따르면, 제1 다이오드는 용량성 부하와 트랜지스터 사이, 또는 트랜지스터와 커패시터 사이, 또는 커패시터와 전원 사이에 트랜지스터의 바디 다이오드와 반대 방향으로 전기적으로 연결될 수 있다. According to another embodiment of the present invention, the first diode may be electrically connected in the opposite direction to the body diode of the transistor between the capacitive load and the transistor, or between the transistor and the capacitor, or between the capacitor and the power supply.

본 발명의 또다른 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 제1 전압을 공급하는 전원에 제1 주 단자가 전기적으로 연결되는 트랜지스터, 트랜지스터의 제2 주 단자와 용량성 부하 사이에 전기적으로 연결되는 커패시터, 제1단이 커패시터에 전기적으로 연결되는 방전 경로, 트랜지스터의 바디 다이오드 방향의 전류가 커패시터에 흐르는 것을 차단하는 제1 다이오드, 그리고 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함한다. 커패시터에 충전된 전압에 의해 트랜지스터의 상태가 결정된다. According to another feature of the invention, there is provided an apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes. The drive device includes a transistor having a first main terminal electrically connected to a power supply for supplying a first voltage, a capacitor electrically connected between a second main terminal of the transistor and a capacitive load, and a first end electrically connected to the capacitor. A discharge path to be connected, a first diode to block current flowing in the body diode of the transistor from flowing through the capacitor, and a control voltage source to supply a control voltage to the control terminal of the transistor. The state of the transistor is determined by the voltage charged in the capacitor.

본 발명의 한 실시예에 따르면, 제1 다이오드는 커패시터에 병렬로 전기적으로 연결되며, 트랜지스터의 바디 다이오드와 동일한 방향으로 형성될 수 있다. According to an embodiment of the present invention, the first diode is electrically connected in parallel to the capacitor and may be formed in the same direction as the body diode of the transistor.

본 발명의 다른 실시예에 따르면, 제1 다이오드는 전원과 트랜지스터 사이, 또는 트랜지스터와 커패시터 사이, 또는 커패시터와 용량성 부하 사이에 트랜지스터의 바디 다이오드와 반대 방향으로 전기적으로 연결될 수 있다. According to another embodiment of the present invention, the first diode may be electrically connected in the opposite direction to the body diode of the transistor between the power supply and the transistor, or between the transistor and the capacitor, or between the capacitor and the capacitive load.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification. When a part is connected to another part, this includes not only a directly connected part but also a case where another part is connected in between.

이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a driving apparatus and a driving method of a plasma display panel according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다. 1 is a schematic diagram of a plasma display panel according to an embodiment of the present invention.

도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 플라즈마 패널(100), 제어부(200), 어드레스 구동부(300), 유지 전극 구동부(이하 'X 전극 구동부'라 함)(400) 및 주사 전극 구동부(이하 'Y 전극 구동부'라 함)(500)를 포함한다. As shown in FIG. 1, a plasma display panel according to an exemplary embodiment of the present invention includes a plasma panel 100, a controller 200, an address driver 300, and a sustain electrode driver (hereinafter referred to as an “X electrode driver”) 400. ) And a scan electrode driver (hereinafter referred to as a 'Y electrode driver') 500.

플라즈마 패널(100)은 열 방향으로 배열되어 있는 복수의 어드레스 전극(A1-Am), 그리고 행 방향으로 배열되어 있는 복수의 유지 전극(이하 'X 전극'이라 함)(X1-Xn) 및 주사 전극(이하 'Y 전극'이라 함)(Y1-Yn)을 포함한다. X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 패널(100)은 X 및 Y 전극(X1-Xn, Y1-Yn)이 배열된 유리 기판(도시하지 않음)과 어드레스 전극(A1-Am)이 배열된 유리 기판(도시하지 않음)으로 이루어진다. 두 유리 기판은 Y 전극(Y1-Yn)과 어드레스 전극(A1-Am) 및 X 전극(X1-Xn)과 어드레스 전극(A1-Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다.The plasma panel 100 includes a plurality of address electrodes A1-Am arranged in the column direction, a plurality of sustain electrodes (hereinafter referred to as 'X electrodes') (X1-Xn) and scan electrodes arranged in the row direction. (Hereinafter referred to as 'Y electrode') (Y1-Yn). The X electrodes X1-Xn are formed corresponding to the respective Y electrodes Y1-Yn, and generally have one end connected in common to each other. The plasma panel 100 includes a glass substrate (not shown) on which the X and Y electrodes X1-Xn and Y1-Yn are arranged, and a glass substrate (not shown) on which the address electrodes A1-Am are arranged. . The two glass substrates are disposed to face each other with the discharge space therebetween so that the Y electrodes Y1-Yn and the address electrodes A1-Am and the X electrodes X1-Xn and the address electrodes A1-Am are orthogonal to each other. At this time, the discharge space at the intersection of the address electrodes A1-Am and the X and Y electrodes X1-Xn and Y1-Yn forms a discharge cell.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간, 서스테인 기간으로 이루어진다. The controller 200 receives an image signal from the outside and outputs an address driving control signal, an X electrode driving control signal, and a Y electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield includes a reset period, an addressing period, and a sustain period.

어드레스 구동부(300)는 제어부(200)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극(A1-Am)에 인가한다. X 전극 구동부(400)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극(X1-Xn)에 구동 전압을 인가하고, Y 전극 구동부(500)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극(Y1-Yn)에 구동 전압을 인가한다. The address driver 300 receives an address drive control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode A1-Am. The X electrode driver 400 receives the X electrode driving control signal from the controller 200 to apply a driving voltage to the X electrodes X1 to Xn, and the Y electrode driver 500 controls the Y electrode driving from the controller 200. The signal is received and a driving voltage is applied to the Y electrodes Y1-Yn.

아래에서는 도 2 및 도 3을 참조하여 각 서브필드에서 어드레스 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 인가되는 구동 파형에 대하여 설명한다. 그리고 아래에서는 하나의 어드레스 전극, X 전극 및 Y 전극에 의해 형성되는 방전 셀을 기준으로 설명을 한다. Hereinafter, driving waveforms applied to the address electrodes A1-Am, the X electrodes X1-Xn, and the Y electrodes Y1-Yn in each subfield will be described with reference to FIGS. 2 and 3. The following description will be made based on the discharge cells formed by one address electrode, the X electrode, and the Y electrode.

도 2는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이며, 도 3은 본 발명의 실시예에 따른 구동 파형에 의한 전극의 전압 및 방전 전류를 나타내는 도면이다. 2 is a driving waveform diagram of a plasma display panel according to an exemplary embodiment of the present invention, and FIG. 3 is a diagram illustrating a voltage and a discharge current of an electrode according to the driving waveform according to an exemplary embodiment of the present invention.

도 2를 보면, 하나의 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 서스테인 기간(Ps)으로 이루어지며, 리셋 기간(Pr)은 소거 기간(Pr1), 램프 상승 기간(Pr2) 및 램프 하강 기간(Pr3)을 포함한다. Referring to FIG. 2, one subfield includes a reset period Pr, an address period Pa, and a sustain period Ps, and the reset period Pr includes an erase period Pr1, a ramp rising period Pr2, and And ramp down period Pr3.

일반적으로 서스테인 기간에서 마지막 서스테인 방전이 끝나고 나면, X 전극에는 (+) 전하, Y 전극에는 (-) 전하가 형성되게 된다. 그래서 리셋 기간(Pr)의 소거 기간(Pr1)에서는 서스테인 기간이 끝난 후에 Y 전극을 기준 전압으로 유지한 상태에서 X 전극에 기준 전압에서 Ve 전압까지 상승하는 램프 파형을 인가한다. 이때, 본 발명의 실시예에서는 기준 전압을 0V로 가정한다. 그러면 X 전극과 Y 전극에 쌓였던 전하들이 점점 소거된다. In general, after the last sustain discharge in the sustain period, a positive charge is formed at the X electrode and a negative charge at the Y electrode. Therefore, in the erase period Pr1 of the reset period Pr, a ramp waveform rising from the reference voltage to the Ve voltage is applied to the X electrode while the Y electrode is maintained at the reference voltage after the sustain period is over. At this time, in the embodiment of the present invention, it is assumed that the reference voltage is 0V. Then, the charges accumulated on the X electrode and the Y electrode are gradually erased.

다음, 리셋 기간(Pr)의 램프 상승 기간(Pr2)에서는 X 전극을 0V로 유지한 상태에서 Y 전극에 Vs 전압에서 Vset 전압까지 증가하는 상승 램프 파형을 인가한다. 그러면 Y 전극으로부터 어드레스 전극 및 X 전극으로 각각 미약한 리셋 방전이 일어나서, Y 전극에 (-) 전하가 쌓이고 어드레스 전극 및 X 전극에 (+) 전하가 쌓인다. Next, in the ramp up period Pr2 of the reset period Pr, a rising ramp waveform that increases from Vs voltage to Vset voltage is applied to the Y electrode while the X electrode is maintained at 0V. Then, a weak reset discharge occurs from the Y electrode to the address electrode and the X electrode, respectively, so that negative charges accumulate on the Y electrode and positive charges accumulate on the address electrode and the X electrode.

그리고 도 2 및 도 3에 나타낸 바와 같이 리셋 기간(Pr)의 램프 하강 기간(Pr3)에서는 X 전극을 Ve 전압으로 유지시킨 상태에서 Y 전극에 Vs 전압에서 기준 전압까지 일정 전압만큼 감소하면서 플로팅(floating)되는 상태가 반복되는 하강/플로팅 전압을 인가한다. 즉, T_r 기간동안 Y 전극에 인가되는 전압을 일정량만큼 빠르게 감소시킨 후, T_f 기간동안 Y 전극에 공급되는 전압을 차단하여 Y 전극을 플로팅시킨다. 그리고 이 동작(T_r, T_f)을 반복한다.As shown in FIGS. 2 and 3, in the ramp falling period Pr3 of the reset period Pr, while the X electrode is maintained at the Ve voltage, the Y electrode is floated while decreasing by a predetermined voltage from the Vs voltage to the reference voltage. The falling / floating voltage is applied repeatedly. That is, the voltage applied to the Y electrode is rapidly reduced by a predetermined amount during the T _r period, and then the Y electrode is floated by cutting off the voltage supplied to the Y electrode during the T _f period. And this operation (T _r , T _f ) is repeated.

이 동작(T_r, T_f)을 반복하는 중에 X 전극의 전압(Vx)과 Y 전극의 전압(Vy) 사이의 전압차가 방전 개시 전압(Vf) 이상이 되면, X 전극과 Y 전극 사이에서는 방전이 일어난다. 즉, 방전 공간에서 방전 전류(Id)가 흐르게 된다. X 전극과 Y 전극 사이에서 방전이 개시된 후 Y 전극이 플로팅 상태로 되면, X 및 Y 전극에 형성되어 있던 벽 전하가 줄어들면서 방전 공간 내부의 전압이 급격히 감소하여 방전 공간 내부에 강한 방전 소멸(quenching)이 발생한다. 그리고 나서, 다시 Y 전극에 하강 전압을 인가하여 방전을 형성시킨 후 플로팅 상태로 하면, 앞서와 마찬가지로 벽 전하가 줄어드는 동시에 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 이와 같은 하강 전압 인가 및 플로팅 상태가 소정 횟수만큼 반복되면, X 전극 및 Y 전극에 원하는 양의 벽 전하가 형성된다.If the voltage difference between the voltage Vx of the X electrode and the voltage Vy of the Y electrode becomes equal to or more than the discharge start voltage Vf while repeating the operations T _r and T _f , the discharge is performed between the X electrode and the Y electrode. This happens. That is, the discharge current Id flows in the discharge space. When the Y electrode floats after the discharge is started between the X electrode and the Y electrode, the wall charges formed in the X and Y electrodes decrease, and the voltage in the discharge space rapidly decreases, thereby quenching strong discharge in the discharge space. ) Occurs. Then, when a falling voltage is applied to the Y electrode again to form a discharge, and then in a floating state, the wall charge decreases as before, and strong discharge disappears inside the discharge space. When the falling voltage application and the floating state are repeated a predetermined number of times, a desired amount of wall charges is formed on the X electrode and the Y electrode.

이때, 벽 전하를 적절하게 제어하기 위해서는 하강 전압 인가 기간(T_r)을 플로팅 기간(T_f)보다 짧게 설정하는 것이 바람직하다. 즉, 전압 인가 기간(T_r)이 길면 방전이 지나치게 크게 형성되어 한번의 방전과 플로팅으로 제어할 수 있는 벽 전하의 양이 커지게 된다. 이와 같이 한번에 제어되는 벽 전하의 양이 커지면 벽 전하를 원하는 상태로 제어할 수 없게 된다.At this time, in order to appropriately control the wall charges, it is preferable to set the falling voltage application period T _r shorter than the floating period T _f . That is, when the voltage application period T _r is long, the discharge is formed too large, and the amount of wall charges that can be controlled by one discharge and floating becomes large. As such, when the amount of wall charges controlled at one time increases, the wall charges cannot be controlled in a desired state.

아래에서는 플로팅에 의한 강한 방전 소멸에 대하여 도 4a 내지 도 4e를 참조하여 상세하게 설명한다. 그리고 X 전극과 Y 전극 사이에서 방전이 일어나므로 방전 셀에서 X 전극과 Y 전극을 기준으로 설명한다. In the following, strong discharge disappearance due to floating will be described in detail with reference to FIGS. 4A to 4E. Since discharge occurs between the X electrode and the Y electrode, the discharge cell will be described based on the X electrode and the Y electrode.

도 4a는 X 전극과 Y 전극에 의해 형성되는 방전 셀을 모델링한 도면이며, 도 4b는 도 4a의 등가 회로도이다. 도 4c는 도 4a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다. 도 4d는 도 4a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이며, 도 4e는 도 4a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. 도 4a에서는 설명의 편의를 위해 초기에 Y 전극(10)과 X 전극(20)에 각각 - 및 +의 전하가 형성되어 있는 것으로 한다. 그리고 전하는 전극의 유전체층 위에 형성되지만 아래에서는 설명의편의상 전극에 형성되는 것으로 하여 설명을 한다.4A is a diagram of a discharge cell formed by an X electrode and a Y electrode, and FIG. 4B is an equivalent circuit diagram of FIG. 4A. 4C is a diagram illustrating a case where no discharge occurs in the discharge cell of FIG. 4A. 4D is a diagram illustrating a state in which a voltage is applied when a discharge occurs in the discharge cell of FIG. 4A, and FIG. 4E is a diagram illustrating a floating state when a discharge occurs in the discharge cell of FIG. 4A. In FIG. 4A, the Y electrode 10 and the X electrode 20 are initially − for the convenience of description. And + It is assumed that a charge of is formed. The charge is formed on the dielectric layer of the electrode, but will be described below as being formed on the electrode for convenience of description.

도 4a에 나타낸 바와 같이, Y 전극(10)은 스위치(SW)를 통해 전류원(I_in)에 전기적으로 연결되어 있으며, X 전극(20)은 V_e 전압에 전기적으로 연결되어 있다. 그리고 입력 전압(V_in)은 일정량만큼 빠르게 하강하는 전압이다. Y 전극(10) 및 X 전극(20)의 안쪽에는 각각 유전체층(30, 40)이 형성되어 있다. 유전체층(30, 40) 사이에는 방전 가스(도시하지 않음)가 주입되어 있으며 이 유전체층(30, 40) 사이의 영역이 방전 공간(50)을 형성한다.As shown in FIG. 4A, the Y electrode 10 is electrically connected to the current source I _in through the switch SW, and the X electrode 20 is electrically connected to the V _e voltage. And the input voltage (V _in ) is a voltage falling fast by a certain amount. Dielectric layers 30 and 40 are formed inside the Y electrode 10 and the X electrode 20, respectively. Discharge gas (not shown) is injected between the dielectric layers 30 and 40, and a region between the dielectric layers 30 and 40 forms a discharge space 50.

이때, Y 및 X 전극(10, 20), 유전체층(30, 40) 및 방전 공간(50)은 용량성 부하를 형성하므로 도 4b에 도시한 바와 같이 등가적으로 패널 커패시터(Cp)로 나타낼 수 있다. 그리고 두 유전체층(30, 40)의 유전 상수(dielectric constant)는 이라 하고, 방전 공간(50) 사이에 걸리는 전압은 V_g라 한다. 또한 두 유전체층(30, 40)의 두께는 동일(d₁)하다고 하고, 두 유전체층(30, 40) 사이의 거리(방전 공간의 거리)는 d₂라 한다.In this case, since the Y and X electrodes 10 and 20, the dielectric layers 30 and 40, and the discharge space 50 form a capacitive load, they may be equivalently represented by the panel capacitor Cp as shown in FIG. 4B. . And the dielectric constants of the two dielectric layers 30 and 40 The voltage across the discharge space 50 is referred to as V _g . In addition, the thicknesses of the two dielectric layers 30 and 40 are equal (d ₁ ), and the distance (distance of the discharge space) between the two dielectric layers 30 and 40 is d ₂ .

그리고 스위치(SW)가 턴온되며 패널 커패시터(Cp)의 Y 전극(10)에 인가되는 전압(Vy)은 수학식 1과 같이 스위치(SW)가 턴온되는 시간에 비례하여 감소한다. 즉, 스위치(SW)가 턴온되면 Y 전극(10)에는 하강 전압이 인가된다. The switch SW is turned on and the voltage Vy applied to the Y electrode 10 of the panel capacitor Cp decreases in proportion to the time when the switch SW is turned on, as shown in Equation 1 below. That is, when the switch SW is turned on, the falling voltage is applied to the Y electrode 10.

여기서, Vy(0)는 스위치(SW)가 온될 때의 Y 전극 전압(Vy)이며, C_p는 패널 커패시터(Cp)의 커패시턴스이다.Here, Vy (0) is the Y electrode voltage Vy when the switch SW is turned on, and C _p is the capacitance of the panel capacitor Cp.

도 4c를 참조하여, 스위치(SW)가 턴온된 상태에서 방전이 일어나지 않은 경우에 방전 공간(50)에 인가되는 전압(V_g)을 계산한다. 그리고 도 4c의 상태에서 Y 전극(10)에 인가된 전압은 V_in으로 가정한다.Referring to FIG. 4C, when no discharge occurs while the switch SW is turned on, the voltage V _g applied to the discharge space 50 is calculated. In addition, it is assumed that the voltage applied to the Y electrode 10 in the state of FIG. 4C is V _in .

이와 같이 Y 전극(10)에 V_in 전압이 인가되면, Y 전극(10)에는 -만큼의 전하가 인가되고 X 전극(20)에는 +만큼의 전하가 인가된다. 이때, 가우스 법칙(Gaussian theorem)을 적용하면 유전체(30, 40) 내부의 전계(electric field)(E₁)와 방전 공간(50) 내부의 전계(E₂)는 각각 수학식 2 및 3과 같이 주어진다.As such, when the V _in voltage is applied to the Y electrode 10, As much charge is applied to the X electrode 20 as + As much charge is applied. In this case, the Gauss's law (Gaussian theorem) to when the dielectric 30 and 40, the interior of the electric field (electric field) (E ₁₎ and the discharge space 50 of the internal electric field (E ₂₎ is as shown in the respective formula 2 and 3 apply Is given.

여기서, 는 Y 전극과 X 전극에 인가되는 전하량을 나타내며, 는 방전 공간 내부에서의 유전율이다.here, Represents the amount of charge applied to the Y electrode and the X electrode, Is the dielectric constant inside the discharge space.

그리고 외부에 인가되는 전압(V_e-V_y)은 전계와 거리의 관계에 의해 수학식 4과 같이 주어지고, 마찬가지로 방전 공간(50)의 전압(V_g)은 수학식 5와 같이 된다.The voltage V _e -V _y applied to the outside is given by Equation 4 by the relationship between the electric field and the distance, and similarly, the voltage V _g of the discharge space 50 is expressed by Equation 5.

수학식 2 내지 수학식 5로부터 Y 또는 X 전극(10, 20)에 인가되는 전하량()과 방전 공간(50) 내부의 전압(V_g)은 각각 수학식 6 및 7과 같이 된다.The amount of charge applied to the Y or X electrodes 10 and 20 from Equations 2 to 5 ) And the voltage V _{g in the} discharge space 50 are represented by Equations 6 and 7, respectively.

여기서, V_w는 방전 공간(50)에서 벽 전하()에 의해 형성되는 전압이다.Where V _w is the wall charge in the discharge space 50 ( Is the voltage formed by

실제로 방전 공간(50) 내부의 길이(d₂)는 유전체(30, 40)의 두께(d₁)에 비해 매우 큰 값이므로, 는 거의 1에 가깝다. 즉, 수학식 7로부터 외부에서 인가되는 전압(V_e-V_in)이 방전 공간(50)에 그대로 인가됨을 알 수 있다.In fact, the length d ₂ inside the discharge space 50 is a very large value compared to the thickness d ₁ of the dielectrics 30 and 40. Is close to one. That is, it can be seen from Equation 7 that the voltage V _e -V _in applied from the outside is directly applied to the discharge space 50.

다음, 도 4d를 참조하여 외부에서 인가되는 전압(V_e-V_in)에 의해 방전이 일어나 Y 전극(10)과 X 전극(20)에 형성된 벽 전하가 만큼 소멸될 때의 방전 공간(50) 내부의 전압(V_g1)을 계산한다. 도 4d에서는 벽 전하 형성시 전극의 전위를 유지하기 위해 전원(V_in)으로부터 전하가 공급되기 때문에, Y 전극(10) 및 X 전극(20)에 인가되는 전하량은 로 증가한다.Next, the discharge occurs due to the voltage V _e -V _in applied from the outside with reference to FIG. 4D, and the wall charges formed on the Y electrode 10 and the X electrode 20 The voltage V _{g1 in} the discharge space 50 at the time of extinction is calculated. In FIG. 4D, since the charge is supplied from the power supply V _in to maintain the potential of the electrode at the time of wall charge formation, the amount of charge applied to the Y electrode 10 and the X electrode 20 is To increase.

도 4d에서 가우스 법칙(Gaussian theorem)을 적용하면 유전체(30, 40) 내부의 전계(E₁) 및 방전 공간(50) 내부의 전계(E₂)는 각각 수학식 8 및 9와 같이 된다.When the Gaussian theorem is applied in FIG. 4D, the electric field E _{1 in} the dielectrics 30 and 40 and the electric field E _{2 in the} discharge space 50 are represented by Equations 8 and 9, respectively.

수학식 8 및 수학식 9로부터, Y 전극(10)과 X 전극(20)에 인가되는 전하량()과 방전 공간 내부의 전압(V_g1)은 각각 수학식 10 및 수학식 11과 같이 된다.From equations (8) and (9), the amount of charges applied to the Y electrode 10 and the X electrode 20 ( ) And the voltage V _{g1 in the} discharge space are as shown in Equations 10 and 11, respectively.

수학식 11에서 는 거의 1이기 때문에, 외부로부터 전압(V_in)이 인가되는 경우에는 방전이 일어났을 때 방전 공간(50) 내부에서 아주 작은 전압 강하만이 발생한다. 따라서 방전에 의해 소멸되는 벽 전하의 양()이 상당히 커야 방전 공간(50) 내부 전압(V_g1)이 줄어들어 방전이 소멸된다.In equation (11) Since is nearly 1, when a voltage V _in is applied from the outside, only a very small voltage drop occurs inside the discharge space 50 when discharge occurs. Thus, the amount of wall charge dissipated by the discharge ( ) Is large enough to reduce the internal voltage (V _g1 ) of the discharge space 50 to dissipate the discharge.

다음, 도 4e를 참조하여 외부에서 인가되는 전압(V_in)에 의해 방전이 일어나 Y 전극(10)과 X 전극(20)에 형성된 벽 전하가 만큼 소멸된 후, 스위치(SW)를 턴오프(방전 공간(50)을 플로팅)시켰을 때의 방전 공간(50) 내부의 전압(V_g2)을 계산한다. 이때, 외부로부터 유입되는 전하가 없으므로 Y 전극(10) 및 X 전극(20)에 인가되어 있는 전하량은 도 4c의 경우와 동일하게 가 된다. 마찬가지로 가우스 법칙을 적용하면 유전체(30, 40) 내부의 전계(E₁)와 방전 공간(50) 내부의 전계(E₂)는 각각 수학식 2 및 수학식 12와 같이 된다.Next, the discharge is caused by the voltage V _in applied from the outside with reference to FIG. 4E, and the wall charges formed on the Y electrode 10 and the X electrode 20 After disappearing as much as possible, the voltage V _{g2 in} the discharge space 50 when the switch SW is turned off (floating the discharge space 50) is calculated. At this time, since there is no charge flowing from the outside, the amount of charge applied to the Y electrode 10 and the X electrode 20 is the same as that of FIG. 4C. Becomes Similarly, applying the Gaussian law of the dielectric (30, 40) of the internal electric field (E ₁₎ and the electric field in the discharge space (50), (E ₂₎ are each such as equation (2) and Equation (12).

수학식 12와 수학식 6으로부터 방전 공간(50)의 전압(V_g2)은 수학식 13과 같이 주어진다.From equations (12) and (6), the voltage V _g2 of the discharge space 50 is given by equation (13).

수학식 13으로부터 알 수 있듯이, 스위치(SW)가 턴오프된 상태(플로팅 상태)에서는 소멸되는 벽 전하에 의해 큰 전압 강하가 있음을 알 수 있다. 즉, 수학식 12 및 수학식 13을 보면 전극의 플로팅 상태가 전압 인가 상태보다 벽 전하에 의한 전압 강하 크기가 1/(1-)배만큼 커짐을 알 수 있다. 결국, 플로팅 상태에서는 벽 전하가 조금 소멸되어도 방전 공간(50) 내부의 전압이 급격히 감소하므로, 전극 사이의 전압이 방전 개시 전압 이하로 되어 방전이 급격히 소멸한다. 즉, 방전 개시 이후에 전극을 플로팅 상태로 하는 것은 방전의 급격한 소멸 메카니즘(quenching mechanism)으로 작용하는 것을 알 수 있다. 그리고 방전 공간(50) 내부의 전압이 감소하는 경우에는 X 전극은 Ve 전압으로 고정되어 있으므로 플로팅되어 있는 Y 전극의 전압(Vy)이 도 3에 나타낸 바와 같이 일정 전압만큼 증가한다.As can be seen from Equation 13, it can be seen that there is a large voltage drop due to the wall charge which disappears in the state in which the switch SW is turned off (floating state). That is, in the equations (12) and (13), the voltage drop due to the wall charge is 1 / (1- It can be seen that it is larger by). As a result, in the floating state, even if the wall charges are slightly dissipated, the voltage in the discharge space 50 decreases rapidly, so that the voltage between the electrodes becomes less than or equal to the discharge start voltage, and the discharge is extinguished rapidly. That is, it can be seen that the floating state of the electrode after the start of discharge serves as a sudden quenching mechanism of the discharge. When the voltage inside the discharge space 50 decreases, the X electrode is fixed to the Ve voltage, so that the voltage Vy of the floating Y electrode is increased by a predetermined voltage as shown in FIG. 3.

다시 도 3을 보면, Y 전극 전압이 하강하여 방전이 발생할 때 Y 전극이 플로팅되면, 앞에서 설명한 방전 소멸 메커니즘에 의해 Y 및 X 전극에 형성된 벽 전하가 조금 소멸된 상태에서 방전이 소멸하게 된다. 이러한 동작을 계속 반복하면, Y 및 X 전극에 형성된 벽 전하를 조금씩 소거하면서 벽 전하를 원하는 상태까지 제어할 수 있다. 즉, 리셋 기간(Pr)의 하강 램프 기간(Pr3)에서 원하는 벽 전하 상태까지 정확하게 제어할 수 있게 된다. Referring to FIG. 3 again, if the Y electrode floats when the discharge occurs due to the drop of the Y electrode voltage, the discharge disappears while the wall charges formed on the Y and X electrodes are slightly lost by the discharge dissipation mechanism described above. By repeating this operation, it is possible to control the wall charges to a desired state while gradually erasing the wall charges formed on the Y and X electrodes. That is, it is possible to accurately control the desired wall charge state in the falling ramp period Pr3 of the reset period Pr.

본 발명의 실시예에서는 리셋 기간(Pr)의 하강 램프 기간(Pr3)에서만 설명하였지만, 본 발명은 이에 한정되지 않고 하강 램프를 사용하여 벽 전하를 제어하는 모든 경우에 적용할 수 있다. Although the embodiment of the present invention has been described only in the falling ramp period Pr3 of the reset period Pr, the present invention is not limited to this and can be applied to all cases of controlling the wall charge using the falling ramp.

또한, 본 발명의 실시예에서는 전극의 전압이 하강하고 플로팅되는 파형에 대해서 설명하였지만, 전극의 전압이 상승하고 플로팅되는 파형에도 위에서 설명한 방전의 급격한 소멸 메카니즘을 적용할 수도 있다. 즉, 전극에 상승 램프 전압을 인가하는 대신에 전극의 전압을 상승시킨 후에 플로팅시키는 동작을 반복할 수도 있다.In addition, the embodiment of the present invention has been described with respect to the waveform in which the voltage of the electrode drops and floats, but the abrupt disappearance mechanism of the discharge described above may also be applied to the waveform in which the voltage of the electrode rises and floats. That is, instead of applying the rising ramp voltage to the electrode, the floating operation may be repeated after raising the voltage of the electrode.

아래에서는 전극에 인가되는 전압을 하강시킨 후 플로팅시키는 동작을 반복할 수 있는 구동 회로에 대하여 도 5 내지 도 8을 참조하여 설명한다. 이러한 구동 회로는 도 2의 구동 파형에서는 Y 전극에 연결되는 Y 전극 구동부(500)에 형성될 수 있다. Hereinafter, a driving circuit capable of repeating the operation of lowering the voltage applied to the electrode and then floating it will be described with reference to FIGS. 5 to 8. The driving circuit may be formed in the Y electrode driver 500 connected to the Y electrode in the driving waveform of FIG. 2.

도 5는 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이며, 도 6은 도 5의 구동 회로에 의한 구동 파형도이다. 도 7 및 도 8은 본 발명의 제2 및 제3 실시예에 따른 구동 회로의 개략적인 회로도이다. 도 5의 패널 커패시터(Cp)는 도 4a에서 설명한 바와 같이 Y 전극과 X 전극 사이에 형성되는 용량성 부하로서, 패널 커패시터(Cp)의 제2단에는 접지 전압이 인가되어 있는 것으로 하고, 패널 커패시터(Cp)는 일정량의 전하로 충전되어 있는 것으로 가정한다. FIG. 5 is a schematic circuit diagram of a driving circuit according to a first embodiment of the present invention, and FIG. 6 is a driving waveform diagram of the driving circuit of FIG. 7 and 8 are schematic circuit diagrams of a driving circuit according to the second and third embodiments of the present invention. The panel capacitor Cp of FIG. 5 is a capacitive load formed between the Y electrode and the X electrode as described with reference to FIG. 4A, and a ground voltage is applied to the second end of the panel capacitor Cp. Assume that (Cp) is charged with a certain amount of charge.

도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 회로는 트랜지스터(SW), 커패시터(Cd), 저항(R), 다이오드(D1, D2) 및 제어 신호 전압원(Vg)을 포함한다. 트랜지스터(SW)의 드레인은 패널 커패시터(Cp)의 제1단에 연결되고 소스가 커패시터(Cd)의 제1단에 연결되어 있다. 커패시터(Cd)의 제2단은 접지단(0)에 연결되어 있다. 제어 신호 전압원(Vg)은 트랜지스터(SW)의 게이트와 접지단(0) 사이에 연결되어 트랜지스터(SW)에 제어 신호(Sg)를 공급한다. As shown in FIG. 5, the driving circuit according to the first embodiment of the present invention includes a transistor SW, a capacitor Cd, a resistor R, diodes D1 and D2 and a control signal voltage source Vg. . The drain of the transistor SW is connected to the first end of the panel capacitor Cp and the source is connected to the first end of the capacitor Cd. The second end of the capacitor Cd is connected to the ground terminal 0. The control signal voltage source Vg is connected between the gate of the transistor SW and the ground terminal 0 to supply the control signal Sg to the transistor SW.

그리고 다이오드(D1)와 저항(R1)은 커패시터(Cd)의 제1단과 제어 신호 전압원(Vg) 사이에 연결되어 커패시터(Cd)가 방전될 수 있는 방전 경로를 형성한다. 다이오드(D2)는 접지단(0)과 트랜지스터(SW)의 게이트 사이에 연결되어 트랜지스터(SW)의 게이트 전압을 클램핑한다. 또한, 도시하지는 않았지만 제어 신호 전압원(Vg)과 트랜지스터(SW) 사이에는 저항이 더 포함될 수 있으며, 트랜지스터(SW)의 게이트와 접지단(0) 사이에도 저항이 더 포함될 수 있다. The diode D1 and the resistor R1 are connected between the first end of the capacitor Cd and the control signal voltage source Vg to form a discharge path through which the capacitor Cd can be discharged. The diode D2 is connected between the ground terminal 0 and the gate of the transistor SW to clamp the gate voltage of the transistor SW. Although not shown, a resistor may be further included between the control signal voltage source Vg and the transistor SW, and a resistor may be further included between the gate and the ground terminal 0 of the transistor SW.

다음, 도 6을 참조하여 도 5의 구동 회로의 동작에 대하여 상세하게 설명한다. 그리고 설명의 편의상 도 6의 파형에서는 방전이 일어나지 않은 것으로 가정하고 설명한다. 만약 방전이 일어난다면 도 6의 파형은 도 3에 나타내 파형과 같이 플로팅 기간에서 V_p 전압이 증가하는 형태로 주어질 것이다.Next, the operation of the driving circuit of FIG. 5 will be described in detail with reference to FIG. 6. For convenience of explanation, the waveform of FIG. 6 assumes that no discharge occurs. If discharge occurs, the waveform of FIG. 6 will be given in the form of increasing V _p voltage in the floating period as shown in FIG. 3.

도 6에 나타낸 바와 같이, 게이트 전압원(Vg)에서 공급되는 제어 신호(Sg)는 트랜지스터(SW)를 턴온시키기 위한 하이 레벨 전압과 트랜지스터(SW)를 턴오프시키기 위한 로우 레벨 전압을 교대로 가진다.As shown in FIG. 6, the control signal Sg supplied from the gate voltage source Vg alternates between a high level voltage for turning on the transistor SW and a low level voltage for turning off the transistor SW.

먼저, 하이 레벨의 제어 신호(Sg)에 의해 트랜지스터(SW)가 턴온되면 패널 커패시터(Cp)에 축적되어 있는 전하가 커패시터(Cd)로 이동하게 된다. 커패시터(Cd)에 전하가 축적되면 커패시터(Cd)의 제1단 전압이 상승하게 되어 트랜지스터(SW)의 소스 전압이 상승하게 된다. 그런데 커패시터(Cd)의 제2단을 기준으로 할 때, 트랜지스터(SW)의 게이트 전압은 트랜지스터(SW)를 턴온할 때의 전압으로 유지되는 반면, 커패시터(Cd)의 제1단 전압이 상승하므로 트랜지스터(SW)의 소스 전압이 상대적으로 증가하게 된다. 이때, 트랜지스터(SW)의 소스 전압이 일정 전압까지 상승하게 되면, 트랜지스터(SW)의 게이트-소스 전압이 트랜지스터(SW)의 문턱 전압(V_t)보다 작아져서 트랜지스터(SW)는 턴오프된다.First, when the transistor SW is turned on by the high level control signal Sg, the charge accumulated in the panel capacitor Cp is transferred to the capacitor Cd. When charge is accumulated in the capacitor Cd, the voltage at the first stage of the capacitor Cd is increased to increase the source voltage of the transistor SW. However, when referring to the second end of the capacitor Cd, the gate voltage of the transistor SW is maintained at the voltage when the transistor SW is turned on, whereas the voltage at the first end of the capacitor Cd increases. The source voltage of the transistor SW is relatively increased. At this time, when the source voltage of the transistor SW rises to a predetermined voltage, the gate-source voltage of the transistor SW becomes smaller than the threshold voltage V _{t of} the transistor SW, so that the transistor SW is turned off.

즉, 제어 신호의 하이 레벨 전압과 트랜지스터(SW)의 소스 전압의 차이가 트랜지스터(SW)의 문턱 전압(V_t)보다 작아질 때 트랜지스터(SW)가 턴오프된다. 이와 같이 트랜지스터(SW)가 턴오프되면 패널 커패시터(Cp)에 공급되는 전압이 차단되므로 패널 커패시터(Cp)는 플로팅 상태로 된다. 그리고 트랜지스터(M1)가 턴오프될 때 커패시터(Cd)에 축적되는 전하량(ΔQ_i)은 수학식 14와 같이 된다. 이때, 커패시터(Cd) 의 커패시턴스(C_d)를 적절하게 설정하면 패널 커패시터(Cp)의 전압이 하강하는 기간(T_ri)을 제어 신호(Sg)가 하이 레벨인 기간(T_on)보다 짧게 할 수 있다. 즉, 제어 신호(Sg)의 레벨 제어로 패널 커패시터(Cp)를 플로팅시키는 것보다 빨리 플로팅시킬 수 있다. 그리고 제어 신호(Sg)가 로우 레벨로 되는 경우에도 트랜지스터(SW)는 계속 턴오프되어 있으므로 플로팅 기간(T_fi)을 하강 전압 인가 기간(T_ri)보다 길게 할 수 있다.That is, the transistor SW is turned off when the difference between the high level voltage of the control signal and the source voltage of the transistor SW is smaller than the threshold voltage V _{t of} the transistor SW. As such, when the transistor SW is turned off, the voltage supplied to the panel capacitor Cp is cut off, and thus the panel capacitor Cp is in a floating state. When the transistor M1 is turned off, the amount of charge ΔQ _i accumulated in the capacitor Cd is expressed by Equation 14. At this time, if the capacitance C _d of the capacitor Cd is appropriately set, the period T _{ri at} which the voltage of the panel capacitor Cp falls is shorter than the period T _on at which the control signal Sg is at the high level. Can be. That is, the level control of the control signal Sg may cause the floating of the panel capacitor Cp faster than the floating of the panel capacitor Cp. In addition, even when the control signal Sg is at the low level, since the transistor SW is continuously turned off, the floating period T _fi may be longer than the falling voltage application period T _ri .

여기서, V_cc는 제어 신호의 하이 레벨 전압이며 V_t는 트랜지스터(SW)의 문턱 전압이고 C_d는 커패시터(Cd)의 커패시턴스이다.Here, V _cc is the high level voltage of the control signal, V _t is the threshold voltage of the transistor SW and C _d is the capacitance of the capacitor Cd.

그리고 커패시터(Cd)에 축적된 전하량(ΔQ_i)만큼의 전하가 패널 커패시터(Cp)로부터 공급되었으므로, 패널 커패시터(Cp)의 전압 감소량(ΔV_pi)은 수학식 15와 같이 된다.Since the charge equal to the charge amount ΔQ _i stored in the capacitor Cd is supplied from the panel capacitor Cp, the voltage decrease amount ΔV _pi of the panel capacitor Cp is expressed by Equation 15.

여기서, C_p는 패널 커패시터(Cp)의 커패시턴스이다.Here, C _p is the capacitance of the panel capacitor C _p .

다음, 제어 신호가 로우 레벨로 되면 커패시터(Cd)의 제1단 전압이 게이트 전압원(Vg) 전압보다 더 높으므로 커패시터(Cd), 다이오드(D1), 저항(R1) 및 게이트 전압원(Vg)의 경로를 통해 커패시터(Cd)는 방전하게 된다. 이때, 커패시터(Cd)는 (V_cc-V_t)의 전압이 충전된 상태에서 방전하게 되므로, 방전에 의해 커패시터(Cd)의 전압이 감소하는 양(ΔV_d)은 수학식 16과 같이 주어진다.Next, when the control signal goes low, the voltage at the first stage of the capacitor Cd is higher than the voltage of the gate voltage source Vg, so that the voltage of the capacitor Cd, the diode D1, the resistor R1, and the gate voltage source Vg is increased. Through the path, the capacitor Cd is discharged. At this time, since the capacitor Cd discharges while the voltage of (V _cc −V _t ) is charged, the amount ΔV _{d at} which the voltage of the capacitor Cd decreases due to discharge is given by Equation 16 below.

여기서, R₁은 저항(R1)의 저항값이다.Here, R ₁ is the resistance value of the resistor R1.

그리고 커패시터(Cd)에서 방전되는 전하량(ΔQ_d)은 제어 신호가 로우 레벨로 유지되는 시간(T_off)에 따라 수학식 17과 같이 되며, 커패시터(Cd)에 남아있는 전하량(Q_d)은 수학식 18과 같이 된다.The amount of charge ΔQ _d discharged from the capacitor Cd is represented by Equation 17 according to the time T _off when the control signal is maintained at the low level, and the amount of charge Q _d remaining in the capacitor Cd is (18)

다음, 제어 신호가 다시 하이 레벨로 되면 트랜지스터(SW)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 전하가 이동하게 된다. 앞에서 설명한 것처럼 커패시터(Cd)에 ΔQ_i만큼의 전하가 축적되어 있으면 트랜지스터(SW)가 턴오프되므로, 패널 커패시터(Cp)에서 ΔQ_d만큼의 전하가 다시 커패시터(Cd)로 이동하면 트랜지스터(SW)는 턴오프된다. 따라서 패널 커패시터(Cp)에서 감소하는 전압(ΔV_p)은 수학식 19와 같이 된다.Next, when the control signal becomes high again, the transistor SW is turned on to transfer charge from the panel capacitor Cp to the capacitor Cd. As described above, when the charge of ΔQ _i is accumulated in the capacitor Cd, the transistor SW is turned off. Therefore, when the charge of ΔQ _d is moved from the panel capacitor Cp to the capacitor Cd, the transistor SW is turned off. Is turned off. Therefore, the voltage ΔV _p decreasing in the panel capacitor Cp is expressed by Equation 19.

앞에서 설명한 것처럼, 패널 커패시터(Cp)에서 ΔV_p만큼의 전압이 감소하면 커패시터(Cd)의 전압이 증가하여 트랜지스터(SW)는 턴오프된다. 그리고 제어 신호(Sg)가 로우 레벨로 되면 트랜지스터(SW)가 턴오프된 상태에서 커패시터(Cd)는 방전하게 된다. 즉, 제어 신호(Sg)의 하이 레벨에 응답하여 패널 커패시터(Cp)의 전압이 하강하는 기간(T_r)과 커패시터(Cd)의 전압 상승에 따라 패널 커패시터(Cp)가 플로팅되는 기간(T_f)이 계속 반복되게 된다. 따라서 전압 하강과 플로팅이 반복되는 하강 램프 전압을 전극에 인가할 수 있게 된다.As described above, when the voltage of ΔV _p decreases in the panel capacitor Cp, the voltage of the capacitor Cd increases and the transistor SW is turned off. When the control signal Sg becomes low, the capacitor Cd is discharged while the transistor SW is turned off. That is, the control signal (Sg) period the voltage drops in response to the high level of the panel capacitor (Cp) (T _r) and the capacitor (Cd) is that the floating period (T _f panel capacitor (Cp) in response to the voltage rise of the ) Will continue to repeat. Therefore, it is possible to apply the falling ramp voltage to the electrode which is repeated voltage drop and floating.

본 발명의 제1 실시예에서는 전압 하강과 플로팅을 반복시키기 위해 방전 경로를 형성하였지만, 전압 하강과 플로팅을 한번만 하는 경우에는 방전 경로가 없어도 된다. 또한 방전 경로는 제어 신호 전압원(Vg)에 연결되지 않고 다른 경로로 형성될 수 있다. 예를 들어, 커패시터(Cp)의 제1단과 접지단 사이에 스위치를 연결하여 방전 경로로 사용할 수 있다. 이와 같이 하면, 커패시터(Cp)를 방전시키는 기간(T_off)에 스위치를 턴온하면 된다.In the first embodiment of the present invention, although the discharge path is formed to repeat the voltage drop and the floating, the discharge path may not be necessary when the voltage drop and the float are performed only once. In addition, the discharge path may be formed in another path without being connected to the control signal voltage source Vg. For example, a switch may be connected between the first end of the capacitor Cp and the ground to be used as a discharge path. In this case, the switch may be turned on in the period T _off for discharging the capacitor Cp.

그리고 수학식 19를 보면 패널 커패시터(Cp)에서 감소하는 전압은 저항(R1)과 제어 신호(Sg)의 로우 레벨 기간(T_off)에 의해 결정되므로, 제어 신호(Sg)의 듀티를 조절함으로써 패널 커패시터(Cp)의 전압 감소량을 조절할 수 있다. 또한 도 7에 나타낸 바와 같이, 저항(R1)에 가변 저항(R2)을 병렬로 연결하여 가변 저항(R2)의 크기를 조절하여 패널 커패시터(Cp)의 전압 감소량을 조절할 수도 있다. 물론, 가변 저항(R2)을 저항(R1)에 병렬로 연결하지 않고 저항(R1) 대신에 가변 저항(R2)을 연결할 수도 있다.In Equation 19, since the voltage decreasing in the panel capacitor Cp is determined by the low level period T _off of the resistor R1 and the control signal Sg, the panel is controlled by adjusting the duty of the control signal Sg. The voltage reduction amount of the capacitor Cp can be adjusted. In addition, as shown in FIG. 7, the amount of voltage reduction of the panel capacitor Cp may be adjusted by connecting the variable resistor R2 to the resistor R1 in parallel to adjust the size of the variable resistor R2. Of course, instead of connecting the variable resistor R2 to the resistor R1 in parallel, the variable resistor R2 may be connected instead of the resistor R1.

또한, 도 8에 나타낸 바와 같이 패널 커패시터(Cp)에서 방전되는 전류의 크기를 제한하기 위해 패널 커패시터(Cp)와 트랜지스터(SW) 사이에 저항(R3)을 연결할 수도 있다. 그리고 저항(R3) 대신에 전류의 크기를 제한할 수 있는 다른 소자, 예를 들어 인덕터(도시하지 않음)를 사용할 수도 있다. In addition, as shown in FIG. 8, a resistor R3 may be connected between the panel capacitor Cp and the transistor SW to limit the amount of current discharged from the panel capacitor Cp. Instead of the resistor R3, another element that can limit the magnitude of the current, for example, an inductor (not shown) may be used.

도 5 내지 도 8에서 설명한 구동 회로에서, 커패시터(Cd)의 일정 전압까지 충전되는 경우에 트랜지스터(SW)가 턴오프되므로, 커패시터(Cd)의 제1단에서 제2단 방향으로 흐르는 전류는 트랜지스터(SW)의 게이트-소스 전압에 의해 제어된다. 그런데 트랜지스터(SW)에는 일반적으로 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있으므로, 패널 커패시터(Cp)의 전압이 커패시터(Cd)가 연결된 전원의 전압(도 5에서는 접지 전압)보다 낮은 경우에 커패시터(Cd)의 제2단에서 제1단 방향으로 전류가 흐를 수 있다. 그리고 도 5 내지 도 8의 구동 회로에서는 이 방향으로 흐르는 전류를 제어할 수 있는 수단이 없으므로 커패시터(Cd)에 전압이 계속 충전될 수 있다. 그러면 커패시터(Cd)의 제2단 전압이 제1단 전압보다 커패시터(Cd)에 충전된 전압만큼 상대적으로 높아지고, 이에 따라 트랜지스터(SW)의 게이트 전압이 커패시터(Cd)의 제1단 전압, 즉 트랜지스터(SW)의 소스 전압보다 커패시터(Cd)에 충전된 전압만큼 상대적으로 높아진다. 따라서 트랜지스터(SW)의 게이트-소스 전압이 커패시터(Cd)에 충전된 전압만큼 높아지게 되는데, 이 전압이 트랜지스터(SW)의 게이트와 소스 사이의 내압보다 크면 트랜지스터(SW)가 파괴될 수 있다. In the driving circuit described with reference to FIGS. 5 to 8, when the transistor SW is turned off when charged to a predetermined voltage of the capacitor Cd, the current flowing in the direction from the first end to the second end of the capacitor Cd is a transistor. It is controlled by the gate-source voltage of (SW). However, since the transistor SW has a body diode generally formed from a source to a drain direction, the capacitor (when the voltage of the panel capacitor Cp is lower than the voltage of the power source to which the capacitor Cd is connected (ground voltage in FIG. 5) is used. A current may flow in the direction of the first end from the second end of Cd). In the driving circuit of FIGS. 5 to 8, since there is no means for controlling the current flowing in this direction, the voltage may be continuously charged to the capacitor Cd. Then, the voltage of the second stage of the capacitor Cd is relatively higher than the voltage of the first stage voltage by the voltage charged in the capacitor Cd, so that the gate voltage of the transistor SW is increased by the voltage of the first stage of the capacitor Cd, that is, The source voltage of the transistor SW is relatively higher than the voltage charged in the capacitor Cd. Therefore, the gate-source voltage of the transistor SW is increased by the voltage charged in the capacitor Cd. If the voltage is greater than the breakdown voltage between the gate and the source of the transistor SW, the transistor SW may be destroyed.

아래에서는 이와 같이 커패시터(Cd)의 제2단에서 제1단 방향으로 흐르는 전류에 의해 트랜지스터(SW)가 파괴될 수 있는 현상을 방지하기 위한 실시예에 대해서 도 9 및 도 10을 참조하여 상세하게 설명한다. Hereinafter, an embodiment for preventing the transistor SW from being destroyed by the current flowing in the second end direction of the capacitor Cd in this manner will be described in detail with reference to FIGS. 9 and 10. Explain.

도 9 및 도 10은 각각 본 발명의 제4 및 제5 실시예에 따른 구동 회로의 개략적인 회로도이다. 도 9 및 도 10에서는 설명의 편의를 위해 트랜지스터(SW)의 바디 다이오드를 도시하였다. 9 and 10 are schematic circuit diagrams of driving circuits according to fourth and fifth embodiments of the present invention, respectively. 9 and 10 illustrate the body diode of the transistor SW for convenience of description.

도 9를 보면, 본 발명의 제4 실시예에 따른 구동 회로는 다이오드(D3)가 커패시터(Cd)에 병렬로 연결되어 있는 점을 제외하면 도 5의 구동 회로와 동일한 구조를 가진다. 즉, 다이오드(D3)의 애노드가 커패시터(Cd)의 제2단에 연결되고 다이오드(D3)의 캐소드가 커패시터(Cd)의 제1단에 연결되어 있다. 이와 같이 하면, 커패시터(Cd)의 제2단 전압이 패널 커패시터(Cp)의 전압보다 높은 경우에 트랜지스터(SW)의 바디 다이오드에 의해서 발생하는 전류가 다이오드(D3)를 통하여 흐르게 되므로, 커패시터(Cd)에 전압이 충전되지 않는다. 커패시터(Cd)에 전압이 충전되지 않으므로 트랜지스터(SW)의 게이스와 소스 사이의 전압이 내압이 이상으로 증가하는 경우가 발생하지 않는다. 9, the driving circuit according to the fourth embodiment of the present invention has the same structure as the driving circuit of FIG. 5 except that the diode D3 is connected in parallel to the capacitor Cd. That is, an anode of the diode D3 is connected to the second end of the capacitor Cd and a cathode of the diode D3 is connected to the first end of the capacitor Cd. In this case, when the second stage voltage of the capacitor Cd is higher than the voltage of the panel capacitor Cp, the current generated by the body diode of the transistor SW flows through the diode D3, so that the capacitor Cd ) Is not charged. Since the voltage is not charged in the capacitor Cd, the voltage between the source and the source of the transistor SW does not increase withstand voltage abnormally.

그리고 도 10을 보면, 본 발명의 제5 실시예에 따른 구동 회로는 패널 커패시터(Cp)와 트랜지스터(SW) 사이에 다이오드(D4)가 직렬로 연결되어 있는 점을 제외하면 도 5의 구동 회로와 동일한 구조를 가진다. 즉, 다이오드(D4)의 애노드가 패널 커패시터(Cp)의 제1단에 연결되고 다이오드(D4)의 캐소드가 트랜지스터(SW)의 드레인에 연결되어 있다. 이와 같이 하면, 다이오드(D4)가 트랜지스터(SW)의 바디 다이오드와 반대 방향으로 연결되므로, 트랜지스터(SW)의 바디 다이오드에 의해서 발생하는 전류 흐름이 차단된다. 그리고 도 10에서는 다이오드(D4)를 패널 커패시터(Cp)와 트랜지스터(SW) 사이에 연결하였지만, 이에 한정되지 않고 다이오드(D4)를 패널 커패시터(Cp), 트랜지스터(SW), 커패시터(Cd)에 의해 형성되는 경로 중 어디에도 형성할 수 있다. Referring to FIG. 10, the driving circuit according to the fifth embodiment of the present invention is connected to the driving circuit of FIG. 5 except that the diode D4 is connected in series between the panel capacitor Cp and the transistor SW. Have the same structure. That is, an anode of the diode D4 is connected to the first end of the panel capacitor Cp and a cathode of the diode D4 is connected to the drain of the transistor SW. In this way, since the diode D4 is connected to the body diode of the transistor SW in the opposite direction, the current flow generated by the body diode of the transistor SW is blocked. In FIG. 10, the diode D4 is connected between the panel capacitor Cp and the transistor SW. However, the diode D4 is connected to the panel capacitor Cp, the transistor SW, and the capacitor Cd. It can form in any of the path | route formed.

이상, 도 5 내지 도 10에서는 하강 파형을 생성하기 위해 패널 커패시터(Cp)에 충전된 전압을 방전시키는 방법에 대해서 설명하였지만, 본 발명은 이에 한정되지 않고 패널 커패시터(Cp)에 전압을 충전하여 상승 파형을 생성하는 방법에도 적용될 수 있다. 아래에서는 이러한 실시예에 대하여 도 11 내지 도 13을 참조하여 설명한다. In the above, the method of discharging the voltage charged in the panel capacitor Cp in order to generate the falling waveform has been described above. However, the present invention is not limited thereto, and the voltage is increased in the panel capacitor Cp. The same may be applied to a method for generating a waveform. Hereinafter, such an embodiment will be described with reference to FIGS. 11 to 13.

도 11 내지 도 13은 각각 본 발명의 제6 내지 제8 실시예에 따른 구동 회로의 개략적인 회로도이다. 도 12 및 도 13에서도 설명의 편의상 트랜지스터(SW)의 바디 다이오드를 도시하였다. 11 to 13 are schematic circuit diagrams of driving circuits according to sixth to eighth embodiments of the present invention, respectively. 12 and 13 also illustrate a body diode of the transistor SW for convenience of description.

도 11에 나타낸 바와 같이, 본 발명의 제6 실시예에 따른 구동 회로에서는 도 5와 달리 트랜지스터(M1)의 드레인이 높은 전압(Vset)을 공급하는 전원에 연결되고, 트랜지스터(M1)의 소스와 패널 커패시터(Cp)의 제1단(Y 전극) 사이에 커패시터(Cd)가 연결되어 있다. 도 11에서는 트랜지스터(SW)가 턴온되면 Vset 전압에 의해 커패시터(Cd)와 패널 커패시터(Cp)가 충전되고 커패시터(Cd)의 전압이 일정 전압까지 증가하면 트랜지스터(SW)가 턴오프된다. 그리고 나머지 동작은 위에서 설명한 실시예로부터 당업자라면 용이하게 알 수 있으므로 자세한 설명을 생략한다. As shown in FIG. 11, in the driving circuit according to the sixth embodiment of the present invention, unlike FIG. 5, the drain of the transistor M1 is connected to a power supply for supplying a high voltage Vset, and the source of the transistor M1 The capacitor Cd is connected between the first terminal Y electrode of the panel capacitor Cp. In FIG. 11, when the transistor SW is turned on, the capacitor Cd and the panel capacitor Cp are charged by the Vset voltage, and when the voltage of the capacitor Cd increases to a predetermined voltage, the transistor SW is turned off. Since the rest of the operation can be easily understood by those skilled in the art from the above-described embodiment, a detailed description thereof will be omitted.

도 11의 구동 회로에서도 트랜지스터(SW)의 바디 다이오드 때문에 커패시터(Cd)의 제2단에서 제1단 방향으로 전류가 흘러서 트랜지스터(SW)가 파괴될 수 있다. 따라서 도 9 및 도 10에서 설명한 것처럼 다이오드를 도 11의 구동 회로에 연결할 수 있다. In the driving circuit of FIG. 11, current may flow from the second end of the capacitor Cd to the first end due to the body diode of the transistor SW, and thus the transistor SW may be destroyed. Therefore, as described with reference to FIGS. 9 and 10, the diode may be connected to the driving circuit of FIG. 11.

즉, 도 12를 보면, 도 9에서 설명한 것처럼 다이오드(D3)의 애노드가 커패시터(Cd)의 제2단에 연결되고 다이오드(D3)의 캐소드가 커패시터(Cd)의 제1단에 연결될 수 있다. 그러면 트랜지스터(SW)의 바디 다이오드에 의해서 형성되는 전류가 다이오드(D3)를 통과하여 흐르므로 커패시터(Cd)에 전압이 충전되는 것을 차단할 수 있다. That is, referring to FIG. 12, the anode of the diode D3 may be connected to the second end of the capacitor Cd and the cathode of the diode D3 may be connected to the first end of the capacitor Cd as described with reference to FIG. 9. Then, since the current formed by the body diode of the transistor SW flows through the diode D3, the voltage of the capacitor Cd can be blocked.

그리고 도 13을 보면, 도 10에서 설명한 것처럼 다이오드(D4)의 애노드가 커패시터(Cd)의 제2단에 연결되고 다이오드(D4)의 캐소드가 패널 커패시터(Cp)의 제1단에 연결되어 있다. 그러면 트랜지스터(SW)의 바디 다이오드에 의해서 형성되는 전류가 다이오드(D4)에 의해 차단되므로 커패시터(Cd)에 전압이 충전되는 것을 차단할 수 있다. 그리고 도 10에서 설명한 것처럼 다이오드(D4)는 Vset 전압, 트랜지스터(SW), 커패시터(Cd) 및 패널 커패시터(Cp)에 의해 형성되는 경로 중 어디에도 형성될 수 있다. 13, the anode of the diode D4 is connected to the second end of the capacitor Cd and the cathode of the diode D4 is connected to the first end of the panel capacitor Cp as described with reference to FIG. 10. Then, since the current formed by the body diode of the transistor SW is blocked by the diode D4, the voltage of the capacitor Cd can be blocked. As described with reference to FIG. 10, the diode D4 may be formed anywhere in the path formed by the Vset voltage, the transistor SW, the capacitor Cd, and the panel capacitor Cp.

이상, 본 발명의 실시예에서는 주사 전극을 플로팅시키는 방법을 위주로 설명하였지만, 본 발명은 주사 전극, 유지 전극 및 어드레스 전극으로 이루어지는 방전 셀에서 어느 하나의 전극을 플로팅시키는 모든 방법에 적용될 수 있다. As mentioned above, although the method of floating a scan electrode was mainly demonstrated in the Example of this invention, this invention can be applied to all the methods of floating any one electrode in the discharge cell which consists of a scan electrode, a sustain electrode, and an address electrode.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명에 의하면, 방전 셀을 형성하는 전극에 인가되는 전압을 하강 또는 상승시킨 다음 전극을 플로팅시키는 동작을 반복할 수 있는 구동 회로를 제공할 수 있다. 그리고 이러한 동작에 의하여 방전 셀에 형성되는 벽 전하를 미세하게 제어할 수 있다. 또한 트랜지스터(SW)의 바디 다이오드에 의해 형성되는 전류에 의해 발생할 수 있는 트랜지스터(SW)의 파괴를 방지할 수 있다. According to the present invention, it is possible to provide a driving circuit capable of repeating the operation of floating the electrode after decreasing or raising the voltage applied to the electrode forming the discharge cell. By this operation, the wall charges formed in the discharge cells can be finely controlled. In addition, it is possible to prevent destruction of the transistor SW, which may be generated by the current formed by the body diode of the transistor SW.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다. 1 is a schematic diagram of a plasma display panel according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 2 is a driving waveform diagram of a plasma display panel according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 구동 파형과 방전 전류를 나타내는 도면이다. 3 is a view showing a driving waveform and a discharge current according to an embodiment of the present invention.

도 4a는 유지 전극과 주사 전극에 의해 형성되는 방전 셀을 모델링한 도면이다. 4A is a diagram illustrating a discharge cell formed by a sustain electrode and a scan electrode.

도 4b는 도 4a의 등가 회로도이다. 4B is an equivalent circuit diagram of FIG. 4A.

도 4c는 도 4a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다. 4C is a diagram illustrating a case where no discharge occurs in the discharge cell of FIG. 4A.

도 4d는 도 4a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이다. 4D is a diagram illustrating a state in which a voltage is applied when a discharge occurs in the discharge cell of FIG. 4A.

도 4e는 도 4a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. FIG. 4E is a diagram illustrating a floating state when discharge occurs in the discharge cell of FIG. 4A.

도 5는 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이다. 5 is a schematic circuit diagram of a driving circuit according to a first embodiment of the present invention.

도 6은 도 5의 구동 회로에 의한 구동 파형도이다. 6 is a driving waveform diagram of the driving circuit of FIG. 5.

도 7 내지 도 13은 각각 본 발명의 다른 실시예에 따른 구동 회로의 개략적인 회로도이다. 7 to 13 are schematic circuit diagrams of a driving circuit according to another embodiment of the present invention, respectively.

Claims (20)

적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 상기 용량성 부하에 제1 주 단자가 전기적으로 연결되고 제1 전압을 공급하는 전원에 제2 주 단자가 전기적으로 연결되며, 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 턴온되는 트랜지스터, A first main terminal electrically connected to the capacitive load, a second main terminal electrically connected to a power supply for supplying a first voltage, and a transistor turned on in response to a first level of a control signal applied to a control terminal; 상기 용량성 부하, 상기 트랜지스터 및 상기 전원에 의해 형성되는 경로에 형성되는 커패시터, A capacitor formed in a path formed by the capacitive load, the transistor, and the power source, 상기 제어 신호의 제2 레벨에 응답하여 상기 커패시터에 저장된 전압 중 적어도 일부를 방전시키는 방전 경로, 그리고 A discharge path for discharging at least a portion of the voltage stored in the capacitor in response to the second level of the control signal, and 상기 트랜지스터의 바디 다이오드 방향의 전류가 상기 커패시터에 흐르는 것을 차단하는 제1 다이오드A first diode that blocks current in the body diode direction of the transistor from flowing to the capacitor 를 포함하며, Including; 상기 제어 신호는 상기 제1 레벨과 제2 레벨을 교대로 가지며, The control signal alternately has the first level and the second level, 상기 트랜지스터의 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 상기 트랜지스터가 턴온되어 상기 용량성 부하의 전압이 변경되며, The transistor is turned on in response to a first level of a control signal applied to a control terminal of the transistor to change the voltage of the capacitive load, 상기 용량성 부하의 전압이 변경되는 동안 상기 커패시터에 제2 전압이 충전되면 상기 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치. And the transistor is turned off when the second voltage is charged in the capacitor while the voltage of the capacitive load is changed. 제1항에 있어서, The method of claim 1, 상기 제1 다이오드는 상기 커패시터에 병렬로 전기적으로 연결되며, 상기 트랜지스터의 바디 다이오드와 동일한 방향으로 형성되는 플라즈마 디스플레이 패널의 구동 장치. And the first diode is electrically connected in parallel to the capacitor and is formed in the same direction as the body diode of the transistor. 제1항에 있어서, The method of claim 1, 상기 제1 다이오드는 상기 용량성 부하, 상기 트랜지스터 및 상기 전원에 의해 형성되는 경로에 형성되며, 상기 트랜지스터의 바디 다이오드와 반대 방향으로 형성되는 플라즈마 디스플레이 패널의 구동 장치. And the first diode is formed in a path formed by the capacitive load, the transistor, and the power source, and is formed in a direction opposite to the body diode of the transistor. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 트랜지스터는 상기 커패시터에 충전된 상기 제2 전압과 상기 제1 레벨의 제어 신호에 의한 상기 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프되는 플라즈마 디스플레이 패널의 구동 장치. And the transistor is turned off due to a difference between the second voltage charged in the capacitor and a control terminal voltage of the transistor due to the control signal of the first level. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 커패시터의 방전 이후에 상기 트랜지스터가 턴온되어 상기 용량성 부하의 전압이 변경되는 플라즈마 디스플레이 패널의 구동 장치. And the transistor is turned on after the capacitor is discharged so that the voltage of the capacitive load is changed. 제5항에 있어서, The method of claim 5, 상기 제어 신호가 상기 제1 레벨로 유지되는 중에 상기 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치. And the transistor is turned off while the control signal is maintained at the first level. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 제어 신호의 제2 레벨은 상기 트랜지스터를 턴오프시킬 수 있는 레벨인 플라즈마 디스플레이 패널의 구동 장치. And a second level of the control signal is a level at which the transistor can be turned off. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 방전 경로는 상기 커패시터에 애노드가 전기적으로 연결되는 제2 다이오드를 포함하는 플라즈마 디스플레이 패널의 구동 장치. And the discharge path includes a second diode electrically connected to an anode of the capacitor. 제8항에 있어서, The method of claim 8, 상기 방전 경로는 저항을 더 포함하며, The discharge path further comprises a resistor, 상기 커패시터와 상기 저항에 의해 형성되는 경로로 상기 커패시터가 방전되는 플라즈마 디스플레이 패널의 구동 장치. And a capacitor discharged through a path formed by the capacitor and the resistor. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 트랜지스터의 턴온에 의해 상기 용량성 부하의 전압이 감소하며, The voltage of the capacitive load is reduced by turning on the transistor, 상기 커패시터는 상기 트랜지스터의 제2 주 단자와 상기 전원 사이에 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치. And the capacitor is electrically connected between the second main terminal of the transistor and the power supply. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 트랜지스터의 턴온에 의해 상기 용량성 부하의 전압이 증가하며, The voltage of the capacitive load is increased by turning on the transistor, 상기 커패시터는 상기 트랜지스터의 제1 주 단자와 상기 용량성 부하 사이에 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치. And the capacitor is electrically connected between the first main terminal of the transistor and the capacitive load. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 상기 용량성 부하에 제1 주 단자가 전기적으로 연결되는 트랜지스터, A transistor having a first main terminal electrically connected to the capacitive load; 상기 트랜지스터의 제2 주 단자와 제1 전압을 공급하는 전원 사이에 전기적으로 연결되는 커패시터, A capacitor electrically connected between the second main terminal of the transistor and a power supply for supplying a first voltage, 제1단이 상기 커패시터에 전기적으로 연결되는 방전 경로, A discharge path having a first end electrically connected to the capacitor, 상기 트랜지스터의 바디 다이오드 방향의 전류가 상기 커패시터에 흐르는 것을 차단하는 제1 다이오드, 그리고 A first diode which blocks current flowing in the body diode of the transistor from flowing to the capacitor, and 상기 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함하며, A control voltage supply source for supplying a control voltage to the control terminal of the transistor, 상기 커패시터에 충전된 전압에 의해 상기 트랜지스터의 상태가 결정되는 플라즈마 디스플레이 패널의 구동 장치. And a state of the transistor is determined by a voltage charged in the capacitor. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서, An apparatus for driving a plasma display panel in which a capacitive load is formed between at least two electrodes, 제1 전압을 공급하는 전원에 제1 주 단자가 전기적으로 연결되는 트랜지스터, A transistor having a first main terminal electrically connected to a power supply for supplying a first voltage, 상기 트랜지스터의 제2 주 단자와 상기 용량성 부하 사이에 전기적으로 연결되는 커패시터, A capacitor electrically connected between the second main terminal of the transistor and the capacitive load, 제1단이 상기 커패시터에 전기적으로 연결되는 방전 경로, A discharge path having a first end electrically connected to the capacitor, 상기 트랜지스터의 바디 다이오드 방향의 전류가 상기 커패시터에 흐르는 것을 차단하는 제1 다이오드, 그리고 A first diode which blocks current flowing in the body diode of the transistor from flowing to the capacitor, and 상기 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함하며, A control voltage supply source for supplying a control voltage to the control terminal of the transistor, 상기 커패시터에 충전된 전압에 의해 상기 트랜지스터의 상태가 결정되는 플라즈마 디스플레이 패널의 구동 장치. And a state of the transistor is determined by a voltage charged in the capacitor. 제12항 또는 제13항에 있어서, The method according to claim 12 or 13, 상기 제어 전압은 제1 레벨과 제2 레벨을 교대로 가지며, The control voltage alternately has a first level and a second level, 상기 제1 레벨은 상기 방전 경로로 상기 커패시터가 소정량 방전된 경우에 상기 트랜지스터를 턴온시킬 수 있는 레벨이며, The first level is a level at which the transistor can be turned on when the capacitor is discharged by a predetermined amount in the discharge path. 상기 제2 레벨은 상기 트랜지스터를 턴오프시킬 수 있는 레벨인 플라즈마 디스플레이 패널의 구동 장치. And the second level is a level at which the transistor can be turned off. 제14항에 있어서, The method of claim 14, 상기 방전 경로의 제2단 전압이 상기 커패시터의 전압보다 낮아지는 방전 기간을 가지는 플라즈마 디스플레이 패널의 구동 장치. And a discharge period in which the second voltage of the discharge path is lower than the voltage of the capacitor. 제15항에 있어서, The method of claim 15, 상기 방전 경로는 상기 커패시터에 애노드가 전기적으로 연결되고 상기 방전 경로의 제2단에 캐소드가 전기적으로 연결되는 제2 다이오드를 더 포함하는 플라즈마 디스플레이 패널의 구동 장치. The discharge path further includes a second diode having an anode electrically connected to the capacitor and a cathode electrically connected to a second end of the discharge path. 제16항에 있어서, The method of claim 16, 상기 방전 경로의 제2단은 상기 제어 전압 공급원에 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치. And a second end of the discharge path is electrically connected to the control voltage supply source. 제12항 또는 제13항에 있어서, The method according to claim 12 or 13, 상기 제1 다이오드는 상기 커패시터에 병렬로 전기적으로 연결되며, 상기 트랜지스터의 바디 다이오드와 동일한 방향으로 형성되는 플라즈마 디스플레이 패널의 구동 장치. And the first diode is electrically connected in parallel to the capacitor and is formed in the same direction as the body diode of the transistor. 제12항에 있어서, The method of claim 12, 상기 제1 다이오드는 상기 용량성 부하와 상기 트랜지스터 사이, 또는 상기 트랜지스터와 상기 커패시터 사이, 또는 상기 커패시터와 상기 전원 사이에 상기 트랜지스터의 바디 다이오드와 반대 방향으로 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치. And the first diode is electrically connected in the opposite direction to the body diode of the transistor between the capacitive load and the transistor, or between the transistor and the capacitor, or between the capacitor and the power supply. 제13항에 있어서, The method of claim 13, 상기 제1 다이오드는 상기 전원과 상기 트랜지스터 사이, 또는 상기 트랜지스터와 상기 커패시터 사이, 또는 상기 커패시터와 상기 용량성 부하 사이에 상기 트랜지스터의 바디 다이오드와 반대 방향으로 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치. And the first diode is electrically connected in the opposite direction to the body diode of the transistor between the power supply and the transistor, or between the transistor and the capacitor, or between the capacitor and the capacitive load.