KR0186189B1 - 마스크롬의 시험회로 - Google Patents

마스크롬의 시험회로 Download PDF

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Abstract

본 발명은 각 소자에 입력되는 어드레스를 클럭카운터로 증가시킴으로써 다수의 어드레스 단자를 줄이고 시험장비에서 필요로 하는 입, 출력 단자의 수를 최소화함으로서 한꺼번에 각 소자의 시험을 수행할 수 있도록 한 마스크롬의 시험회로에 관한 것이다.
이를 위한 본 발명의 마스크롬의 시험회로는 시험모드 선택신호(TS)와 어드레스 증가를 위한 클럭신호와 각 소자로 부터 출력되는 신호와 비교하기 위한 레퍼런스신호를 출력시키는 시험장비, 일반모드 어드레스를 입력하여 소정레벨로 변환한 후 출력하는 어드레스 버퍼와, 시험모드 어드레스를 생성하는 시험모드 어드레스 생성회로와, 시험모드 선택신호에 대응하여 상기 어드레스 버퍼 및 시험모드 어드레스 생성회로의 출력중 하나를 선택하는 어드레스 출력선택 회로를 구비한 웨이퍼내의 복수개의 소자, 웨이퍼내의 각 소자와 소자 사이의 스크라이브 레인에 형성되어 시험모드시 어드레스에 상응하는 각 소자의 셀로 부터 출력되는 신호를 상기 시험장비로 부터 공급되는 레퍼런스 신호와 비교하여 별도의 입, 출력회로의 확장없이 한꺼번에 여러 소자를 테스트 하므로써 각 소자의 양, 불량 판정을 위한 신호를 발생하는 출력비교 회로를 구비함을 특징으로 한다.

Description

마스크롬의 시험회로
제1도는 종래의 공정이 끝난 웨이퍼내의 소자의 시험장비와의 접속을 개략적으로 도시한 도면
제2도는 본 발명의 마스크롬의 시험회로와 시험장비와의 개략적인 접소관계를 나타낸 도면
제3도 내지 제5도는 본 발명에 의한 마스크롬의 시험회로를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10, 26 : 시험장비 11 : 웨이퍼
20 : 어드레스 버퍼 21 : 시험모드 어드레스 생성회로
22 : 어드레스 출력선택회로 23 : 출력회로
24 : 출력비교회로 25 : 인에이블회로
본 발명은 마스크롬의 시험회로에 관한 것으로, 구체적으로는 각 소자에 입력되는 어드레스를 클럭카운터로 증가시킴으로써 다수의 어드레스 단자를 줄이고 시험장비에서 필요로 하는 입, 출력 단자의 수를 최소화함으로서 한꺼번에 각 소자의 시험을 수행할 수 있도록 한 마스크롬의 시험회로에 관한 것이다.
종래의 공정이 끝난 웨이퍼의 각 소자에 대한 시험은 제1도에 도시되어 있는 바와 같이, 웨이퍼(11)내의 각 소자, 예를 들어 소자 A와 소자 B를 시험하고자 할 경우 테스트 신호(12)를 발생하는 시험장비(10)의 테스트 신호단자를 각 소자 A 및 B의 입력단자에 병렬로 접속하고, 테스트 신호(12)에 상응하는 출력신호(13)(14)를 발생하는 각 소자 A 및 B의 출력단자를 시험장비(10)의 테스트 신호단자에 접속하도록 한 후, 시험장비(10)로부터 소정의 테스트 신호(12)를 각 소자 A 및 B에 입력시켜 테스트를 시행한 후, 이에 따라 발생되는 각 소자 A 및 B의 출력신호(13)(14)를 시험장비(10)로 받아들여 시험장비(10)내에 저장된 기준신호와 비교, 각 소자 A 및 B의 양, 불량상태를 판정하였다.
상기 종래의 시험장비(10)를 사용하여 웨이퍼내의 각 소자를 테스트 할때, 이를 한꺼번에 테스트하기 위해서는 시험장비(10)는 각 소자에 상응하는 수만큼의 입출력 단자를 가지고 있어야 한다.
따라서 시험장비의 입출력 단자의 제한으로 인하여 한꺼번에 시험할 수 있는 소자의 수는 제한 받을 수밖에 없으며, 이를 해결하기 위해서는 입출력단자를 확장하여야 하나, 확장에 따른 추가비용이 소요된다는 문제점이 있었다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 발명한 것으로, 각 소자에 입력되는 어드레스를 클럭 카운터로 증가시킴으로써 시험장비의 어드레스 단자의 수를 줄이고 시험장비로 부터 공급되는 레퍼런스 신호와 테스트시 각 소자로부터 출력되는 신호를 비교하여 양, 불량을 판정하는 신호를 발생하는 비교회로를 각 소자사이의 스크라이브 레인(scribe lane)내에 설치함으로써 시험장비내의 입, 출력단자를 최소화하여 별도의 입, 출력회로의 확장 없이 한꺼번에 여러 소자를 테스트 할 수 있는 마스크롬의 시험회로를 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 마스크롬의 시험회로는 시험모드 선택신호(TS)와 어드레스 증가를 위한 클럭신호와 각 소자로 부터 출력되는 신호와 비교하기 위한 레퍼런스신호를 출력시키는 시험장비, 일반모드 어드레스를 입력하여 소정레벨로 변환한 후 출력하는 어드레스 버퍼와, 시험모드 어드레스를 생성하는 시험모드 어드레스 생성회로와, 시험모드 선택신호에 대응하여 상기 어드레스 버퍼 및 시험모드 어드레스 생성회로의 출력중 하나를 선택하는 어드레스 출력선택 회로를 구비한 웨이퍼내의 복수개의 소자, 웨이퍼내의 각 소자와 소자 사이의 스크라이브 레인에 형성되어 시험모드시 어드레스에 상응하는 각 소자의 셀로 부터 출력되는 신호를 상기 시험장비로 부터 공급되는 레퍼런스 신호와 비교하여 별도의 입, 출력회로의 확장없이 한꺼번에 여러 소자를 테스트 하므로써 각 소자의 양, 불량 판정을 위한 신호를 발생하는 출력비교 회로를 구비함을 특징으로 한다.
이하 첨부된 도면에 근거하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
제2도는 시험장비와 웨이퍼내의 소자의 연결을 모식적으로 나타낸 도면이고, 제3도는 본 발명의 실시예를 나타낸 회로도이고, 제4도는 제3도의 2진 카운터를 구체적으로 나타낸 회로도, 제5도는 출력비교 회로의 상세도이다.
제3도에 도시된 바와 같이, 일반모드시 즉 통상의 메모리의 리드로 작동되는 모드시, 어드레스를 입력하여 출력하는 일반 모드 어드레스 버퍼(20)와, 시험모드시에 어드레스를 순차적으로 증가시켜 발생하는 시험모드 어드레스 생성회로(21) 및 시험모드선택신호의 출력상태에 따라 상기 일반모드 어드레스 버퍼(20)와 시험모드 어드레스 생성회로(21)의 한 출력중 하나를 선택하여 출력시키는 어드레스 출력선택회로(22)와, 측정된 각 소자(A', B')의 셀로 부터 출력되는 신호(EOS)를 시험장비(26)로 부터 공급되는 레퍼런스 신호(RS)와 비교하여 각 소자의 양, 불량을 판정하는 신호(OS)를 발생하는 출력비교회로(24)를 구비하고 있다.
또한 시험모드 선택신호(TS)와 일반모드 선택신호(GS)로 제어되어 일반모드 어드레스 버퍼(20)를 인에이블 시키는 인에이블 회로(25)와, 상기 어드레스 출력선택 회로(22)의 출력을 Ad와 Ad로 분리 변환하여 출력하는 출력회로(23)를 구비하고 있다.
웨이퍼내의 각 소자 A' 및 B'마다 그 내부에 상기 어드레스 버퍼(20)와 어드레스 출력선택회로(22)가 형성되어 있고 웨이퍼 칩에는 시험모드 어드레스 생성회로(21)가 설치되며, 소자분리시에 제거되는 웨이퍼의 소자 A'와 소자 B' 사이의 스크라이브 레인(scribe lane)에 상기 출력비교 회로(24)가 형성되어 있다.
상기 어드레스 버퍼(20)는 통상 메모리셀을 리드하기 위해 설치되는 일반의 어드레스 버퍼(이하 일반모드 어드레스 버퍼회로라 한다)로써 입력되는 어드레스 입력(AI)을 소정레벨로 상승시켜 출력하는 PMOS 트랜지스터(PMOST1)와 nMOS 트랜지스터(nMOST1)로 형성되는 CMOS 타입의 인버터(IN4)와, 상기 인버터(IN4)의 부하회로로 사용되는 PMOS 트랜지스터(PMOST2), 상기 인버터(IN4)의 출력노드의 플로팅을 방지하기 위한 nMOS 트랜지스터(nMOST2) 및 상기 인버터(IN4)의 출력을 반전하는 인버터(IN5)를 구비하고 있다.
상기 시험모드 어드레스 생성회로(21)는 시험장비(26)로 부터 입력되는 클럭(CLK)을 입력하여 제4도에 도시된 n개의 T형 플립플롭(T1F1~TFn)으로 형성되어 n개의 2진 출력(A1~An)을 발생하는 2진 카운터(BC)로 구성되어 있다.
상기 어드레스 출력 선택회로(22)는 상기 일반모드 어드레스 버퍼(20)의 출력을 시험모드 선택신호(TS)에 따라 선택하여 출력시키는 제1트랜스미션 게이트(T1)와 상기 시험모드 어드레스 생성회로(21)를 구성하는 2진 카운터(B)의 한 출력(A1)을 시험모드 선택회로(TS)에 따라 외부로 출력시키는 제2트랜스미션 게이트(T2) 및 제1트랜스미션 게이트(T1)의 nMOS 게이트와 제2트랜스미션 게이트(T2)의 PMOS 게이트에 상기 시험모드 선택신호(TS)를 반전시켜 인가하는 인버터(IN1)와, 제1트랜스미션 게이트(T1)이 nMOS 게이트와 제2트랜스미션 게이트(T2)의 PMOS 게이트에 상기 인버터(IN1)의 출력을 다시 반전시켜 인가하는 인버터(IN2)를 구비하고 있다.
상기 시험모드 선택신호(TS)와 일반모드 선택신호(GS)를 입력으로 하여 논리 연산하는 NOR 게이트(NOR1)와, 상기 NOR 게이트(NOR1)의 출력을 반전시키는 인버터(IN3)로 형성되는 어드레스 버퍼 인에이블 회로(25)가 상기 시험모드 선택신호(H)의 레벨 출력에 의해 상기 PMOS 트랜지스터(PMOST2)와 nMOS 트랜지스터(nMOST2)가 오프되도록 접속되어 있다. 그리고 상기 어드레스 출력선택회로(22)의 출력단자에는 출력되는 어드레스를 반전하여 반전 어드레스를 출력하는 인버터(IN6), 다시 반전 어드레스를 반전 출력한 어드레스 Ad를 출력하는 인버터(In7)로 형성되는 출력회로(23)가 접속되어 있다.
상기 시험모드 선택신호(TS)의 입력단자에는 큰 내부저항을 가지며 소정 전압 Vcc가 게이트에 접속되고 소오스(또는 드레인)가 Vss 전위에 접속된 nMOS 트랜지스터(nMOST3)가 접속되어 있고, 상술한 인버터(IN1)의 출력은 2진 카운터(BC)의 입력단에 접속되어 있고 역시 큰 내부저항을 가지는 nMOS 트랜지스터(nMOST4)의 게이트에 접속되어 각각 시험모드 선택신호(TS)의 입력노드와 2진 카운터(BC)의 입력노드에 각각 신호가 입력되지 않을 때 프로팅 되는 것을 방지하기 위한 것이다.
상기 출력 비교회로(24)는 테스트되는 각 소자로부터 출력되는 신호(EOS)와 시험장비(26)로 부터 공급되는 레퍼런스 신호(RS)를 입력으로 하여 논리 연산하는 익스클루시크 오아게이트(EXOR)를 구비하고 있다.
상기 익스쿨루시브 오아케이트(EXOR)의 출력을 시험장비(26)로 측정, 타이밍에 맞게 전송하기 위해 시험장비(26)로 부터 공급되어 인버터(IN10, IN11)를 경유하는 출력 제어 신호(OCS)에 의해 턴 온 되는 트랜스미션 게이트(T3)와, 상기 트랜스미션 게이트(T3)을 통하여 전송되는 익스클루시브 오아케이트(EXOR)의 출력을 래치하기 위한 래치회로(IN8, IN9)를 더 구비하고 있다.
시험장비(26)와 본 발명의 마스크 롬의 시험회로는 제2도에 도시된 바와 같이, 접속되어 있다.
즉, 각 소자 A' 및 B'의 입력 측으로 시험장비(26)로 부터 시험모드 선택 신호(TS)와, 어드레스 증가를 위한 클럭(CLK)이 입력되도록 병렬로 접속되어 있다.
그리고 출력비교 회로(24)에 측정된 소자의 셀로 부터의 출력신호(EOS)가 접속되고 이 출력은 시험장비(26)로 부터 공급되는 레퍼런스 신호(RS)와 비교되어 측정된 각 소자의 양, 불량을 판정하는 출력신호(OS)를 시험장비(26)로 공급되도록 접속되어 있다.
이와 같이 구성된 본 발명에 의한 마스크롬의 시험회로의 작동에 대하여 설명한다.
먼저, 시험모드 선택신호(TS)가 하이레벨로 하여 각 소자 A' 및 B'로 입력되면, 제3도에 도시되어 있는 바와 같이, NOR 게이트(NOR1) 및 인버터(IN3)를 통하여 어드레스 버퍼(20)의 부하 PMOS 트랜지스터(PMOST2)와 플로팅 방지용 nMOS 트랜지스터(nMOST2)를 턴 오프 시킴과 동시에 인버터(IN1, IN2)를 통하여 제1트랜스미션 게이트(T1)를 턴 오프시키고 제2트랜스미션 게이트(T2)를 턴 온 시킨다.
또한 플로팅 방지용 nMOS 트랜지스터(nMOST4)도 턴 오프됨과 동시에 시험장비(26)로 부터 입력되는 클럭(CLK)에 의하여 2진 카운터(BC)가 작동되어 2진 데이터를 발생시키고 이들 2진 데이터는 n개의 시험모드 어드레스 선택회로(21)의 제2트랜스미션(T2) 및 출력회로(IN6, IN7)(본 실시예는 대표적으로 하나만 도시)를 거쳐 n비트의 어드레스와 반전 어드레스를 출력시키면 이 어드레스에 의해 선택되는 소자의 셀이 측정되고 이 측정되어 출력되는 출력신호(EOS)를 발생하고 이 신호(EOS)는 출력 비교회로(24)로 입력된다.
이때 시험장비(26)로 부터 공급되는 해당 어드레스의 소자셀의 양, 불량을 판정하기 위한 레퍼런스 신호(RS)와 상기 출력신호(EOS)를 입력으로 하여 익스클루시브 오아케이트(EXOR)에서 논리 연산된다.
예를 들면, 레퍼런스 신호(RS)가 하이레벨일 때 출력신호(EOS)가 로우레벨이라면 익스클루시브 오아 게이트(EXOR)는 하이레벨의 출력을 발생하면, 측정되는 소자의 셀이 양이나, 출력신호(EOS)가 하이레벨이어서 익스쿨루시브 오아 게이트(EXOR)의 출력이 로우레벨의 출력을 발생하면 해당 소자의 셀은 불량이라는 판정신호를 발생하게 된다.(이와 반대로 설정하여도 된다.)
이 판정신호는 시험장비(26)의 측정타이밍에 맞추어 시험장비(26)로 부터 공급되는 제어신호(OCS)에 의해 트랜스미션(T3)이 열려져서(턴 온 되어서) 래치회로(IN9, IN10)에 래치되어 시험장비(26)로 전송된다.
이어 다시 클럭(CLK)이 입력되면, 2진 카운터의 2진 데이터가 1만큼 증가하고, 이로 인해 어드레스도 1만큼 증가되어 전술한 바와 동양으로 각 소자의 셀어드레스가 지정되어 측정된다.
이와 같이 시험장비(26)로 부터 입력되는 클럭(CLK)에 의하여 측정되는 각 소자내의 셀의 어드레스가 지정되기 때문에 시험장비(26)는 별도의 입출력 단자의 확장 없이 어드레스를 얼마든지 증가시킬 수 있게 된다.
이상과 같이 본 발명에 의한 마스크롬의 시험회로는 별도의 시험장비(26)의 입출력단자의 확장 없이 종래 보다 더욱 많은 웨이퍼내의 각 소자를 병렬로 측정할 수 있으므로 한꺼번에 다수의 소자를 시험할 수 있고 이로 인해 시험시간을 대폭적으로 단축시킬 수 있다는 효과가 있다.

Claims (16)

  1. (정정) 시험모드 선택신호(TS)와 어드레스 증가를 위한 클럭신호와 각 소자로 부터 출력되는 신호와 비교하기 위한 레퍼런스신호를 출력시키는 시험장비, 일반모드 어드레스를 입력하여 소정레벨로 변환한 후 출력하는 어드레스 버퍼와, 시험모드 어드레스를 생성하는 시험모드 어드레스 생성회로와, 시험모드 선택신호에 대응하여 상기 어드레스 버퍼 및 시험모드 어드레스 생성회로의 출력중 하나를 선택하는 어드레스 출력선택 회로를 구비한 웨이퍼내의 복수개의 소자, 웨이퍼내의 각 소자와 소자 사이의 스크라이브 레인에 형성되어 시험모드시 어드레스에 상응하는 각 소자의 셀로 부터 출력되는 신호를 상기 시험장비로 부터 공급되는 레퍼런스 신호와 비교하여 별도의 입, 출력회로의 확장없이 한꺼번에 여러 소자를 테스트 하므로써 각 소자의 양, 불량 판정을 위한 신호를 발생하는 출력비교 호로를 구비함을 특징으로 하는 마스크롬의 시험회로.
  2. 제1항에 있어서, 상기 어드레스 버퍼는 통상의 반도체 마스크롬에 설치된 어드레스 버퍼를 이용함을 특징으로 하는 마스크롬의 시험회로.
  3. 제1항에 있어서, 상기 어드레스 및 어드레스 선택회로는 각 소자마다 설치하고 상기 시험모드 어드레스 발생회로는 한 칩에 하나 설치하도록 함을 특징으로 하는 마스크롬의 시험회로.
  4. 제1항에 있어서, 상기 시험모드 어드레스 생성회로는 n개의 T형 플립플롭을 순차 연결한 2진 카운터로 구성됨을 특징으로 하는 마스크롬의 시험회로.
  5. 제4항에 있어서, 상기 2진 카운터의 출력을 각각 복수개의 어드레스 버퍼 및 어드레스 출력선택 회로에 각각 접속되어, 시험장비로 부터 하나의 클럭이 입력될 때마다 어드레스가 하나씩 증가하도록 구성됨을 특징으로 하는 마스크롬의 시험회로.
  6. 제1항에 있어서, 상기 어드레스 출력선택 회로의 출력을 반전한 신호와 반전하지 않은 신호로 분리하여 출력하는 출력회로를 더 포함함을 특징으로 하는 마스크롬의 시험회로.
  7. 제6항에 있어서, 상기 출력회로는 순차적으로 접속되는 2개의 인버터로 구성됨을 특징으로 하는 마스크롬의 시험회로.
  8. 제1항에 있어서, 상기 어드레스 버퍼는 PMOS 트랜지스터의 부하와 nMOS 트랜지스터의 플로팅 방지 회로를 가짐과 동시에 PMOS 트랜지스터와 nMOS 트랜지스터로 형성된 CMOS와 인버터로 구성됨을 특징으로 하는 마스크롬의 시험회로.
  9. 제8항에 있어서, 상기 부하로 사용되는 PMOS 트랜지스터와 출력노드 프로팅 방지수단으로 사용되는 nMOS 트랜지스터는 시험모드 선택신호와 일반모드 선택신호를 입력으로 하여 논리 연산하는 NOR 게이트 및 이 NOR 게이트를 반전하는 인버터로 형성되는 회로에 의해 제어됨을 특징으로 하는 마스크롬의 시험회로.
  10. 제1항에 있어서, 상기 어드레스 출력선택 회로는 병렬 접속되고 일반모드의 출력단자에 접속된 제1트랜스미션 게이트와, 시험모드 어드레스 생성회로의 출력단자의 하나에 접속되는 제2트랜스미션 게이트를 포함함을 특징으로 하는 마스크롬의 시험회로.
  11. 제10항에 있어서, 상기 제1트랜스미션 게이트의 PMOS 게이트와 제2트랜스미션 게이트의 nMOS 게이트는 시험모드 선택신호의 반전신호에 구동되고 상기 제2트랜스미션 게이트의 nMOS 게이트와 제2트랜스미션 게이트의 PMOS 게이트는 시험모드 선택신호의 비반전 신호에 구동되도록 접속됨을 특징으로 하는 마스크롬의 시험회로.
  12. 제4항에 있어서, 상기 2진 카운터의 입력은 시험장비로 부터 클럭이 입력되지 않는 경우, 상기 시험모드 선택신호에 의해 구동되는 스위칭 수단에 의해 기준전위로 접속되어 플로팅이 방지되도록 함을 특징으로 하는 마스크롬의 시험회로.
  13. 제1항에 있어서, 상기 시험모드 선택신호의 입력단자는 시험모드 선택신호가 입력되지 않을 때 큰 저항값을 가지는 소자에 의해 일정레벨의 전압이 인가되어 프로팅을 방지하도록 함을 특징으로 하는 마스크롬의 시험회로.
  14. 제1항에 있어서, 상기 출력비교 회로는 시험모드시 각 소자의 셀로 부터 출력되는 출력신호와 시험장비로 부터 공급되는 레퍼런스 신호를 입력으로 하여 논리 연산하는 익스클루시브 오아 게이트를 구비함을 특징으로 하는 마스크롬의 시험회로.
  15. 제14항에 있어서, 상기 익스쿨루시브 오아 게이트의 출력을 트랜스미션 게이트로 제어하여 래치회로에 래치되도록 구성함을 특징으로 하는 마스크롬의 시험회로.
  16. 제15항에 있어서, 상기 트랜스미션 게이트를 시험장비로 부터 공급되는 타이밍 제어신호에 의해 턴오프, 턴 온됨을 특징으로 하는 마스크롬의 시험회로.
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