KR100499412B1 - 반도체소자의 캐패시턴스를 이용한 ｃｄ 측정방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 개시한다. 개시된 발명은, 실리콘기판의 소정부분내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘기판상에 절연막을 형성하는 단계; 상기 절연막을 상기 트렌치내에만 남도록 평탄화시켜 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판상에 유전체막을 형성하는 단계; 상기 유전체막상에 도전층을 형성하는 단계; 상기 도전층을 선택적으로 제거하여 상기 소자분리막사이의 실리콘기판표면상에 도전층패턴을 형성하는 단계; 및 상기 도전층패턴의 캐패시턴스를 측정하여 CD 변화량을 측정하는 단계를 포함하여 구성되며, 캐패시턴스를 측정할 수 있는 패턴을 이용하여 전기적인 방법으로 정확하고 디바이스 특성 확인이 용이한 것이다.
Description
본 발명은 반도체소자 제조시의 CD 측정방법에 관한 것으로서, 보다 상세하게는 캐패시턴스를 측정할 수 있는 패턴을 이용하여 전기적인 방법으로 정확하고 디바이스 특성 확인이 용이한 반도체소자의 캐패시턴스를 이용한 CD 측정방법에 관한 것이다.
종래기술의 경우에 하부기판에 패턴을 형성하였을 때 그 CD(critical dimension)를 측정하기 위한 방법으로 CD-SEM 등과 같은 측정장비를 이용하였다.
그러나, 이 경우 장비의 상태 및 종류, 측정 매개변수, 기판의 상태 및 측정 작업자의 숙련도 등에 따라 변화가 있기 때문에 실측 CD값이 디바이스의 전기적인 특성을 대변할 수 없다는 문제가 있다.
또한, CD의 균일도를 측정하는 경우나 일반적인 제품생산에 있어서도 측정 포인트가 많은 경우 많은 시간과 노동력이 들어 생산성이 떨어지게 된다.
따라서, 현재까지의 기술상태로는 CD 측정의 완전 자동화가 불가능하고, 측정된 값의 정확도가 어느 정도인지 알 수가 없다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 캐패시턴스를 측정할 수 있는 패턴을 이용하여 전기적인 방법으로 정확하고 디바이스 특성 확인이 용이한 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법은, 실리콘기판의 소정부분내에 트렌치를 형성하는 단계;
상기 트렌치를 포함한 실리콘기판상에 절연막을 형성하는 단계;
상기 절연막을 상기 트렌치내에만 남도록 평탄화시켜 소자분리막을 형성하는 단계;
상기 소자분리막을 포함한 실리콘기판상에 유전체막을 형성하는 단계;
상기 유전체막상에 도전층을 형성하는 단계;
상기 도전층을 선택적으로 제거하여 상기 소자분리막사이의 실리콘기판표면상에 도전층패턴을 형성하는 단계; 및
상기 도전층패턴의 캐패시턴스를 측정하여 CD 변화량을 측정하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명은, 실리콘기판의 소정부분내에 트렌치를 형성하는 단계;
상기 트렌치를 포함한 실리콘기판상에 절연막을 형성하는 단계;
상기 절연막을 상기 트렌치내에만 남도록 평탄화시켜 소자분리막을 형성하는 단계;
상기 소자분리막을 포함한 실리콘기판상에 게이트산화막을 형성하는 단계;
상기 게이트산화막상에 도프트 폴리실리콘층을 형성하는 단계;
상기 도프트 폴리실리콘층을 선택적으로 제거하여 상기 소자분리막사이의 실리콘기판표면상에 게이트전극패턴을 형성하는 단계; 및
상기 게이트전극패턴의 캐패시턴스를 측정하여 CD 변화량을 측정하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법에 있어서, 게이트층을 이용한 소자의 동작원리를 설명하기 위한 단면도이다.
도 1에 도시된 바와같이, 게이트 구조와 동일한 CD 측정 패턴으로서 게이트 배선(27)이 산화막(25)을 사이에 두고 능동셀(active cell)위에 놓여져 있다. 이 경우 게이트와 능동셀사이의 게이트산화막(25)은 수백 Å으로서 두 전극과의 유전체 역할을 하게 되어 캐패시터 측정장치(29)를 이용하여 캐패시턴스를 측정할 수 있게 된다. 여기서, 미설명부호 21은 반도체기판이고, 23은 소자분리막이다.
만일, CD가 증가하는 경우 테스터쪽에 연결된 게이트와 셀의 근접한 면적이 증가하므로 면적 "A"가 증가하기 때문에 테스터 1의 캐패시턴스는 증가하게 된다.
이를 응용하여 캐패시턴스의 변화량에 의한 실제 셀의 CD 정도를 정확히 알아낼 수 있다.
본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 설명하기 위한 반도체소자의 제조방법에 대해 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2g는 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 설명하기 위한 반도체소자의 제조공정 단면도이다.
도 2a에 도시된 바와같이, 실리콘기판(31)상에 STI 구조를 형성하기 위한 포토마스크공정을 통해 제1감광막패턴(33)을 형성한후 이를 마스크로 식각공정을 진행하여 상기 실리콘기판(31)내에 트렌치(35)를 형성한다.
그다음, 도 2b에 도시된 바와같이, 상기 제1감광막패턴(33)을 제거한후 상기 트렌치(35)를 포함한 실리콘기판(31)상에 HDP산화막(37)을 증착한다.
이어서, 도 2c에 도시된 바와같이, CMP 공정을 이용하여 상기 HDP산화막(37)을 실리콘기판(31) 상면이 드러날 때까지 평탄화시킨다.
그다음, 도 2d에 도시된 바와같이, 전체 구조의 상면에 게이트산화막(39)을 소정 두께로 증착한다.
이어서, 도 2e에 도시된 바와같이, 상기 게이트산화막(39)상에 도전층으로 도프트 폴리실리콘층(41)을 증착한다. 이때, 상기 게이트산화막은 캐패시터 구조에서는 유전체막으로 이용된다.
그다음, 도 2f에 도시된 바와같이, 상기 도포트 폴리실리콘층(41)상에 제2감광막패턴(미도시)을 형성한후 이를 마스크로 상기 도프트 폴리실리콘층(41)을 선택적으로 패터닝하여 캐패시턴스 측정용 게이트패턴(41a)을 형성한다. 이때, 게이트층에서 캐패시턴스 버어니어(vernier)를 형성한 예를 설명한 것이지만, 유전체를 사이에 둔 모든 전도성 층, 예를들어 캐패시터 구조 등에서 형성가능함을 알 수 있다.
이어서, 도 2g에 도시된 바와같이, CD가 변화함에 따라 실리콘 활성영역과 폴리실리콘의 마주 보는 면적이 면적이 달라진다. 따라서, 캐패시턴스를 측정하면 그에 따른 CD를 알 수 있다.
한편, 도 3a 및 도 3b는 동일 CD 제어를 한 경우 층간 절연막(55)(55a)의 두께가 각각 다른 예를 나타낸 도면인데, 도면에 도시된 바와같이, 동일하게 CD 제어를 한 경우 웨이퍼별 또는 웨이퍼내의 절연막 두께 변화량을 측정할 수 있다. 이 경우에 캐패시턴스의 차이에 영향을 주는 요인은 두 도전체사이의 거리, 즉 절연막(55)(55a)의 두께이므로 웨이퍼(51)내의 여러 지역의 캐패시턴스를 측정하면 절연막 두께의 균일도 정도를 알 수 있다.
또한편, 도 4a 내지 도 4c는 본 발명에 따른 게이트패턴에 대한 오버레이 이동 거리에 대해 설명하기 위한 도면인데, 도 4a는 네거티브(-) 이동한 경우이고, 도 4b는 정확하게 얼라인된 경우이며, 도 4c는 포지티브(+) 이동한 경우이다.
도면에 도시된 바와같이, 도 4b의 경우 캐패시턴스를 기준으로 도 4a는 도 4b에서의 캐패시턴스 값보다 커질 것이고, 도 4c의 경우는 도 4b보다 작아질 것이다.
따라서, 스텝퍼(stepper) 또는 스캐너(scanner)의 노광장치에 이동량을 변화시키며 측정한 캐패시턴스를 기준 데이터로 취합한 후부터는 진행하는 막의 오버레이양을 캐패시턴스를 측정하여 알아 낼 수 있게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법에 의하면, 캐패시턴스를 이용하여 CD를 측정할 수 있다. 또한, 다양한 CD패턴중 실제 디바이스에 중요한 영향을 미치는 것을 선정하는 것이 가능하다.
그리고, 유전체를 사이에 둔 두 전도판 구조의 패턴으로서 유전체의 두께 및 성질에 변화(variation)가 존재하는 경우라도 패턴사진을 이용한 CD측정이 아니므로 공정변화에 따른 CD 측정 에러(error)를 최소화할 수 있다.
또한, 장비 상태 및 종류, 숙련도, 매개변수 등에 따라 정확도가 떨어지는 문제를 해결할 수 있다.
그리고, 측정포인트가 많은 경우 시간과 노동력이 과다하여 생산성이 떨어지는 문제를 개선하였다. 즉, CD 포인트가 많은 경우 테트(tat) 관리에 문제가 되어 생산성이 떨어지는 문제가 없게 된다.
더욱이, 기존방법의 CD값이 디바이스에 실제로 어떤 영향을 주는지 알 수 없는 문제를 해결할 수 있다. 즉, 기존 CD 측정의 경우 디바이스의 실제동작에 영향을 미치는 요인을 대변하지 못하였으나 본 발명에서의 전기적 방법을 이용하므로써 실제적인 대변이 가능하다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 본 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법에 있어서, 게이트층을 이용한 소자의 동작원리를 설명하기 위한 단면도,
도 2a 내지 도 2g는 발명에 따른 반도체소자의 캐패시턴스를 이용한 CD 측정방법을 설명하기 위한 반도체소자의 제조공정 단면도,
도 3a 및 도 3b는 동일 CD 제어를 한 경우 층간 절연막의 두께가 각각 다른 예를 나타낸 도면,
도 4a 내지 도 4c는 본 발명에 따른 게이트패턴에 대한 오버레이 이동 거리에 대해 설명하기 위한 도면.
[도면부호의설명]
31 : 실리콘기판 33 : 감광막패턴
35 : 트렌치 37 : 층간절연막
37a : 소자분리막 39 : 게이트산화막
41 : 도포트폴리실리콘층 41a : 캐패시터패턴
Claims (4)
- 실리콘기판의 소정부분내에 트렌치를 형성하는 단계;상기 트렌치를 포함한 실리콘기판상에 절연막을 형성하는 단계;상기 절연막을 상기 트렌치내에만 남도록 평탄화시켜 소자분리막을 형성하는 단계;상기 소자분리막을 포함한 실리콘기판상에 유전체막을 형성하는 단계;상기 유전체막상에 도전층을 형성하는 단계;상기 도전층을 선택적으로 제거하여 상기 소자분리막사이의 실리콘기판표면상에 도전층패턴을 형성하는 단계; 및상기 도전층패턴의 캐패시턴스를 측정하여 CD 변화량을 측정하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시턴스를 이용한 CD 측정방법.
- 제1항에 있어서, 상기 실리콘기판은 캐패시터의 하부전극패턴으로 사용하는 것을 특징으로하는 것을 반도체소자의 캐패시턴스를 이용한 CD 측정방법.
- 제1항에 있어서, 상기 도전층패턴은 캐패시터의 상부전극패턴으로 사용하는 것을 특징으로하는 것을 반도체소자의 캐패시턴스를 이용한 CD 측정방법.
- 실리콘기판의 소정부분내에 트렌치를 형성하는 단계;상기 트렌치를 포함한 실리콘기판상에 절연막을 형성하는 단계;상기 절연막을 상기 트렌치내에만 남도록 평탄화시켜 소자분리막을 형성하는 단계;상기 소자분리막을 포함한 실리콘기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 도프트 폴리실리콘층을 형성하는 단계;상기 도프트 폴리실리콘층을 선택적으로 제거하여 상기 소자분리막사이의 실리콘기판표면상에 게이트전극패턴을 형성하는 단계; 및상기 게이트전극패턴의 캐패시턴스를 측정하여 CD 변화량을 측정하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시턴스를 이용한 CD 측정방법.
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