KR100495919B1 - Input receiver - Google Patents

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KR100495919B1 KR10-2002-0071588A KR20020071588A KR100495919B1 KR 100495919 B1 KR100495919 B1 KR 100495919B1 KR 20020071588 A KR20020071588 A KR 20020071588A KR 100495919 B1 KR100495919 B1 KR 100495919B1
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    • G05F3/02—Regulating voltage or current
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Abstract

본 발명의 입력 리시버는, 크로스 커플된(Cross Coupled) 전류 미러(Current mirror)를 사용하여, 기준 전압(Vref) 변화에 따른 전달 지연 및 클럭 스큐의 변화를 최소화시킬 수 있는, 즉, 출력단의 풀업 풀다운 전류의 변화가 상쇄되어 기준 전압의 변화에 관계없이 클럭 스큐가 줄어드는 입력 리시버를 제공하기 위한 것으로, 이를 위해 본 발명은 기준전압에 응답하여 흐르는 기준전류와, 입력신호의 변화에 응답하여 흐르게 되는 풀업전류 또는 풀다운전류에 의해서 출력단을 풀업 또는 풀다운시키는 입력리시버에 있어서, 상기 입력신호에 응답하여 상기 출력단으로 풀업전류를 공급하는 풀업수단;상기 입력신호에 응답하여 상기 출력단으로부터 전달되는 풀다운전류를 방전시키기 위한 풀다운수단; 상기 기준전압의 증가에 비례하는 제1 기준전류를 제공하는 제1 기준전류 제공부; 및 상기 기준전압의 감소에 비례하는 제2 기준전류를 제공하는 제2 기준전류 제공부를 구비하고, 상기 제1 기준전류와 상기 제2 기준전류의 차이에 해당되는 보상전류가 상기 풀업전류 또는 풀다운전류의 전류량에 더해지는 것을 특징으로 하는 입력리시버를 제공한다.The input receiver of the present invention uses a cross coupled current mirror to minimize the change in propagation delay and clock skew due to the change in the reference voltage V ref , that is, the output stage. The present invention provides an input receiver in which a change in the pull-up pull-down current is canceled to reduce the clock skew regardless of the change in the reference voltage. To this end, the present invention provides a reference current flowing in response to the reference voltage and a change in the input signal. An input receiver for pulling up or pulling down an output stage by a pull-up current or a pull-down current, comprising: pull-up means for supplying a pull-up current to the output stage in response to the input signal; a pull-down current transmitted from the output stage in response to the input signal; Pull-down means for discharging; A first reference current providing unit providing a first reference current proportional to an increase in the reference voltage; And a second reference current providing unit providing a second reference current proportional to a decrease in the reference voltage, wherein a compensation current corresponding to a difference between the first reference current and the second reference current is the pull-up current or the pull-down current. It provides an input receiver, characterized in that added to the current amount of.

Description

입력 리시버{INPUT RECEIVER} Input receiver {INPUT RECEIVER}

본 발명은 입력 리시버에 관한 것으로, 특히, SSTL-2 인터페이스를 사용한 DRAM의 입력단에 사용되는 회로로서, 그 외에도 기준 전압(Vref)이 낮은 저전력 회로의 입력단으로 사용될 수 있는 입력 리시버에 관한 것이다.The present invention relates to an input receiver, and more particularly, to an input receiver that can be used as an input terminal of a low power circuit having a low reference voltage (V ref ) as a circuit used for an input terminal of a DRAM using an SSTL-2 interface.

도 1은 종래의 NMOS 바이어스 형 차동 증폭기를 사용한 입력 리시버를 나타낸 회로도로서, 이 회로는 입력단이 차동 쌍으로 구성되어 작은 폭 스윙의 입력 전압을 감지할 수 있는 특징이 있다. 제2 NMOS 트랜지스터(N1)의 게이트 단자로는 기준 전압(Vref)이 인가되고, 제3 NMOS 트랜지스터(N2)의 게이트 단자로는 입력 신호 전압(VIN)이 인가된다. 제1 NMOS 트랜지스터(N0)의 게이트 단자로는 제2 논리 단계(High)일 때 회로를 동작시키는 인에이블 신호(CKE)가 입력된다. 제3 NMOS 트랜지스터(N2)와 제2 PMOS 트랜지스터(P2)의 공통 드레인 단자에서 출력 신호(VOUT)를 생성한다. 여기서, 제2 PMOS 트랜지스터(P2)의 소스 드레인 단자 간에 흐르는 전류(IP2), 제3 NMOS 트랜지스터(N2)의 소스 드레인 단자 간에 흐르는 전류(IN2), 풀업 전류(IPU), 풀다운 전류(IPD) 및 기준 전압을 중심으로 변하는 입력 신호 전압(VIN)의 스윙폭(VSW) 간에는 다음과 같은 수학식이 성립한다.1 is a circuit diagram illustrating an input receiver using a conventional NMOS bias type differential amplifier. The circuit is characterized in that the input stage is configured as a differential pair to sense an input voltage of a small width swing. The reference voltage V ref is applied to the gate terminal of the second NMOS transistor N1, and the input signal voltage V IN is applied to the gate terminal of the third NMOS transistor N2. The enable signal CKE for operating the circuit is input to the gate terminal of the first NMOS transistor N0 during the second logic step High. The output signal V OUT is generated at the common drain terminal of the third NMOS transistor N2 and the second PMOS transistor P2. Here, the current I P2 flowing between the source and drain terminals of the second PMOS transistor P2, the current I N2 flowing between the source and drain terminals of the third NMOS transistor N2 , the pull-up current I PU , and the pull-down current ( I PD ) and the following equation is established between the swing width (V SW ) of the input signal voltage (V IN ) that changes around the reference voltage.

각각의 MOS 트랜지스터의 전류는 게이트 소스 간의 입력 전압(VGS)이 MOS 트랜지스터의 문턱 전압(Threshold Voltage)(VTH)보다 크거나 같은 경우 다음 수학식을 따른다.The current of each MOS transistor is the following equation when the input voltage (V GS ) between the gate source is greater than or equal to the threshold voltage (V TH ) of the MOS transistor.

즉, 수학식 1에서와 같이, 기준 전압(Vref)이 NMOS의 문턱 전압(VTHN)에 가까워짐에 따라 풀업 전류(IPU)는 매우 작아지며, 이에 따라 입력이 제1 논리 단계(Low)로 바뀜에 따라 출력이 제2 논리 단계(High)로 바뀌는 데 걸리는 전달 지연(Propagation Delay ; tpLH)은 크게 증가한다. 반면, 수학식 2에서 보는 바와 같이 풀다운 전류(IPD)는 기준 전압(Vref)이 감소하더라도, 스윙폭(VSW)이 존재하므로 크게 감소하지 않으며, 입력이 제2 논리 단계(High)로 바뀜에 따라 출력이 제1 논리 단계(Low)로 바뀌는 데 걸리는 전달 지연(Propagation Delay ; tpHL)은 상대적으로 적게 증가한다. 이에 따라, 클럭 스큐(Clock Skew ; tpHL-tpLH)가 커지게 된다. 또한, 수학식 1 및 수학식 2에서 나타난 바와 같이, 기준 전압(Vref)이 증가하면 풀업 전류(IPU) 및 풀다운 전류(IPD)가 동시에 증가하여, 전달 지연(Propagation Delay ; tpHL, tpLH)이 모두 감소한다. 도 2는 VDD가 2.5V일 때, 기준 전압(Vref) 변화에 따른 전달 지연을 나타낸 그래프이다.That is, as shown in Equation 1, as the reference voltage V ref approaches the threshold voltage V THN of the NMOS, the pull-up current I PU becomes very small, so that the input becomes the first logic step Low. As it changes, propagation delay (tpLH) for the output to change to the second logic stage (High) is greatly increased. On the other hand, as shown in Equation 2, the pull-down current I PD does not decrease significantly because the swing width V SW exists even when the reference voltage V ref decreases, and the input is moved to the second logic step High. As a result, the propagation delay (tpHL) it takes for the output to switch to the first logic stage (Low) is relatively small. As a result, the clock skew tpHL-tpLH becomes large. In addition, as shown in Equation 1 and Equation 2, when the reference voltage V ref increases, the pull-up current I PU and the pull-down current I PD simultaneously increase, resulting in propagation delay (tpHL, tpLH). ) Are all reduced. 2 is a graph showing a propagation delay according to a change in the reference voltage V ref when V DD is 2.5V.

도 3은 종래의 PMOS 바이어스 형 차동 증폭기를 사용한 입력 리시버를 나타낸 회로도로서, 이러한 종래의 PMOS 바이어스 형 차동 증폭기는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 제1 논리 단계(Low)일 때 회로를 동작시키는 인에이블 신호(/CKE)를 입력받는 제3 PMOS 트랜지스터(301); 소스 단자는 제3 PMOS 트랜지스터(301)의 드레인 단자에 연결되고, 게이트 단자는 기준 전압(Vref)을 입력받는 제3 PMOS 트랜지스터(302); 소스 단자는 제3 PMOS 트랜지스터(301)의 드레인 단자에 연결되고, 게이트 단자는 입력 신호 전압(VIN)을 입력받으며, 드레인 단자는 차동 증폭기의 출력 단자를 형성하는 제4 PMOS 트랜지스터(303); 드레인 단자는 제3 PMOS 트랜지스터(302)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 접지된 제4 NMOS 트랜지스터(304); 및 드레인 단자는 제4 PMOS 트랜지스터(303)의 드레인 단자에 연결되고, 게이트 단자는 제4 NMOS 트랜지스터(304)의 게이트 단자에 연결되며, 소스 단자는 접지된 제5 NMOS 트랜지스터(305)를 포함한다. 도 4는 도 3의 장치에 따른 기준 전압(Vref) 변화에 따른 전달 지연을 나타낸 그래프이다. 상술한 종래의 PMOS 바이어스형 차동 증폭기의 동작은 NMOS 바이어스형 차동 증폭기와 유사하므로 편의상 설명은 생략한다.Fig. 3 is a circuit diagram showing an input receiver using a conventional PMOS bias type differential amplifier, in which the conventional PMOS bias type differential amplifier has a source terminal connected to a power supply voltage and a gate terminal in a first logic stage Low; A third PMOS transistor 301 which receives an enable signal / CKE for operating a circuit; A source terminal is connected to the drain terminal of the third PMOS transistor 301, and the gate terminal is a third PMOS transistor 302 which receives a reference voltage V ref ; A fourth PMOS transistor 303 which has a source terminal connected to a drain terminal of the third PMOS transistor 301, a gate terminal receiving an input signal voltage V IN , and a drain terminal forming an output terminal of the differential amplifier; A drain terminal is connected to the drain terminal of the third PMOS transistor 302, the gate terminal is tied to the drain terminal, and the source terminal is the grounded fourth NMOS transistor 304; And a drain terminal is connected to the drain terminal of the fourth PMOS transistor 303, a gate terminal is connected to the gate terminal of the fourth NMOS transistor 304, and the source terminal includes a grounded fifth NMOS transistor 305. . 4 is a graph illustrating a propagation delay according to a change in the reference voltage V ref according to the apparatus of FIG. 3. Since the operation of the conventional PMOS bias type differential amplifier described above is similar to the NMOS bias type differential amplifier, description thereof is omitted for convenience.

그러나, 상술한 차동 증폭기를 이용한 입력 리시버에 의하면, 기준 전압(Vref)이 NMOS의 문턱 전압(VTHN)에 가까워짐에 따라, 클럭 스큐가 증가하여 저전압이 요구되는 입력단에 사용하기 어렵고, 기준 전압(Vref)의 변화에 따라 전달 지연의 변화가 있어, 이에 따라 데이터의 셋업/홀드(Setup/Hold) 시간 마진이 감소하는 문제점이 있다.However, according to the above-described input receiver using the differential amplifier, as the reference voltage (V ref ) approaches the threshold voltage (V THN ) of the NMOS, the clock skew increases, making it difficult to use for an input terminal requiring a low voltage. There is a problem in that the propagation delay changes according to the change of (V ref ), thereby reducing the setup / hold time margin of data.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 크로스 커플된(Cross Coupled) 전류 미러(Current mirror)를 사용하여, 기준 전압(Vref) 변화에 따른 전달 지연 및 클럭 스큐의 변화를 최소화시킬 수 있는 입력 리시버를 제공하는데 그 목적이 있다.The present invention devised to solve the above problems, by using a cross coupled current mirror (Current mirror), it is possible to minimize the change in propagation delay and clock skew due to the change in the reference voltage (V ref ) The purpose is to provide an input receiver.

상기 목적을 달성하기 위하여 본 발명은 기준전압에 응답하여 흐르는 기준전류와, 입력신호의 변화에 응답하여 흐르게 되는 풀업전류 또는 풀다운전류에 의해서 출력단을 풀업 또는 풀다운시키는 입력리시버에 있어서, 상기 입력신호에 응답하여 상기 출력단으로 풀업전류를 공급하는 풀업수단;상기 입력신호에 응답하여 상기 출력단으로부터 전달되는 풀다운전류를 방전시키기 위한 풀다운수단; 상기 기준전압의 증가에 비례하는 제1 기준전류를 제공하는 제1 기준전류 제공부; 및 상기 기준전압의 감소에 비례하는 제2 기준전류를 제공하는 제2 기준전류 제공부를 구비하고, 상기 제1 기준전류와 상기 제2 기준전류의 차이에 해당되는 보상전류가 상기 풀업전류 또는 풀다운전류의 전류량에 더해지는 것을 특징으로 하는 입력리시버를 제공한다.In order to achieve the above object, the present invention provides an input receiver in which an output stage is pulled up or pulled down by a reference current flowing in response to a reference voltage and a pull-up current or pull-down current flowing in response to a change in an input signal. Pull-up means for supplying a pull-up current to the output terminal in response; pull-down means for discharging a pull-down current transmitted from the output terminal in response to the input signal; A first reference current providing unit providing a first reference current proportional to an increase in the reference voltage; And a second reference current providing unit providing a second reference current proportional to a decrease in the reference voltage, wherein a compensation current corresponding to a difference between the first reference current and the second reference current is the pull-up current or the pull-down current. It provides an input receiver, characterized in that added to the current amount of.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

먼저, 도 5는 본 발명의 일 실시예에 의한 입력 리시버를 나타낸 회로도로서, 이러한 본 발명의 입력 리시버는, 제1 스위치부(510), 제2 스위치부(520) 및 제1 입력 수신부(530)를 포함한다.First, FIG. 5 is a circuit diagram illustrating an input receiver according to an embodiment of the present invention. The input receiver of the present invention includes a first switch unit 510, a second switch unit 520, and a first input receiver 530. ).

제1 스위치부(510)는, 인에이블 신호의 반전 신호(/CKE)의 제어에 따라 전원 전압을 후술하는 제1 입력 수신부(530)로 인가/차단시키는 스위칭 동작을 수행하는 역할을 한다. 여기서, 상기 제1 스위치부(510)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 상기 인에이블 신호의 반전 신호(/CKE)를 입력받으며, 드레인 단자는 후술하는 제1 입력 수신부(530)로 연결된 제1 PMOS 트랜지스터(511)일 수 있다.The first switch unit 510 performs a switching operation of applying / blocking a power supply voltage to the first input receiver 530, which will be described later, under the control of the inversion signal / CKE of the enable signal. Here, the first switch unit 510, the source terminal is connected to the power supply voltage, the gate terminal receives the inverted signal (/ CKE) of the enable signal, the drain terminal is a first input receiver 530 which will be described later It may be a first PMOS transistor 511 connected to.

또한, 제2 스위치부(520)는, 인에이블 신호(CKE)의 제어에 따라 후술하는 제1 입력 수신부(530)를 접지와 연결/차단시키는 스위칭 동작을 수행하는 역할을 한다. 여기서, 상기 제2 스위치부(520)는, 소스 단자는 접지되고, 게이트 단자는 상기 인에이블 신호(CKE)를 입력받으며, 드레인 단자는 후술하는 제1 입력 수신부(530)로 연결된 제1 NMOS 트랜지스터(521)일 수 있다.In addition, the second switch unit 520 performs a switching operation of connecting / blocking the first input receiver 530, which will be described later, to ground under the control of the enable signal CKE. Here, in the second switch unit 520, a source terminal is grounded, a gate terminal receives the enable signal CKE, and a drain terminal is connected to a first input receiver 530 to be described later. 521.

한편, 제1 입력 수신부(530)는, 상기 제1 스위치(510) 및 상기 제2 스위치부(520)를 통하여 동작 전원을 공급받고, 기준 전압(Vref) 및 입력 신호 전압(VIN)을 인가받으며, 내부에 장착된 전류 미러를 통하여 상기 기준 전압(Vref)이 상쇄된 출력 전압(VOUT)을 생성하는 역할을 한다. 여기서, 상기 제1 입력 수신부(530)에 관하여 상세히 설명하면 다음과 같다.Meanwhile, the first input receiver 530 is supplied with operating power through the first switch 510 and the second switch 520, and receives a reference voltage V ref and an input signal voltage V IN . It is applied, and serves to generate an output voltage (V OUT ) that the reference voltage (V ref ) is canceled through a current mirror mounted therein. Here, the first input receiver 530 will be described in detail as follows.

상기 제1 입력 수신부(530) 내에 장착된 제2 PMOS 트랜지스터(531)는, 소스 단자는 상기 제1 PMOS 트랜지스터(511)의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압(Vref)을 입력받는다.The second PMOS transistor 531 mounted in the first input receiver 530 has a source terminal connected to a drain terminal of the first PMOS transistor 511, and a gate terminal inputs the reference voltage V ref . Receive.

또한, 상기 제1 입력 수신부(530) 내에 장착된 제2 NMOS 트랜지스터(532)는, 드레인 단자는 상기 제2 PMOS 트랜지스터(531)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 상기 제1 NMOS 트랜지스터(521)의 드레인 단자에 연결된다.In addition, in the second NMOS transistor 532 mounted in the first input receiver 530, a drain terminal is connected to the drain terminal of the second PMOS transistor 531, and a gate terminal is tied to the drain terminal. A terminal is connected to the drain terminal of the first NMOS transistor 521.

한편, 상기 제1 입력 수신부(530) 내에 장착된 제3 PMOS 트랜지스터(533)는, 소스 단자는 상기 제1 PMOS 트랜지스터(511)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶인다.Meanwhile, in the third PMOS transistor 533 mounted in the first input receiver 530, a source terminal is connected to the drain terminal of the first PMOS transistor 511, and a gate terminal is tied to the drain terminal.

또한, 상기 제1 입력 수신부(530) 내에 장착된 제3 NMOS 트랜지스터(534)는, 드레인 단자는 상기 제3 PMOS 트랜지스터(533)의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압(Vref)을 입력받으며, 소스 단자는 상기 제1 NMOS 트랜지스터(521)의 드레인 단자에 연결된다.In addition, in the third NMOS transistor 534 mounted in the first input receiver 530, a drain terminal is connected to a drain terminal of the third PMOS transistor 533, and a gate terminal is connected to the reference voltage V ref . The input terminal is connected to the drain terminal of the first NMOS transistor 521.

한편, 상기 제1 입력 수신부(530) 내에 장착된 제4 PMOS 트랜지스터(535)는, 소스 단자는 상기 제1 PMOS 트랜지스터(511)의 드레인 단자에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터(533)의 게이트 단자와 연결되며, 드레인 단자는 출력 단자를 형성한다.Meanwhile, in the fourth PMOS transistor 535 mounted in the first input receiver 530, a source terminal is connected to a drain terminal of the first PMOS transistor 511, and a gate terminal is connected to the third PMOS transistor 533. Is connected to the gate terminal, and the drain terminal forms an output terminal.

또한, 상기 제1 입력 수신부(530) 내에 장착된 제4 NMOS 트랜지스터(536)는, 드레인 단자는 상기 제4 PMOS 트랜지스터(535)의 드레인 단자에 연결되어 상기 출력 단자를 형성하고, 게이트 단자는 상기 제2 NMOS 트랜지스터(532)의 게이트 단자에 연결되며, 소스 단자는 상기 제1 NMOS 트랜지스터(521)의 드레인 단자에 연결된다.In addition, a fourth NMOS transistor 536 mounted in the first input receiver 530 may have a drain terminal connected to a drain terminal of the fourth PMOS transistor 535 to form the output terminal, and the gate terminal may include the output terminal. It is connected to the gate terminal of the second NMOS transistor 532, the source terminal is connected to the drain terminal of the first NMOS transistor 521.

한편, 상기 제1 입력 수신부(530) 내에 장착된 제5 PMOS 트랜지스터(537)는, 소스 단자는 상기 제1 PMOS 트랜지스터(511)의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 신호 전압(VIN)을 입력받으며, 드레인 단자는 출력 단자를 형성한다.Meanwhile, in the fifth PMOS transistor 537 mounted in the first input receiver 530, a source terminal is connected to a drain terminal of the first PMOS transistor 511, and a gate terminal is connected to the input signal voltage V IN. ), And the drain terminal forms an output terminal.

또한, 상기 제1 입력 수신부(530) 내에 장착된 제5 NMOS 트랜지스터(538)는, 드레인 단자는 상기 제5 PMOS 트랜지스터(537)의 드레인 단자에 연결되어 상기 출력 단자를 형성하고, 게이트 단자는 상기 입력 신호 전압(VIN)을 입력받으며, 소스 단자는 상기 제1 NMOS 트랜지스터(521)의 드레인 단자에 연결된다.In addition, a fifth NMOS transistor 538 mounted in the first input receiver 530 may have a drain terminal connected to a drain terminal of the fifth PMOS transistor 537 to form the output terminal, and the gate terminal may include the output terminal. An input signal voltage V IN is received and a source terminal is connected to the drain terminal of the first NMOS transistor 521.

도 6은 본 발명의 일 실시예에 의한 입력 리시버의 동작을 나타낸 전달 지연도로서, 이를 참조하여 본 발명의 동작을 나타내면 다음과 같다.6 is a transmission delay diagram illustrating an operation of an input receiver according to an embodiment of the present invention. Referring to this, the operation of the present invention will be described below.

제3 NMOS 트랜지스터(534)의 게이트 단자로 기준 전압(Vref)이 입력되면, 상술한 수학식 3에 의해 전류를 발생시켜 제3 PMOS 트랜지스터(533)에 전류를 흐르게 한다. 제3 PMOS 트랜지스터(533)에 흐르는 전류는 전류 미러에 의해 제4 PMOS 트랜지스터(535)에 제3 PMOS 트랜지스터(533)와 동일한 전류를 흐르게 한다. 한편, 또 다른 입력단인 제2 PMOS 트랜지스터(531)의 게이트 입력 전압인 기준 전압(Vref)에 의해, 마찬가지로, 상술한 수학식 3에 의한 전류가 제2 NMOS 트랜지스터(532)에 흐르게 되며, 제2 NMOS 트랜지스터(532)에 흐르는 전류는 전류 미러에 의해 제4 NMOS 트랜지스터(536)에 동일한 전류가 흐르게 된다. 또한, 입력 신호 전압(VIN)의 입력 단자는, 제5 PMOS 트랜지스터(537) 및 제5 NMOS 트랜지스터(538)가 인버터 형태로 연결되어 있으므로, 입력 신호 전압(VIN)에 따라 각각 제5 PMOS 트랜지스터(537) 또는 제5 NMOS 트랜지스터(538)에 전류를 발생시킨다. 출력 단자는 제4 PMOS 트랜지스터(535), 제4 NMOS 트랜지스터(536), 제5 PMOS 트랜지스터(537) 및 제5 NMOS 트랜지스터(538)의 공통의 드레인 단자로 형성되므로, 각각의 MOS 트랜지스터의 흐르는 전류의 양에 의해 출력 전압 레벨이 변화하게 된다. 여기서, 제3 NMOS 트랜지스터(534) 내지 제5 NMOS 트랜지스터(538)는 모두 동일한 W/L비를 가지며, 제2 PMOS 트랜지스터(531) 내지 제5 PMOS 트랜지스터(537)도 모두 동일한 W/L비를 가진다. 각각의 풀업 및 풀다운 전류는 다음 수학식에 따른다.When the reference voltage V ref is input to the gate terminal of the third NMOS transistor 534, a current is generated by the above Equation 3 to flow a current through the third PMOS transistor 533. The current flowing through the third PMOS transistor 533 causes a current mirror to flow through the fourth PMOS transistor 535 with the same current as that of the third PMOS transistor 533. On the other hand, by the reference voltage V ref which is the gate input voltage of the second PMOS transistor 531 which is another input terminal, similarly, the current according to Equation 3 above flows to the second NMOS transistor 532. The current flowing through the two NMOS transistors 532 causes the same current to flow through the fourth NMOS transistor 536 by the current mirror. The input input terminal of the signal voltage (V IN), the first 5 PMOS transistor 537 and the 5 NMOS transistor 538 is so connected to the drive type, the respective in accordance with an input signal voltage (V IN) 5 PMOS Current is generated in the transistor 537 or the fifth NMOS transistor 538. Since the output terminal is formed of a common drain terminal of the fourth PMOS transistor 535, the fourth NMOS transistor 536, the fifth PMOS transistor 537, and the fifth NMOS transistor 538, the current flowing through each MOS transistor The output voltage level is changed by the amount of. Here, all of the third and fifth NMOS transistors 534 to 538 have the same W / L ratio, and the second and fifth PMOS transistors 531 to 537 also all have the same W / L ratio. Have Each pull-up and pull-down current is according to the following equation.

상기 수학식 4 및 수학식 5의 우변 두 번째 항인 보상 전류는 다음과 같이 표현될 수 있다.The compensation current, which is the second term on the right side of Equations 4 and 5, may be expressed as follows.

상술한 본 발명의 입력 리시버의 동작은 기준 전압(Vref)이 변함에 따라 다음과 같은 세가지 동작 영역으로 나눌 수 있다.The operation of the input receiver of the present invention described above may be divided into three operation regions as follows as the reference voltage V ref is changed.

먼저, 인 경우에, 모든 MOS 트랜지스터는 포화 영역에서 동작하고, 전류는 상술한 수학식 3에 의해 결정된다. 기준 전압(Vref)에 따른 풀업, 풀다운 보상 전류인 는 수학식 6에서 나타난 바와 같이 전류 미러 특성에 의해 과 거의 일치하며, IP1 및 IN1 역시 기준 전압(Vref)의 함수이므로 수학식 4 및 수학식 5에서 보는 바와 같이 기준 전압(Vref)의 변화가 상쇄되어 풀업 전류와 풀다운 전류의 차이가 작아지게 된다.first, In this case, all the MOS transistors operate in the saturation region, and the current is determined by the above equation (3). Pull-up, pull-down compensation current according to the reference voltage (V ref ) Is represented by equation (6) by the current mirror characteristic And it is almost identical, because it is a function of I P1 and I N1 is also the reference voltage (V ref) is offset by a change in the reference voltage (V ref) as shown in Equation 4 and Equation 5, the difference between the pull-up current and pull-down current It becomes small.

또한, 인 경우에는, 수학식 4의 전류에서 보상 전류인 를 고려하지 않으면, 기준 전압(Vref)이 낮아지므로 풀업 전류가 풀다운 전류에 비해 매우 커지게 되어 tpLH에 비해 tpHL이 커지게 되므로 클럭 스큐가 발생하게 되지만, 크로스커플된 전류에 의해 발생된 보상 전류가 풀다운 전류를 증가시키므로, 클럭 스큐가 상대적으로 감소하게 된다.Also, Is a compensation current in the current of Equation 4 If the voltage is not considered, the pull-up current becomes very large compared to the pull-down current and the tpHL becomes larger than tpLH because the reference voltage (V ref ) becomes low, but the clock skew occurs, but the compensation current generated by the cross-coupled current Increases the pull-down current, resulting in a relatively reduced clock skew.

마지막으로, 인 경우에는, 수학식 5의 전류에서 보상 전류인 를 고려하지 않으면, 기준 전압(Vref)이 높아지면서 풀다운 전류가 풀업 전류에 비해 매우 커지게 되어 tpHL에 비해 tpLH가 커지므로 클럭 스큐가 발생하게 된다. 마찬가지로 크로스커플된 전류 미러에 의해 발생된 보상 전류가 풀업 전류를 증가시키므로, 클럭 스큐가 상대적으로 감소하게 된다.Finally, Is a compensation current in the current of Equation 5 In this case, as the reference voltage V ref increases, the pull-down current becomes very large compared to the pull-up current, and thus the clock skew occurs because tpLH becomes larger than tpHL. Similarly, the clock skew is relatively reduced because the compensation current generated by the crosscoupled current mirror increases the pullup current.

도 7은 본 발명의 다른 일 실시예에 의한 입력 리시버를 나타낸 회로도로서, 이러한 본 발명의 입력 리시버는, 제3 스위치부(710), 제4 스위치부(720) 및 제2 입력 수신부(730)를 포함한다.FIG. 7 is a circuit diagram illustrating an input receiver according to another embodiment of the present invention. The input receiver of the present invention includes a third switch 710, a fourth switch 720, and a second input receiver 730. It includes.

제3 스위치부(710)는, 인에이블 신호의 반전 신호(/CKE)의 제어에 따라 전원 전압을 후술하는 제2 입력 수신부(730)로 인가/차단시키는 스위칭 동작을 수행하는 역할을 한다. 여기서, 상기 제3 스위치부(710)에 대하여 상세히 설명하면 다음과 같다.The third switch unit 710 performs a switching operation of applying / blocking the power supply voltage to the second input receiver 730 which will be described later under the control of the inversion signal / CKE of the enable signal. Here, the third switch unit 710 will be described in detail as follows.

상기 제3 스위치부(710) 내에 장착된 제6 PMOS 트랜지스터(PA)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 상기 인에이블 신호의 반전 신호(/CKE)를 입력받으며, 드레인 단자는 후술하는 제2 입력 수신부(730)로 연결된다.The sixth PMOS transistor PA mounted in the third switch unit 710 has a source terminal connected to a power supply voltage, a gate terminal receiving an inversion signal / CKE of the enable signal, and a drain terminal It is connected to the second input receiver 730 to be described later.

또한, 상기 제3 스위치부(710) 내에 장착된 제7 PMOS 트랜지스터(PB)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 상기 인에이블 신호의 반전 신호(/CKE)를 입력받으며, 드레인 단자는 후술하는 제2 입력 수신부(730)로 연결된다.In addition, in the seventh PMOS transistor PB mounted in the third switch unit 710, a source terminal is connected to a power supply voltage, a gate terminal receives an inversion signal / CKE of the enable signal, and a drain. The terminal is connected to the second input receiver 730 to be described later.

또한, 제4 스위치부(720)는, 인에이블 신호(CKE)의 제어에 따라 후술하는 제2 입력 수신부(730)를 접지와 연결/차단시키는 스위칭 동작을 수행하는 역할을 한다. 여기서, 상기 제4 스위치부(720)에 대하여 상세히 설명하면 다음과 같다.In addition, the fourth switch unit 720 performs a switching operation of connecting / blocking the second input receiver 730, which will be described later, to ground under the control of the enable signal CKE. Here, the fourth switch unit 720 will be described in detail as follows.

상기 제4 스위치부(720) 내에 장착된 제6 NMOS 트랜지스터(NA)는, 소스 단자는 접지되고, 게이트 단자는 상기 인에이블 신호(CKE)를 입력받으며, 드레인 단자는 후술하는 제2 입력 수신부(730)로 연결된다.In the sixth NMOS transistor NA mounted in the fourth switch unit 720, a source terminal is grounded, a gate terminal receives the enable signal CKE, and a drain terminal is a second input receiver (described later). 730).

또한, 상기 제4 스위치부(720) 내에 장착된 제7 NMOS 트랜지스터(NB)는, 소스 단자는 접지되고, 게이트 단자는 상기 인에이블 신호(CKE)를 입력받으며, 드레인 단자는 후술하는 제2 입력 수신부(730)로 연결된다.In addition, in the seventh NMOS transistor NB mounted in the fourth switch unit 720, a source terminal is grounded, a gate terminal receives the enable signal CKE, and a drain terminal is a second input described later. It is connected to the receiver 730.

한편, 제2 입력 수신부(730)는, 상기 제3 스위치부(710) 및 상기 제4 스위치부(720)를 통하여 동작 전원을 공급받고, 기준 전압(Vref) 및 입력 신호 전압(VIN)을 인가받으며, 내부에 장착된 전류 미러를 통하여 상기 기준 전압(Vref)이 상쇄된 출력 전압(VOUT)을 생성하는 역할을 한다. 여기서, 상기 제2 입력 수신부(730)에 관하여 상세히 설명하면 다음과 같다.On the other hand, the second input receiver 730 is supplied with operating power through the third switch unit 710 and the fourth switch unit 720, the reference voltage (V ref ) and the input signal voltage (V IN ). Is applied to generate an output voltage (V OUT ) from which the reference voltage (V ref ) is canceled through a current mirror mounted therein. Here, the second input receiver 730 will be described in detail as follows.

상기 제2 입력 수신부(730) 내에 장착된 제8 PMOS 트랜지스터(731)는, 소스 단자는 상기 제7 PMOS 트랜지스터(PB)의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압(Vref)을 입력받는다.An eighth PMOS transistor 731 mounted in the second input receiver 730 has a source terminal connected to a drain terminal of the seventh PMOS transistor PB, and a gate terminal inputs the reference voltage V ref . Receive.

또한, 상기 제2 입력 수신부(730) 내에 장착된 제8 NMOS 트랜지스터(732)는, 드레인 단자는 상기 제8 PMOS 트랜지스터(731)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 상기 제6 NMOS 트랜지스터(NA)의 드레인 단자에 연결된다.In addition, an eighth NMOS transistor 732 mounted in the second input receiver 730 may have a drain terminal connected to a drain terminal of the eighth PMOS transistor 731, a gate terminal tied to a drain terminal, and a source. A terminal is connected to the drain terminal of the sixth NMOS transistor NA.

한편, 상기 제2 입력 수신부(730) 내에 장착된 제9 PMOS 트랜지스터(733)는, 소스 단자는 상기 제6 PMOS 트랜지스터(PA)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶인다.Meanwhile, in the ninth PMOS transistor 733 mounted in the second input receiver 730, a source terminal is connected to a drain terminal of the sixth PMOS transistor PA, and a gate terminal is tied to the drain terminal.

또한, 상기 제2 입력 수신부(730) 내에 장착된 제9 NMOS 트랜지스터(734)는, 드레인 단자는 상기 제9 PMOS 트랜지스터(733)의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압(Vref)을 입력받으며, 소스 단자는 상기 제7 NMOS 트랜지스터(NB)의 드레인 단자에 연결된다.In addition, a ninth NMOS transistor 734 mounted in the second input receiver 730 has a drain terminal connected to a drain terminal of the ninth PMOS transistor 733, and a gate terminal thereof is the reference voltage V ref . Is received, the source terminal is connected to the drain terminal of the seventh NMOS transistor (NB).

한편, 상기 제2 입력 수신부(730) 내에 장착된 제10 PMOS 트랜지스터(735)는, 소스 단자는 상기 제6 PMOS 트랜지스터(PA)의 드레인 단자에 연결되고, 게이트 단자는 상기 제9 PMOS 트랜지스터(733)의 게이트 단자와 연결되며, 드레인 단자는 출력 단자를 형성한다.Meanwhile, in the tenth PMOS transistor 735 mounted in the second input receiver 730, a source terminal is connected to a drain terminal of the sixth PMOS transistor PA, and a gate terminal thereof is the ninth PMOS transistor 733. Is connected to the gate terminal, and the drain terminal forms an output terminal.

또한, 상기 제2 입력 수신부(730) 내에 장착된 제10 NMOS 트랜지스터(736)는, 드레인 단자는 상기 제9 PMOS 트랜지스터(735)의 드레인 단자에 연결되어 상기 출력 단자를 형성하고, 게이트 단자는 상기 제8 NMOS 트랜지스터(732)의 게이트 단자에 연결되며, 소스 단자는 상기 제6 NMOS 트랜지스터(NA)의 드레인 단자에 연결된다.In addition, in the tenth NMOS transistor 736 mounted in the second input receiver 730, a drain terminal is connected to a drain terminal of the ninth PMOS transistor 735 to form the output terminal, and the gate terminal is It is connected to the gate terminal of the eighth NMOS transistor 732, the source terminal is connected to the drain terminal of the sixth NMOS transistor (NA).

한편, 상기 제2 입력 수신부(730) 내에 장착된 제11 PMOS 트랜지스터(737)는, 소스 단자는 상기 제7 PMOS 트랜지스터(PB)의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 신호 전압(VIN)을 입력받으며, 드레인 단자는 출력 단자를 형성한다.Meanwhile, in the eleventh PMOS transistor 737 mounted in the second input receiver 730, a source terminal is connected to a drain terminal of the seventh PMOS transistor PB, and a gate terminal is connected to the input signal voltage V IN. ), And the drain terminal forms an output terminal.

또한, 상기 제2 입력 수신부(730) 내에 장착된 제11 NMOS 트랜지스터(738)는, 드레인 단자는 상기 제11 PMOS 트랜지스터(737)의 드레인 단자에 연결되어 상기 출력 단자를 형성하고, 게이트 단자는 상기 입력 신호 전압(VIN)을 입력받으며, 소스 단자는 상기 제7 NMOS 트랜지스터(NB)의 드레인 단자에 연결된다.In addition, an eleventh NMOS transistor 738 mounted in the second input receiver 730 may have a drain terminal connected to a drain terminal of the eleventh PMOS transistor 737 to form the output terminal, and the gate terminal may include the output terminal. An input signal voltage V IN is input, and a source terminal is connected to a drain terminal of the seventh NMOS transistor NB.

도 8은 본 발명의 다른 일 실시예에 의한 입력 리시버의 전달 지연을 나타낸 그래프로서, 이를 참조하여 본 발명의 입력 리시버의 동작에 관하여 설명하면 다음과 같다.8 is a graph illustrating a propagation delay of an input receiver according to another embodiment of the present invention. Referring to this, operation of the input receiver of the present invention will be described below.

도 7에 나타난 바와 같이, 본 실시예에 있어서의 입력 리시버는, 전류 미러에 연결된 노드와 입력단 노드가 분리되어 있다. 기준 전압(Vref)과 입력 전압(VIN)이 낮은 경우 수학식 3에 의해 제9 NMOS 트랜지스터(734) 및 제11 NMOS 트랜지스터(738)에 흐르는 전류가 줄어들고, 전류 미러 효과에 의해 제9 PMOS 트랜지스터(733) 및 제9 PMOS 트랜지스터(735)에 흐르는 전류는 줄어든다. 또한, 제8 PMOS 트랜지스터(731) 및 제11 PMOS 트랜지스터(737)에 흐르는 전류가 증가하고, 전류 미러 효과에 의해 제8 NMOS 트랜지스터(732) 및 제10 NMOS 트랜지스터(736)의 전류는 증가한다. 이러한 전류의 차이에 의해 제9 NMOS 트랜지스터(734)의 소스 노드인 VN2 및 제8 PMOS 트랜지스터(731)의 소스 노드인 VP2에 걸린 전압은 낮아지고, 제9 PMOS 트랜지스터(733)의 소스 노드인 VP1 및 제8 NMOS 트랜지스터(732)의 소스 노드인 VN1단자에 걸린 전압은 높아져서 전압차가 발생한다. 각 단자를 연결시키면 전압차를 상쇄하기 위해 추가적인 전류가 흐르게 되는데, 도 7에 도시된 바와 같이 각 노드를 분리시킴으로써 전류 및 클럭 스큐를 줄일 수 있다.As shown in FIG. 7, in the input receiver in this embodiment, the node connected to the current mirror and the input end node are separated. When the reference voltage V ref and the input voltage V IN are low, the current flowing through the ninth NMOS transistor 734 and the eleventh NMOS transistor 738 is reduced by Equation 3, and the ninth PMOS is caused by the current mirror effect. The current flowing through the transistor 733 and the ninth PMOS transistor 735 is reduced. In addition, the current flowing through the eighth PMOS transistor 731 and the eleventh PMOS transistor 737 increases, and the current of the eighth NMOS transistor 732 and the tenth NMOS transistor 736 increases due to the current mirror effect. Due to the difference in current, the voltage across V N2 , the source node of the ninth NMOS transistor 734, and V P2 , the source node of the eighth PMOS transistor 731, is lowered, and the source node of the ninth PMOS transistor 733 is lowered. the V P1 and V N1 voltage across the terminals of the source node of the NMOS transistor 8 732 generates the difference voltage becomes high. When each terminal is connected, an additional current flows to offset the voltage difference. As shown in FIG. 7, current and clock skew can be reduced by separating each node.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.

본 발명은, 크로스 커플된(Cross Coupled) 전류 미러(Current mirror)를 사용하여, 기준 전압(Vref) 변화에 따른 전달 지연 및 클럭 스큐의 변화를 최소화시킬 수 있는, 즉, 출력단의 풀업 풀다운 전류의 변화가 상쇄되어 기준 전압의 변화에 관계없이 클럭 스큐가 줄어드는 이점이 있다.According to the present invention, a cross-coupled current mirror can be used to minimize a change in propagation delay and clock skew due to a change in the reference voltage V ref , that is, a pull-up pull-down current at the output stage. The change in the offset cancels the clock skew regardless of the change in the reference voltage.

도 1은 종래의 NMOS 바이어스 형 차동 증폭기를 사용한 입력 리시버를 나타낸 회로도,1 is a circuit diagram showing an input receiver using a conventional NMOS bias type differential amplifier,

도 2는 VDD가 2.5V일 때, 기준 전압 변화에 따른 전달 지연을 나타낸 그래프,2 is a graph showing a propagation delay according to a reference voltage change when V DD is 2.5V;

도 3은 종래의 PMOS 바이어스 형 차동 증폭기를 사용한 입력 리시버를 나타낸 회로도,3 is a circuit diagram showing an input receiver using a conventional PMOS bias type differential amplifier,

도 4는 도 3의 장치에 따른 기준 전압 변화에 따른 전달 지연을 나타낸 그래프,4 is a graph illustrating a propagation delay according to a reference voltage change according to the apparatus of FIG. 3;

도 5는 본 발명의 일 실시예에 의한 입력 리시버를 나타낸 회로도,5 is a circuit diagram illustrating an input receiver according to an embodiment of the present invention;

도 6은 본 발명의 일 실시예에 의한 입력 리시버의 동작을 나타낸 전달 지연도,6 is a propagation delay diagram illustrating an operation of an input receiver according to an embodiment of the present invention;

도 7은 본 발명의 다른 일 실시예에 의한 입력 리시버를 나타낸 회로도,7 is a circuit diagram illustrating an input receiver according to another embodiment of the present invention;

도 8은 본 발명의 다른 일 실시예에 의한 입력 리시버의 전달 지연을 나타낸 그래프.8 is a graph illustrating a propagation delay of an input receiver according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on main parts of the drawing

510 : 제1 스위치부 520 : 제2 스위치부510: first switch unit 520: second switch unit

530 : 입력 수신부530: input receiver

Claims (9)

기준전압에 응답하여 흐르는 기준전류와, 입력신호의 변화에 응답하여 흐르게 되는 풀업전류 또는 풀다운전류에 의해서 출력단을 풀업 또는 풀다운시키는 입력리시버에 있어서,An input receiver which pulls up or pulls down an output stage by a reference current flowing in response to a reference voltage and a pull-up current or pull-down current flowing in response to a change in an input signal. 상기 입력신호에 응답하여 상기 출력단으로 풀업전류를 공급하는 풀업수단;Pull-up means for supplying a pull-up current to the output terminal in response to the input signal; 상기 입력신호에 응답하여 상기 출력단으로부터 전달되는 풀다운전류를 방전시키기 위한 풀다운수단;Pull-down means for discharging a pull-down current delivered from the output terminal in response to the input signal; 상기 기준전압의 증가에 비례하는 제1 기준전류를 제공하는 제1 기준전류 제공부; 및A first reference current providing unit providing a first reference current proportional to an increase in the reference voltage; And 상기 기준전압의 감소에 비례하는 제2 기준전류를 제공하는 제2 기준전류 제공부를 구비하고,A second reference current providing unit providing a second reference current proportional to a decrease in the reference voltage, 상기 제1 기준전류와 상기 제2 기준전류의 차이에 해당되는 보상전류가 상기 풀업전류 또는 풀다운전류의 전류량에 더해지는 것을 특징으로 하는 입력리시버.And a compensation current corresponding to a difference between the first reference current and the second reference current is added to the current amount of the pull-up current or the pull-down current. 제 1 항에 있어서,The method of claim 1, 데이터 입력인에이블 신호에 응답하여, 전원전압을 상기 풀업수단, 상기 제1 및 제2 기준전류 제공부에 전달하기 위한 제1 스위치용 모스트랜지스터를 더 구비하는 것을 특징으로 하는 입력리시버.And a first switch morph transistor for transmitting a power supply voltage to said pull-up means and said first and second reference current providing units in response to a data input enable signal. 제 2 항에 있어서,The method of claim 2, 데이터 입력인에이블 신호에 응답하여, 접지전압을 상기 풀다운수단, 상기 제1 및 제2 기준전류 제공부에 전달하기 위한 제2 스위치용 모스트랜지스터를 더 구비하는 것을 특징으로 하는 입력리시버.And a second switch morph transistor for transmitting a ground voltage to the pull-down means and the first and second reference current providing units in response to a data input enable signal. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1 기준전류 제공부는,The first reference current providing unit, 소스 단자는 상기 제2 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압을 입력받는 제1 앤모스트랜지스터와, 드레인 단자는 상기 제1 앤모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 상기 제1 스위치용 모스트랜지스터의 드레인 단자에 연결된 제1 피모스트랜지스터와, 소스 단자는 상기 제1 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제1 피모스트랜지터의 게이트 단자에 접속된 제3 피모스트랜지스터를 구비하고,A source terminal is connected to a drain terminal of the second switch MOS transistor, a gate terminal is connected to a first NMOS transistor receiving the reference voltage, a drain terminal is connected to a drain terminal of the first NMOS transistor, and a gate The terminal is tied to the drain terminal, the source terminal is connected to the drain terminal of the first transistor morph transistor, the source terminal is connected to the drain terminal of the first transistor morph transistor, the gate terminal is And a third PMOS transistor connected to the gate terminal of the first PMOS transistor, 상기 제2 기준전류 제공부는,The second reference current providing unit, 드레인 단자는 상기 제1 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압을 입력받는 제3 피모스트랜지스터와, 소스 단자는 상기 제3 피모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인단자에 묶인며, 드레인 단자는 상기 제2 스위치용 모스트랜지스터의 드레인단에 접속된 제2 앤모스트랜지스터와, 드레인 단자는 상기 제2 피모스트랜지스터의 드레인과 접속되고, 게이트는 상기 제2 앤모스트랜지스터의 게이트에 접속되며 소스단자는 상기 제2 스위치용 모스트랜지스터의 드레인 단자에 접속된 제3 앤모스트랜지스터를 구비하고,The drain terminal is connected to the drain terminal of the first switch morph transistor, the gate terminal is connected to the third PMOS transistor receiving the reference voltage, the source terminal is connected to the drain terminal of the third PMOS transistor, the gate A terminal is tied to the drain terminal, the drain terminal is connected to the drain terminal of the second transistor morph transistor, a drain terminal is connected to the drain of the second PMOS transistor, and the gate is connected to the drain. A second NMOS transistor connected to the gate of the second NMOS transistor and having a source terminal connected to the drain terminal of the second transistor MOS transistor; 상기 제2 피모스트랜지스터와 상기 제3 앤모스트랜지스터의 공통 드레인 단자를 통해 상기 보상전류를 제공하는 것을 특징으로 하는 입력 리시버.And the compensation current is provided through a common drain terminal of the second PMOS transistor and the third NMOS transistor. 제 1 항에 있어서, The method of claim 1, 데이터 입력인에이블 신호에 응답하여, 전원전압을 상기 풀업수단, 상기 제1 및 제2 기준전류 제공부에 전달하기 위한 제1 스위치부를 더 구비하고, A first switch unit for transmitting a power supply voltage to the pull-up means and the first and second reference current providing units in response to a data input enable signal; 상기 제1 스위치부는,The first switch unit, 상기 데이터 입력인에이블 신호에 응답하여 상기 제2 기준전류 제공부와 상기 풀업수단으로 상기 전원전압을 전달하기 위한 제1 스위치용 모스트랜지스터;A first switch MOS transistor for transmitting the power supply voltage to the second reference current providing unit and the pull-up means in response to the data input enable signal; 상기 데이터 입력인에이블 신호에 응답하여 상기 제1 기준전류 제공부에 상기 전원전압을 전달하기 위한 제2 스위칭용 모스트랜지스터를 구비하는 것을 특징으로 하는 입력 리시버.And a second switching MOS transistor for transmitting the power supply voltage to the first reference current providing unit in response to the data input enable signal. 제 5 항에 있어서, The method of claim 5, wherein 상기 데이터 입력인에이블 신호에 응답하여, 접지전압을 상기 풀업수단, 상기 제1 및 제2 기준전류 제공부에 전달하기 위한 제2 스위치부를 더 구비하고, A second switch unit for transmitting a ground voltage to the pull-up means and the first and second reference current providing units in response to the data input enable signal, 상기 제2 스위치부는,The second switch unit, 상기 데이터 입력인에이블 신호에 응답하여 상기 제2 기준전류 제공부와 상기 풀다운수단으로 상기 전원전압을 전달하기 위한 제3 스위치용 모스트랜지스터;A third switch MOS transistor for transmitting the power supply voltage to the second reference current providing unit and the pull-down means in response to the data input enable signal; 상기 데이터 입력인에이블 신호에 응답하여 상기 제1 기준전류 제공부에 상기 접지전압을 전달하기 위한 제4 스위칭용 모스트랜지스터를 구비하는 것을 특징으로 하는 입력 리시버.And a fourth switching MOS transistor for transmitting the ground voltage to the first reference current providing unit in response to the data input enable signal. 제 6 항에 있어서, The method of claim 6, 상기 제1 기준전류 제공부는,The first reference current providing unit, 소스 단자는 상기 제4 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압을 입력받는 제1 앤모스트랜지스터와, 드레인 단자는 상기 제1 앤모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 상기 제1 스위치용 모스트랜지스터의 드레인 단자에 연결된 제1 피모스트랜지스터와, 소스 단자는 상기 제1 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제1 피모스트랜지터의 게이트 단자에 접속된 제3 피모스트랜지스터를 구비하고,A source terminal is connected to the drain terminal of the fourth switch MOS transistor, a gate terminal is connected to the first NMOS transistor receiving the reference voltage, a drain terminal is connected to the drain terminal of the first NMOS transistor, and a gate The terminal is tied to the drain terminal, the source terminal is connected to the drain terminal of the first transistor morph transistor, the source terminal is connected to the drain terminal of the first transistor morph transistor, the gate terminal is And a third PMOS transistor connected to the gate terminal of the first PMOS transistor, 상기 제2 기준전류 제공부는,The second reference current providing unit, 드레인 단자는 상기 제2 스위치용 모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 기준 전압을 입력받는 제3 피모스트랜지스터와, 소스 단자는 상기 제3 피모스트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인단자에 묶인며, 드레인 단자는 상기 제3 스위치용 모스트랜지스터의 드레인단에 접속된 제2 앤모스트랜지스터와, 드레인 단자는 상기 제2 피모스트랜지스터의 드레인과 접속되고, 게이트는 상기 제2 앤모스트랜지스터의 게이트에 접속되며 소스단자는 상기 제3 스위치용 모스트랜지스터의 드레인 단자에 접속된 제3 앤모스트랜지스터를 구비하고,The drain terminal is connected to the drain terminal of the second switch morph transistor, the gate terminal is connected to the third PMOS transistor receiving the reference voltage, the source terminal is connected to the drain terminal of the third PMOS transistor, the gate A terminal is tied to the drain terminal, the drain terminal is connected to the drain terminal of the third transistor morph transistor, a drain terminal is connected to the drain of the second PMOS transistor, and the gate is connected to the drain. And a third NMOS transistor connected to the gate of the NMOS transistor and having a source terminal connected to the drain terminal of the third transistor MOS transistor. 상기 제2 피모스트랜지스터와 상기 제3 앤모스트랜지스터의 공통 드레인 단자를 통해 상기 보상전류를 제공하는 것을 특징으로 하는 입력 리시버.And the compensation current is provided through a common drain terminal of the second PMOS transistor and the third NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 제1 기준전류 제공부는The first reference current providing unit 상기 기준전압의 전압레벨에 대응하는 제1 구동전류를 흐르게 하는 제1 전류원용 앤모스트랜지스터; 및A first current source NMOS transistor for flowing a first driving current corresponding to the voltage level of the reference voltage; And 상기 제1 구동전류를 미러링한 상기 제1 기준전류를 제공하기 위한 제1 전류미러를 구비하는 것을 특징으로 하는 입력리시버.And a first current mirror for providing the first reference current mirroring the first driving current. 제 8 항에 있어서,The method of claim 8, 상기 제2 기준전류 제공부는The second reference current providing unit 상기 기준전압의 전압레벨에 대응하는제2 구동전류를 흐르게 하는 제2 전류원용 피모스트랜지스터; 및A second current source PMOS transistor for flowing a second driving current corresponding to the voltage level of the reference voltage; And 상기 제2 구동전류를 미러링한 상기 제2 기준전류를 제공하기 위한 제2 전류미러를 구비하는 것을 특징으로 하는 입력리시버.And a second current mirror for providing the second reference current mirroring the second driving current.
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