KR100493106B1 - 디브이비 비동기 방식의 디지털 방송 수신기의 비동기전송 스트림 수신장치 및 그의 비동기 전송 스트림 전송방법 - Google Patents

디브이비 비동기 방식의 디지털 방송 수신기의 비동기전송 스트림 수신장치 및 그의 비동기 전송 스트림 전송방법 Download PDF

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Abstract

본 발명은, 내부에서 동작되는 어플리케이션에 따라 상이한 데이터 전송률을 갖는 VOD서버등의 MPEG-2장비들에 접속되는 디지털 방송 수신기의 비동기 전송 스트림 수신장치 및 그의 전송 스트림 전송 방법에 관한 것이다. 본 비동기 전송 스트림 수신장치는, DVB-ASI(Digital Video Broadcasting-Asynchronous Serial Interface)신호로부터 생성되는 MPEG-2(Moving Picture Experts Group) 데이터를 저장하는 피포(FIFO)와, 상기 DVB-ASI로부터 상기 MPEG-2 데이터 생성을 위한 클럭 신호를 발생하는 오실레이터와, 상기 피포(FIFO)에 저장되는 MPEG-2 데이터를 상기 오실레이터의 클럭 신호에 동기하여 리드하여 출력하는 리드제어부를 포함하는 것을 특징으로 한다. 이에 의하여, DVB-ASI 규격으로 전송되는 MPEG-2 데이터의 SD급 또는 HD급의 압축상태(비트 레이트)에 관계없이, MPEG-2 데이터를 처리하여 출력할 수 있다.

Description

디브이비 비동기 방식의 디지털 방송 수신기의 비동기 전송 스트림 수신장치 및 그의 비동기 전송 스트림 전송 방법 {apparatus for receiving asynchronous transmission stream in digital broadcasting receiver according to DVB-ASI and method for processing asynchronous transmission stream thereof}
본 발명은 내부에서 동작되는 어플리케이션에 따라 상이한 데이터 전송률을 갖는 VOD서버 등의 MPEG-2장비들에 접속되는 디지털 방송 수신기에 관한 것으로서, 보다 상세하게는 DVB-ASI (Digital Video Broadcasting-Asynchronous Serial Interface)방식에 따른 디지털 방송 수신기의 비동기 전송 스트림 수신장치 및 그의 전송 스트림 전송 방법에 관한 것이다.
디지털 텔레비전 방송과 관련된 방송용 장비 사이에 전송 스트림을 동기 또는 비동기 방식의 시리얼로 전송하기 위한 규격으로, ATSC(Advanced Television System Committee) 지역은 SMPTE310(Society of Motion Picture and Television Engineers 310) 방식을, DVB(Digital Video Broadcasting) 지역은 DVB-ASI(Digital Video Broadcasting Asynchronous Serial Interface) 방식을 선호한다.
도 1은 종래의 DVB-ASI 방식의 전송 스트림 수신 장치의 구성을 보이는 블록도이다. DVB-ASI 방식의 전송 스트림 수신 장치는, 도 1에 도시된 바와 같이, 직렬/병렬 변환부(10), 출력 FIFO(16), 동기 감지부(11), 프레임 생성부(12), 프레임 제어 및 클럭동기부(13), 27㎒ 오실레이터(Oscillator)(14), 10비트/8비트 변환부(15)로 구성된다.
DVB-ASI 전송 스트림 수신장치의 동작을 설명하면, 직렬/병렬 변환부(10)는 외부에서 입력되는 직렬 10비트 데이터를 병렬 10비트 데이터로 변환한다. 동기 감지부(11)는 병렬 변환된 10비트 데이터로부터 K28.5 동기 바이트를 감지한다. K28.5 동기 바이트는 DVB-ASI스트림에서 27MHz 클럭을 추출하여 동기를 맞추도록 하기 위해 삽입된 스터핑 데이터이다. 프레임 생성부(12)는 K28.5 동기 바이트의 감지 결과에 기초하여, 병렬 10비트 데이터에 대하여 프레임을 재구성한다. 프레임 제어 및 클럭동기부(13)는 27MHz 오실레이터(14)의 클럭 신호에 동기하여 프레임 생성부(12)를 제어한다. 10비트/8비트 변환부(15)는 병렬 10비트 데이터를 8비트 데이터로 변환한다. 10비트/8비트 변환부(15)에서는 MPEG-2 데이터와 스터핑캐릭터가 동일한 라인에서 출력되므로 MPEG-2 데이터와 스터핑캐릭터를 구분하기 위해 유효 신호(valid signal)를 이용한다. 예를 들어 유효 신호가 로우(low) 상태이면 MPEG-2 데이터가 출력되는 것이고, 하이(high) 상태이면 스터핑캐릭터가 출력되는 것으로 인식한다.
직렬/병렬 변환부(10)에 의해 270㎒ 직렬 데이터를 병렬 데이터로 변환을 하면 27㎒가 된다. 27㎒로 출력되는 데이터 중 실제 동기 스터핑된 데이터(K28.5 동기 바이트)를 제외하면 실제 순수 데이터는 약 6Mbps 이하가 된다. 그러므로 출력 FIFO(16)는 K28.5 동기 바이트를 제거하고 순수 데이터 성분만 약 6Mbps 이하로 떨어뜨려 출력하는 버퍼 역할을 한다.
그런데, 종래의 DVB-ASI 전송 스트림 수신장치는 비트 레이트가 약 6Mbps 이하인 SD(Standard Definition)급으로 압축된 데이터만을 처리할 수 있다. 따라서, HD(High Definition)급, 특히 50Mbps 이상의 고품질의 화상 데이터를 출력하려면, 클럭 주파수가 높은 별도의 클럭 발생기 및 클럭 발생기를 제어할 제어회로를 구비해야 하며, 구성이 복잡해지는 단점이 있다.
따라서, 본 발명의 목적은, 본 발명에 따르면, DVB-ASI 규격으로 전송되는 MPEG-2 데이터의 SD급 또는 HD급의 압축상태(비트 레이트)에 관계없이, MPEG-2 데이터를 처리하여 출력하는 DVB-ASI 전송 스트림 수신장치 및 그의 비동기 전송 스트림 전송 방법을 제공하는 것이다.
상기 목적은, 본 발명에 따라, 내부에서 동작되는 어플리케이션에 따라 상이한 데이터 전송률을 갖는 VOD서버등의 MPEG-2장비들에 접속되는 디지털 방송 수신기의 비동기 전송 스트림 수신장치에 있어서, DVB-ASI(Digital Video Broadcasting-Asynchronous Serial Interface)신호로부터 생성되는 MPEG-2(Moving Picture Experts Group) 데이터를 저장하는 피포(FIFO)와, 상기 DVB-ASI로부터 상기 MPEG-2 데이터 생성을 위한 클럭 신호를 발생하는 오실레이터와, 상기 피포(FIFO)에 저장되는 MPEG-2 데이터를 상기 오실레이터의 클럭 신호에 동기하여 리드하여 출력하는 리드제어부를 포함하는 것에 의해 달성된다.
한편, 본 발명의 다른 견지에 따르면, 상기 목적은 DVB-ASI(Digital Video Broadcasting-Asynchronous Serial Interface)신호로부터 생성되는 MPEG-2(Moving Pictures Experts Group) 데이터를 저장하는 피포(FIFO)와,상기 DVB-ASI로부터 상기 MPEG-2 데이터 생성을 위한 클럭 신호를 발생하는 오실레이터를 갖는 디지털 방송 수신기의 비동기 전송 스트림 수신방법에 있어서, 상기 피포(FIFO)에 데이터가 소정 크기 저장되었음을 표시하는 플래그 신호가 출력되는지 체크하는 제1 과정과; 상기 플래그 신호가 출력되면 상기 MPEG-2 데이터를 출력하기 위해 상기 오실레이터의 클럭 신호에 동기하여 상기 피포(FIFO)로부터 MPEG-2 데이터를 리드하는 제2 과정과; 상기 리드한 MPEG-2 데이터에서 동기 데이터를 검출하는 제3 과정과; 상기 동기 데이터가 검출되면 상기 MPEG-2 데이터의 유효 신호(valid signal)를 출력하는 제4 과정을 포함하는 것이 바람직하다.
이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 2는 본 발명에 따른 DVB-ASI 방식의 전송 스트림 수신장치의 블록도이다.
비동기 전송 스트림 수신 장치는 직렬/병렬 변환부(10)와, 동기 감지부(11)와, 10비트/8비트 변환부(15)와, 10비트/8비트 변환부(15)에서 출력되는 8비트 MPEG-2 데이터를 저장하는 FIFO(26)와, FIFO(26)를 제어하는 FPGA(27)로 구성된다.
직렬/병렬 변환부(10)로 입력되는 DVB-ASI MPEG-2 데이터는 물리계층에서 270Mbps로 전송되는 직렬 방송규격신호이다. 직렬비트/병렬 변환부(10)는 이 직렬 데이터를 10비트의 병렬 데이터로 변환하고, 동기 감지부(11)는 10비트의 병렬 데이터에서 K28.5 동기 바이트를 검출하여 동기를 찾는다. 여기서, K28.5 동기 바이트는 수신되는 DVB-ASI스트림에서 27MHz 클럭을 추출하고, MPEG-2 데이터가 없을 때 클럭을 잃어버리는 것을 방지하기 위해 즉, 항상 MPEG-2 데이터와 클럭을 동기시키기 위해 삽입한다.
그리고, K28.5 동기 바이트는 직렬 데이터 스트림에서 실제 데이터가 어디부터인지 판별하기 위해 사용된다. 프레임 생성부(12)는 동기 감지 결과에 따라 병렬 10비트 데이터에 대하여 프레임을 재구성한다. 프레임 제어 및 클럭동기부(13)는 27MHz 오실레이터(14)의 클럭 신호에 동기하여 프레임 생성부(12)를 제어한다. 프레임 제어 및 클럭동기부(13)에는 PLL이 내장되며, PLL을 이용하여 입력되는 MPEG-2 데이터와 27MHz 오실레이터(14)에서 입력되는 클럭 신호와의 위상이 맞춰진다.
10비트/8비트 변환부(15)는 프레임 생성부(12)에서 생성된 10비트의 프레임 데이터를 내부에 미리 저장된 10비트/8비트 디코딩 테이블을 참조하여 대응하는 8비트의 원래 MPEG-2 데이터로 변환한다. 10비트/8비트 변환부(15)는 8비트의 MPEG-2 데이터와 전송을 위한 스터핑캐릭터를 동일한 라인으로 출력한다. 이에 따라, 10비트/8비트 변환부(15)는 8비트 MPEG-2 데이터와 동기 데이터를 구분하기 위해 유효 신호(valid signal)를 출력한다.
FIFO(26)는 10비트/8비트 변환부(15)에서 출력되는 데이터 중 K28.5 동기 바이트를 제거하여 순수한 MPEG-2 데이터만을 추출하여 저장하는 기능을 한다.
본 발명에 따라, FIFO(26)의 상태를 판단하여, 그 상태에 따라 FIFO(26)를 제어하는 FPGA(Field Programmable Gate Array)(27)가 더 마련된다.
FPGA(27)는 FIFO(26)에서 MPEG-2 데이터를 읽어들인 후 처리하여, FPGA(27)의 출력단에 마련된 셋탑박스의 SD급 또는 HD급 MPEG-2 디코더로 MPEG-2 데이터를 출력한다.
FPGA(27)에서 출력되는 MPEG-2 데이터의 비트 레이트는 FPGA(27)가 FIFO(26)에서 MPEG-2 데이터를 리드하는 클럭 신호에 의해 결정된다. 본 발명에서는 27MHz의 오실레이터의 클럭 신호를 분주한 클럭 신호에 동기하여 MPEG-2 데이터를 읽어들여 출력하기 위해 FPGA(27)에 내장된 PLL(Phase Locked Loop)(28) 또는 DLL을 이용한다. 이하 실시 예에서는 FPGA(27)에 PLL이 내장되어 있는 경우에 대해 설명하기로 한다.
FPGA(27)에 접속되는 셋탑박스내에 마련되는 HD급 MPEG-2 디코더는 SD급 디코더가 처리할 수 있는 비트 레이트의 MPEG-2 데이터 이외에도 15Mbps 이상의 비트 레이트를 갖는 MPEG-2 데이터를 처리할 수 있다.
도 3은 도 2의 FPGA(27)의 내부 블록도이다. 도 3에 도시된 바와 같이, FPGA(27)는 27MHz의 오실레이터(24)의 클럭 신호를 분주하여 분주한 클럭 신호에 동기하여 FIFO(26)로부터 MPEG-2 데이터를 읽어들이기 위한 클럭을 생성하는 PLL(28)과, 0x47 동기 데이터를 검출하기 위한 비교기(32)와, MPEG-2 데이터를 188바이트단위로 카운팅하는 카운터(33)와, FIFO(26)로부터 출력되는 MPEG-2 데이터의 상태판단 및 FIFO를 제어하기 위한 제어신호들을 생성해주는 MPEG-2 데이터 상태판단부(34)로 구성된다. 여기서, 0x47 동기 데이터는 188바이트의 한 패킷단위로 첨부되며, 실제 데이터의 시작점을 표시하기 위한 것이다.
MPEG-2 시스템의 표준에 의하면 ATSC 규격인 MP-HL(Main Profile High Level)의 MPEG-2 비트 레이트의 최대 한계(Upper Bound)는 80Mbps이다.
여기서, FPGA(27)에서 72Mbps까지의 비트 레이트로 MPEG-2 데이터를 출력할 수 있도록 하기 위해 PLL(28)을 활용하면 다음과 같다. FPGA(27)의 PLL(28)에 27MHz 오실레이터(24)의 클럭 신호를 입력하고, 예를 들어, 3분주하면 9MHz의 클럭 신호를 얻을 수 있다. 이 클럭을 FIFO(26)의 리드 클럭으로 사용하면, FPGA(27)는 최대 72Mbps까지의 MPEG-2 데이터를 FIFO(26)로부터 리드하여 처리할 수 있다. 그리고, FPGA(27)는 리드한 MPEG-2 데이터를 PLL(28)에서 분주한 클럭 신호에 맞추어 셋탑박스(미도시)로 전송한다.
한편, 27MHz 오실레이터(24)의 클럭 신호를 10/27배로 분주하면, 10MHz의 클럭 신호를 얻을 수 있고, MPEG-2 데이터를 MP-HL(Main Profile High Level)의 MPEG-2 비트 레이트의 최대 한계(Upper Bound)인 80Mbps의 비트 레이트로 출력할 수 있다.
FIFO(26)는 10비트/8비트 변환부(25)에서 제공된 8비트 데이터를 저장하는데, 저장된 데이터량을 표시하는 플래그 신호(flag signal)를 출력한다. 플래그 신호는 FIFO(26)에 데이터가 기록되어 있는지 비어있는지를 의미하는 신호이다. 특히, FIFO(26)는 데이터가 반정도 채워졌음을 의미하는 신호로서 HF(Half Full) 플래그 신호를 FPGA(27)에 출력하여 FPGA(27)가 MPEG-2 데이터의 리드를 개시하도록 한다.
FIFO(26)에서 HF 플래그 신호가 출력되면, FPGA(27)의 MPEG-2 데이터 상태판단부(34)는 데이터의 리드를 시작한다는 리드 인에이블 신호를 출력하여 FIFO(26)를 설정한다.
그리고, FPGA(27)는 PLL(28)에서 3분주된 9MHz의 리드 클럭에 맞추어 FIFO(26)에서 데이터를 리드한다. 그리고, FPGA(27)의 비교기(32)는 FIFO(26)에서 읽어 들인 MPEG-2 데이터를 체크하여 0x47 데이터가 검출되는지 확인한다. Ox47 데이터가 검출되면 MPEG-2 데이터 상태판단부(34)는 카운터(33)를 동작시켜, 188바이트의 MPEG-2 데이터를 다시 체킹하여 검출된 0x47 데이터가 동기 데이터가 맞는지 확인한다. 확인 결과 동기 바이트이면, MPEG-2 데이터 상태 판단부(34)는 MPEG-2 데이터의 유효 신호(valid signal)을 출력한다.
여기서, MPEG-2 규약에 따르면 MPEG-2 데이터의 한 패킷은 188바이트이므로, FPGA(27)의 MPEG-2 데이터 상태판단부(34)는 카운터(33)를 이용하여 188바이트 패킷단위로 MPEG-2 데이터를 체크함으로써 0x47 동기 데이터를 체크한다. 이는, MPEG-2 데이터의 한 패킷은 188바이트로 구성되며, 한 패킷마다 0x47 동기 데이터를 가지는데, Ox47 데이터는 패킷의 시작점뿐만 아니라 순수한 MPEG-2 데이터의 유료부하에도 포함될 수 있기 때문이다. 따라서, MPEG-2 데이터 상태판단부(34)는 MPEG-2 데이터의 0x47 동기 데이터를 두 번 이상 체크하는 것이 바람직하다.
FPGA(27)는 0x47 동기 데이터가 두 번 이상 입력되는 것을 체크하면, 현재 입력되는 데이터를 MPEG-2 데이터로 인식하고 MPEG-2 데이터의 유효 신호(valid signal)를 FPGA(27)의 출력측에 접속되는 셋탑박스의 디코더로 출력한다.
도 4는 도 2의 FPGA의 MPEG-2 데이터 전송 처리 순서도이다. 도 3에 도시된 바와 같이, 100단계에서 MPEG-2 데이터 상태판단부(34)는 FIFO(26)를 초기화(reset)한다. 101단계에서 FPGA(27)는 FIFO(26)로부터 HF(Half Full) 플래그 신호가 발생되는지 감지한다. 101단계의 감지결과 HF(Half Full) 플래그 신호가 출력되면, 102단계에서 리드 인에이블 신호를 출력하여, FIFO(26)를 리드 상태로 설정한다. 그 다음, FIFO(26)에 저장된 MPEG-2 데이터의 리드를 개시한다. 그리고, 103단계에서 FPGA(27)는 PLL(28)에서 분주된 클럭 신호에 따라 FIFO(26)로부터 MPEG-2 데이터를 리드하여 출력한다. 105단계에서, MPEG-2 데이터에 포함된 0x47 동기 데이터를 연속해서 두 번 체크한다. 이는, 0x47 동기 데이터를 정확히 체크하여 감지하기 위한 것이다. 105단계의 체크결과, 106단계에서 0x47 동기 데이터가 감지되면, MPEG-2 데이터의 유효 신호(valid signal)를 출력하여, FPGA(27)에 접속된 셋탑박스내의 디코더가 MPEG-2 데이터를 인식하도록 한다.
이처럼, FPGA(27)가 내부에 내장된 PLL(28)에 의해 27MHz 오실레이터(24)의 클럭을 분주한 클럭신호를 리드 클럭으로 출력하여, MPEG-2 데이터가 임시저장되는 FIFO(26)로부터 MPEG-2 데이터를 읽어들여 출력함으로써, 입력되는 MPEG-2 데이터의 압축상태(SD급 또는 HD급)에 관계없이, DVB-ASI방식의 전송 스트림 수신장치의 출력측에 접속되는 셋탑박스에 내장된 SD급 디코더 또는 HD급 디코더에서 처리할 수 있는 비트 레이트의 MPEG-2 데이터를 출력할 수 있다.
따라서, 27MHz 오실레이터의 클럭을 분주하여 리드 클럭으로 이용하기 위한 알고리즘의 제어 로직을 PLL 또는 DLL이 내장된 FPGA에 구현하여, 별도의 클럭 발생기를 추가하지 않고도, HD급 디코더가 처리할 수 있는 예를 들어 72Mbps 또는 80Mbps까지의 비트 레이트로 MPEG-2 데이터를 출력할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, DVB-ASI 규격으로 전송되는 MPEG-2 데이터의 SD급 또는 HD급의 압축상태(비트 레이트)에 관계없이, MPEG-2 데이터를 처리하여 출력할 수 있는 비동기 전송 스트림 수신장치 및 그의 비동기 전송 스트림 전송 방법이 제공된다.
도 1은 종래의 DVB-ASI 방식의 전송 스트림 수신 장치의 블록도,
도 2는 본 발명에 따른 DVB-ASI 방식의 전송 스트림 수신장치의 블록도,
도 3은 도 2의 DVB-ASI 방식의 전송 스트림 수신장치의 FPGA의 내부 블록도,
도 4는 도 2의 FPGA의 MPEG-2 데이터 전송 순서도,
* 도면의 주요 부분에 대한 부호의 설명
10 : 병렬 변환부 11 : 동기 감지부
12 : 프레임 생성부 13: 프레임 제어 및 클럭발생부
14 : 27MHz 오실레이터 15 : 10비트/8비트 변환부
26 : FIFO 27 : FPGA
28 : PLL 또는 DLL 32 : 비교기
33 : 카운터 34 : MPEG-2 데이터 상태 판단부

Claims (9)

  1. 내부에서 동작되는 어플리케이션에 따라 상이한 데이터 전송률을 갖는 VOD서버등의 MPEG-2장비들에 접속되는 디지털 방송 수신기의 비동기 전송 스트림 수신장치에 있어서,
    DVB-ASI(Digital Video Broadcasting-Asynchronous Serial Interface)신호로부터 생성되는 MPEG-2(Moving Picture Experts Group) 데이터를 저장하는 피포(FIFO)와,
    상기 DVB-ASI로부터 상기 MPEG-2 데이터 생성을 위한 클럭 신호를 발생하는 오실레이터와,
    상기 피포(FIFO)에 저장되는 MPEG-2 데이터를 상기 오실레이터의 클럭 신호에 동기하여 리드하여 출력하는 리드제어부를 포함하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 수신장치.
  2. 제1항에 있어서, 상기 리드제어부는 상기 오실레이터의 클럭 신호를 분주하는 PLL(Phase Locked Loop) 또는 DLL과, 동기 데이터를 검출하기 위한 비교기와, MPEG-2 데이터를 188바이트 패킷단위로 카운팅하는 카운터와, 상기 피포(FIFO)로부터 출력되는 MPEG-2 데이터의 상태를 판단하는 MPEG-2 데이터 상태판단부를 포함하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 수신장치.
  3. 제3항에 있어서, 상기 MPEG-2 데이터 상태 판단부는 상기 비교기에 의해 0x47 데이터가 검출되는 것에 응답하여, 상기 카운터를 동작시켜 MPEG-2 데이터를 188바이트단위로 다시 체크하여 상기 검출된 0x47 데이터가 동기 데이터일 때, 상기 MPEG-2 데이터의 유효 신호(valid signal)를 출력하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 수신장치.
  4. 제3항에 있어서, 상기 피포(FIFO)에 저장된 MPEG-2 데이터가 소정 크기 이상임을 표시하는 플래그 신호가 상기 피포(FIFO)로부터 출력되면 상기 FPGA는 리드 인에이블 신호를 상기 피포(FIFO)에 출력하여 상기 피포(FIFO)를 데이터 리드 상태로 설정하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 수신장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 리드제어부는 FPGA(Field Programmable Gate Array)인 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 수신장치.
  6. DVB-ASI(Digital Video Broadcasting-Asynchronous Serial Interface)신호로부터 생성되는 MPEG-2(Moving Pictures Experts Group) 데이터를 저장하는 피포(FIFO)와,상기 DVB-ASI로부터 상기 MPEG-2 데이터 생성을 위한 클럭 신호를 발생하는 오실레이터를 갖는 디지털 방송 수신기의 비동기 전송 스트림 전송 방법에 있어서,
    상기 FIFO에 데이터가 소정 크기 저장되었음을 표시하는 플래그 신호가 출력되는지 체크하는 제1 과정과;
    상기 플래그 신호가 출력되면 상기 MPEG-2 데이터를 출력하기 위해 상기 오실레이터의 클럭 신호에 동기하여 상기 피포(FIFO)로부터 MPEG-2 데이터를 리드하는 제2 과정과;
    상기 리드한 MPEG-2 데이터에서 동기 데이터를 검출하는 제3 과정과;
    상기 동기 데이터가 검출되면 상기 MPEG-2 데이터의 유효 신호(valid signal)를 출력하는 제4 과정을 포함하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 전송 방법.
  7. 제6항에 있어서, 상기 제2 과정은 상기 오실레이터의 클럭 신호를 분주하여 상기 분주한 클럭 신호에 동기하여 상기 피포(FIFO)로부터 상기 MPEG-2 데이터를 리드하는 과정을 포함하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 전송 방법.
  8. 제7항에 있어서, 상기 제1과정은 상기 플래그 신호가 출력되면 상기 피포(FIFO)에 리드 인에이블 신호를 출력하여 상기 피포(FIFO)를 리드 상태로 설정하는 과정을 포함하는 것을 특징으로 하는 디지털 방송 수신기의 비동기 전송 스트림 전송 방법.
  9. 제7항에 있어서, 상기 제3과정은 상기 MPEG-2 데이터에서 0x47 데이터를 검출하는 과정과, 카운터를 이용하여 상기 0x47 데이터가 동기 데이터인지 체크하는 과정을 포함하는 것을 특징으로 하는 디지털 방송 수신기의 전송 스트림 전송 방법.
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