KR100488949B1 - a method for manufacturing of digital X-ray detector using TFT - Google Patents
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Abstract
본 발명은 ES 타입의 박막트랜지스터를 이용하여 커패시터 용량을 증가시키며 공정을 단순화시킬 수 있는 박막트랜지스터를 이용한 DXD 제조방법에 관한 것으로, 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판상에 정의한 후, 제 1 마스크로 각각의 영역에 게이트 전극을 형성하는 단계와, 상기 결과물 상부에 게이트 절연막을 형성하고, 제 2 마스크로 에치 스톱층을 형성하는 단계와, 상기 TFT 영역에 제 3 마스크로 액티브층을 형성하는 단계와, 상기 스토리지 커패시터 영역의 게이트 전극이 노출되도록 제 4 마스크로 콘택홀을 형성하는 단계와, 상기 에치 스톱층이 소정부분 노출되도록 제 5 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역 및 패드영역에 제 1 금속막을 형성하는 단계와, 상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 6 마스크로 비아홀을 형성하는 단계와, 상기 비아홀을 통해 제 7 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The present invention relates to a DXD manufacturing method using a thin film transistor that can increase the capacitor capacity and simplify the process by using the ES type thin film transistor, which is defined on a lower substrate having a pad region, a TFT region, and a storage capacitor region. Forming a gate electrode in each region with a first mask, forming a gate insulating film over the resultant, forming an etch stop layer with a second mask, and an active layer with a third mask in the TFT region. Forming a contact hole with a fourth mask to expose a gate electrode of the storage capacitor region, and forming a source / drain electrode with a fifth mask to expose a portion of the etch stop layer. Forming a first metal layer on the storage capacitor region and the pad region; Forming a passivation layer on the passivation layer, forming a via hole with a sixth mask to expose the source / drain electrode, and forming a pixel electrode contacting the source / drain electrode with a seventh mask through the via hole Characterized in that made.
Description
본 발명은 박막트랜지스터(이하, TFT라 칭함)를 이용한 디지털 엑스레이 검출기(이하 DXD라 칭함) 제조방법에 관한 것으로 특히, ES 타입의 TFT를 이용하여 커패시터 용량을 증가시키며 공정을 단순화시킬 수 있는 TFT를 이용한 DXD 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a digital x-ray detector (hereinafter referred to as a DXD) using a thin film transistor (hereinafter referred to as TFT). In particular, a TFT that can increase the capacitor capacity and simplify the process using an ES type TFT is provided. It relates to the DXD manufacturing method used.
현재 의학용, 공학용 등으로 널리 사용되고 있는 X-ray 검사방법은 X-ray 감지필름을 사용하여 촬영하고, 그 결과를 알기 위하여 소정의 필름 인화단계를 거치게 된다.X-ray inspection method currently widely used in medical, engineering, etc. is taken using the X-ray detection film, and undergoes a predetermined film printing step in order to know the result.
그러나 근래에 들어서 TFT-LCD기술의 발달과 함께 TFT 어레이를 이용한 DXD가 연구/개발되었다. 상기 DXD는 TFT를 스위칭 소자로 사용하고 X-ray의 촬영 즉시 실시간으로 결과를 진단할 수 있는 장점이 있다.In recent years, however, with the development of TFT-LCD technology, DXD using TFT array has been researched and developed. The DXD has the advantage of using a TFT as a switching element and diagnosing the result in real time immediately after the X-ray is taken.
한편, DXD의 경우 기존의 디스플레이용 TFT-LCD와 비교하여 검출기는 데이터 출력(readout)부의 오피-앰프(op-amp) 특성에 의해서 스위칭 소자인 TFT이 누설전류를 줄여 DXD의 오프(off)상태 전류의 레벨이 낮추어야 한다.On the other hand, in the case of DXD, compared with the conventional TFT-LCD for display, the detector has an op-amp characteristic of the data output part, so that the switching element TFT reduces the leakage current so that the DXD is off. The level of current should be lowered.
또한, 데이터 출력 신호(readout signal)의 노이즈(noise)를 작게 하기 위해서 액티브 영역(active area)내부의 로드 커패시터(load capacitor)값이 작아야하며, 작은 RC 지연을 구현하기 위해서 배선의 커패시터와 저항도 낮아야한다.In addition, in order to reduce the noise of the data output signal, the load capacitor value in the active area should be small, and in order to realize a small RC delay, the capacitor and the resistance of the wiring should also be reduced. Should be low.
특히 S/N(Signal to Noise Ratio)를 증가시키기 위해서는 화소내의 스토리지 커패시터의 용량을 크게 하는 것이 중요하다. 더욱이 화소의 크기가 작아지는 고정세 TFT 어레이 패널의 경우에는 화소내의 스토리지 커패시터값을 크게 하는 것이 더욱 중요하다.In particular, it is important to increase the capacity of the storage capacitor in the pixel in order to increase the signal to noise ratio (S / N). Moreover, in the case of a high-definition TFT array panel in which the size of the pixel is small, it is more important to increase the value of the storage capacitor in the pixel.
이하, 첨부된 도면을 참조하여 종래의 TFT를 이용한 DXD 제조방법에 대하여 설명하기로 한다.Hereinafter, a DXD manufacturing method using a conventional TFT will be described with reference to the accompanying drawings.
DXD에 사용하는 TFT 어레이는 상부 도전전극, 광도전막 그리고 하부기판으로 구성되며, 상기 하부기판은 TFT 영역, 스토리지 커패시터 영역 그리고 패드 영역을 갖는다.The TFT array used in the DXD is composed of an upper conductive electrode, a photoconductive film and a lower substrate, and the lower substrate has a TFT region, a storage capacitor region and a pad region.
여기서, 하부기판의 제조방법에 대하여 설명하면 다음과 같다.Here, the manufacturing method of the lower substrate will be described.
도 1a 내지 도 1g는 종래의 ES 타입의 TFT를 이용한 DXD 제조방법을 나타낸 공정 단면도이다.1A to 1G are cross-sectional views showing a DXD manufacturing method using a conventional ES type TFT.
도 1a에 도시한 바와 같이 하부 절연기판 예컨대 유리기판(11)상에 게이트용 금속막을 증착하고, 제 1 마스크를 이용한 식각 공정으로 상기 게이트용 금속막을 패터닝하여 TFT 영역에 게이트 전극(12)을 형성한다.As shown in FIG. 1A, a gate metal film is deposited on a lower insulating substrate such as a glass substrate 11, and the gate metal film is patterned by an etching process using a first mask to form a gate electrode 12 in a TFT region. do.
도 1b에 도시한 바와 같이 상기 게이트 전극(12)을 포함한 전면에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13)상에 비정질 실리콘층(14)과 에치 스토퍼층(15)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼층(15)을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼 패턴(15a)을 형성한다.As shown in FIG. 1B, a gate insulating layer 13 is formed on the entire surface including the gate electrode 12, and an amorphous silicon layer 14 and an etch stopper layer 15 are deposited on the gate insulating layer 13. Thereafter, the etch stopper layer 15 is selectively removed through an etching process using a second mask to form the TFT region etch stopper pattern 15a.
도 1c에 도시한 바와 같이 상기 에치 스토퍼 패턴(15a)을 포함한 게이트 절연막(13)상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(16)을 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(14)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(16)을 제거하여 액티브층(17) 형성한다.As illustrated in FIG. 1C, an n + amorphous silicon layer or a microcrystalline silicon layer 16 is deposited on the gate insulating layer 13 including the etch stopper pattern 15a, and then etched using a third mask. The active layer 17 is formed by removing the amorphous silicon 14 and the n + amorphous silicon layer or the microcrystalline silicon layer 16.
도면에는 도시하지 않았지만 외부 주변회로에서 ESD 방지회로를 구현하기 위해 상기 게이트 전극(12)과 후속 공정에서 형성될 소오스/드레인 전극과 연결되도록 제 4 마스크를 이용하여 콘택홀을 형성한다.Although not shown in the drawing, a contact hole is formed using a fourth mask so as to be connected to the gate electrode 12 and the source / drain electrode to be formed in a subsequent process to implement an ESD protection circuit in an external peripheral circuit.
도 1d에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 5 마스크를 이용한 식각공정을 통해 상기 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역에 공통라인(18a)을 형성함과 동시에 상기 에치 스토퍼 패턴(15a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(18b)을 형성한다.As shown in FIG. 1D, a metal film for source / drain electrodes is deposited on the resultant, and then the metal film is selectively etched through an etching process using a fifth mask to form a common line 18a in the storage capacitor region. At the same time, the source / drain electrodes 18b are selectively etched to selectively expose the etch stopper pattern 15a.
도 1e에 도시한 바와 같이 상기 결과물 상부에 제 1 투명 금속막을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 스토리지 커패시터 영역에 제 1 금속막(19a)을 형성함과 동시에 패드영역에 제 2 금속막(19b)을 형성한다. As illustrated in FIG. 1E, the first transparent metal layer is deposited on the resultant, and then the first metal layer 19a is formed in the storage capacitor region through an etching process using a sixth mask. 2 metal film 19b is formed.
도 1f에 도시한 바와 같이 상기 결과물 상부에 보호막(20)을 증착한 후, 제 7 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(18b)중 어느 하나가 노출되도록 비아홀(21)을 형성한다. As illustrated in FIG. 1F, after the passivation layer 20 is deposited on the resultant, a via hole 21 is formed to expose any one of the source / drain electrodes 18b through an etching process using a seventh mask. .
도 1g에 도시한 바와 같이 상기 비아홀(21)을 포함한 보호막(20)상에 제 2 투명 금속막을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 화소전극(22)을 형성한다.As illustrated in FIG. 1G, after depositing the second transparent metal film on the passivation layer 20 including the via hole 21, the pixel electrode 22 is formed through an etching process using an eighth mask.
이때, 상기 스토리지 커패시터 영역에 "A"와 같이 커패시터가 형성된다.At this time, a capacitor is formed in the storage capacitor area as "A".
여기서, 상기와 같은 종래의 DXD에 사용하는 TFT 어레이 동작은 다음과 같다.Here, the TFT array operation used for the conventional DXD as described above is as follows.
상기 광도전막은 입사되는 전자기파의 신호강도에 비례하여 내부적으로 전기신호 즉, 전자-정공쌍을 형성한다. 여기서, 상기 광도전막은 외부의 전자기파 신호 즉, X-ray를 전기적인 신호로 변환하는 역할을 한다. The photoconductive film internally forms an electrical signal, that is, an electron-hole pair, in proportion to the signal intensity of the incident electromagnetic wave. Here, the photoconductive film serves to convert an external electromagnetic wave signal, that is, an X-ray into an electrical signal.
X-ray에 의해서 형성된 전자-정공쌍은 광도전막 상부의 도전전극에 고압 직류전원에서 인가되는 전압에 의해 광도전막 하부에 위치한 화소전극에 전하의 형태로 모이게 되고, 외부에서 접지된 공통전극과 함께 형성된 스토리지 커패시터에 저장된다. 이때, 스토리지 커패시터에 저장된 전하는 외부에서 제어하는 TFT에 의해 외부의 영상처리 회로로 보내지고 X-ray 영상을 만들어 낸다.Electron-hole pairs formed by X-rays are collected in the form of electric charges on the pixel electrodes located below the photoconductive film by the voltage applied from the high voltage DC power source to the conductive electrode on the photoconductive film, and together with the common electrode externally grounded. Stored in the formed storage capacitor. At this time, the charge stored in the storage capacitor is sent to an external image processing circuit by an externally controlled TFT to produce an X-ray image.
그런데 DXD에서 약한 X-ray라도 이를 탐지하여 외부의 영상처리 회로로 보내기 위해서는 어레이 기판에서 발생하는 S/N비가 커야한다. 즉, 스토리지 커패시터의 용량이 커서 외부의 영상처리 회로로 보내는 전하의 양이 많아야 한다.However, in order to detect even weak X-rays in DXD and send them to an external image processing circuit, the S / N ratio generated in the array substrate must be large. That is, the capacity of the storage capacitor is large, the amount of charge to be sent to the external image processing circuit should be large.
그러나 종래와 같은 DXD에 사용하는 TFT 어레이는 한 화소내에서 스토리지 커패시터의 용량을 늘리기에는 한계가 있다. 즉, 보호막(혹은 게이트 절연막)의 두께를 줄이거나 커패시터의 면적을 크게 하여 스토리지 커패시터의 용량을 크게할 수 있는 있지만 스토리지 커패시터 전극간의 숏트(short)나 화소크기의 제한으로 인해 스토리지 커패시터의 용량을 늘리지 못하는 문제점이 있다.However, the TFT array used in the conventional DXD has a limit in increasing the capacity of the storage capacitor in one pixel. That is, the capacity of the storage capacitor can be increased by reducing the thickness of the protective film (or gate insulating film) or by increasing the area of the capacitor. However, the capacity of the storage capacitor is not increased due to the short or pixel size limitation between the storage capacitor electrodes. There is a problem.
또한, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서 공정에 적용되는 마스크 수가 증대되면 DXD를 제조하는 비용이 이에 비례하여 상승한다.In addition, the masks designed to form the pattern are very expensive and the cost of manufacturing DXDs increases proportionally as the number of masks applied to the process increases.
그리고 8개의 마스크를 가지고 8번의 사진 식각 공정이 진행되므로 장비간 잦은 이동에 의한 공정시간 증가 등으로 공정이 매우 복잡하다.In addition, since eight photo etching processes are performed using eight masks, the process is very complicated due to an increase in processing time due to frequent movement between equipment.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 스토리지 커패시터를 2중층으로 형성하여 단위 화소내의 스토리지 커패시터 값을 증가시키고, 7번의 식각 공정을 진행시켜 공정을 단순화하고, 비용을 절감시킬 수 있는 TFT를 이용한 DXD 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems by forming a storage capacitor in a double layer to increase the value of the storage capacitor in the unit pixel, and to perform the seven etching process to simplify the process, can reduce the cost Its purpose is to provide a DXD manufacturing method using TFT.
상기와 같은 목적을 달성하기 위한 본 발명의 TFT를 이용한 DXD 제조방법은 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판을 제공하는 단계와; 제 1마스크를 이용하여 상기 기판의 상기 전영역에 복수개의 게이트 전극을 형성하는 단계와; 결과물 상부에 게이트 절연막, 비정질실리콘층 및 에치스토퍼층을 차례로 형성하는 단계와; 제 2 마스크를 이용하여 상기 에치스토퍼층을 식각하여 TFT영역에 에치 스토퍼 패턴을 형성하는 단계와; 그로부터 얻어지는 상기 결과물 상에 실리콘층을 형성하는 단계와, 제 3 마스크를 이용하여 상기 실리콘층 및 비정질실리콘층을 식각하여 액티브층을 형성하는 단계와; 제 4마스크를 이용하여 상기 게이트절연막을 식각하여 상기 스토리지 커패시터 영역의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계와; 콘택홀을 포함한 기판 전면에 소오스/드레인용 금속층을 형성하는 단계와; 제 5마스크를 이용하여 상기 금속층을 식각하여 상기 TFT영역에 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역 및 패드영역에 각각의 공통라인 및 금속막 패턴을 형성하는 단계와; 공통라인을 포함한 기판 전면에 보호막을 형성하는 단계와; 제 6마스크를 이용하여 상기 보호막을 식각하여 상기 소오스/드레인 전극 중 어느 하나를 노출시키는 비아홀을 형성하는 단계와; 비아홀을 포함한 기판 전면에 제 2투명금속막을 형성하는 단계와;및 제 7마스크를 이용하여 상기 제 2투명금속막을 식각하여 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.상기 스토리지 커패시터 영역에 형성된 상기 게이트 전극, 게이트 절연막 및 상기 공통라인으로 제 1 스토리지 커패시터를 완성하고, 상기 공통라인, 상기 보호막 및 상기 화소전극으로 제 2 스토리지 커패시터를 완성한다. 상기 게이트 절연막과 보호막은 유전체막이다.상기 게이트 절연막과 보호막은 SiNx, SiON, SiOx, 아크릴 레진 및 유기물 중 어느 하나 혹은 이들의 복합층을 이용한다.상기 화소전극은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.상기 소오스/드레인 전극 중 어느 하나는 상기 콘택홀을 통해 상기 게이트 전극이 연결되도록 형성한다. 본 발명에 따른 TFT를 이용한 DXD 제조방법은 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판을 제공하는 단계와; 제 1마스크를 이용하여 상기 기판의 상기 전영역에 복수개의 게이트 전극을 형성하는 단계와; 결과물 상부에 게이트 절연막, 비정질실리콘층 및 에치스토퍼층을 차례로 형성하는 단계와; 제 2 마스크를 이용하여 상기 에치스토퍼층을 식각하여 TFT영역에 에치 스토퍼 패턴을 형성하는 단계와; 그로부터 얻어지는 상기 결과물 상에 실리콘층을 형성하는 단계와, 제 3 마스크를 이용하여 상기 실리콘층 및 비정질실리콘층을 식각하여 액티브층을 형성하는 단계와; 제 4마스크를 이용하여 상기 게이트절연막을 식각하여 상기 스토리지 커패시터 영역의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 기판 전면에 소오스/드레인용 금속층을 형성하는 단계와; 제 5마스크를 이용하여 상기 금속층을 식각하여 상기 TFT영역에 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 공통라인을 형성하는 단계와; 상기 결과물 상부에 제 1투명금속막을 형성하는 단계와; 제 6마스크를 이용하여 상기 제 1투명금속막을 식각하여 상기 스토리지 커패시터영역에 제 1제 1투명금속막 패턴을 형성하는 단계와, 상기 제 1투명금속막 패턴을 포함한 기판 전면에 보호막을 형성하는 단계와; 제 7마스크를 이용하여 상기 보호막을 식각하여 상기 소오스/드레인 전극 중 어느 하나를 노출시키는 비아홀을 형성하는 단계와; 상기 비아홀을 포함한 기판 전면에 제 2투명금속막을 형성하는 단계와;및 제 8마스크를 이용하여 상기 제 2투명금속막을 식각하여 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 상기 스토리지 커패시터 영역의 게이트 전극과 게이트 절연막 및 공통라인으로 제 1 스토리지 커패시터를 완성하고, 상기 금속막패턴, 보호막 및 화소전극으로 제 2 스토리지 커패시터를 완성한다.DXD manufacturing method using a TFT of the present invention for achieving the above object comprises the steps of providing a lower substrate having a pad region, a TFT region and a storage capacitor region; Forming a plurality of gate electrodes on the entire area of the substrate using a first mask; Sequentially forming a gate insulating film, an amorphous silicon layer, and an etch stopper layer on the resultant product; Etching the etch stopper layer using a second mask to form an etch stopper pattern in the TFT region; Forming a silicon layer on the resultant obtained therefrom, and etching the silicon layer and the amorphous silicon layer using a third mask to form an active layer; Etching the gate insulating layer using a fourth mask to form a contact hole exposing the gate electrode of the storage capacitor region; Forming a source / drain metal layer on the entire surface of the substrate including the contact hole; Etching the metal layer using a fifth mask to form a source / drain electrode in the TFT region and to form respective common lines and metal film patterns in the storage capacitor region and the pad region; Forming a protective film on the entire surface of the substrate including the common line; Etching the passivation layer using a sixth mask to form a via hole exposing any one of the source / drain electrodes; And forming a second transparent metal film on the entire surface of the substrate including the via hole; and forming a pixel electrode by etching the second transparent metal film by using a seventh mask. A first storage capacitor is completed by the gate electrode, the gate insulating layer, and the common line formed at the second electrode, and a second storage capacitor is completed by the common line, the passivation layer, and the pixel electrode. The gate insulating film and the protective film are dielectric films. The gate insulating film and the protective film may be formed of any one of SiN x , SiON, SiO x , acrylic resin, and an organic material, or a composite layer thereof. Any one of the source / drain electrodes may be formed to be connected to the gate electrode through the contact hole. A DXD manufacturing method using a TFT according to the present invention includes providing a lower substrate having a pad region, a TFT region, and a storage capacitor region; Forming a plurality of gate electrodes on the entire area of the substrate using a first mask; Sequentially forming a gate insulating film, an amorphous silicon layer, and an etch stopper layer on the resultant product; Etching the etch stopper layer using a second mask to form an etch stopper pattern in the TFT region; Forming a silicon layer on the resultant obtained therefrom, and etching the silicon layer and the amorphous silicon layer using a third mask to form an active layer; Etching the gate insulating layer using a fourth mask to form a contact hole exposing the gate electrode of the storage capacitor region; Forming a source / drain metal layer on an entire surface of the substrate including the contact hole; Etching the metal layer using a fifth mask to form a source / drain electrode in the TFT region and to form a common line in a storage capacitor region; Forming a first transparent metal film on the resultant material; Etching the first transparent metal layer using a sixth mask to form a first first transparent metal layer pattern on the storage capacitor region, and forming a protective layer on the entire surface of the substrate including the first transparent metal layer pattern Wow; Etching the passivation layer using a seventh mask to form a via hole exposing any one of the source / drain electrodes; And forming a second transparent metal film on the entire surface of the substrate including the via hole; and forming a pixel electrode by etching the second transparent metal film by using an eighth mask. A first storage capacitor is completed by a gate electrode, a gate insulating layer, and a common line in the storage capacitor region, and a second storage capacitor is completed by the metal layer pattern, the passivation layer, and the pixel electrode.
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이하, 첨부된 도면을 참조하여 본 발명의 TFT를 이용한 DXD 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a DXD manufacturing method using a TFT of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 ES 타입의 TFT를 이용한 DXD 제조방법을 나타낸 공정 단면도이다.2A to 2H are cross-sectional views illustrating a DXD manufacturing method using an ES type TFT according to an embodiment of the present invention.
도 2a에 도시한 바와 같이 하부 절연기판 예컨대 유리기판(101)상에 게이트용 금속막을 증착하고, 제 1 마스크를 이용한 식각 공정으로 상기 게이트용 금속막을 패터닝하여 각각의 영역에 복수개의 게이트 전극(102a,102b,102c)을 형성한다.As shown in FIG. 2A, a gate metal film is deposited on a lower insulating substrate such as a glass substrate 101, and the gate metal film is patterned by an etching process using a first mask to form a plurality of gate electrodes 102a in each region. , 102b, 102c.
도 2b에 도시한 바와 같이 상기 게이트 전극(102a,102b,102c)을 포함한 전면에 게이트 절연막(103)을 형성하고, 상기 게이트 절연막(103)상에 비정질 실리콘층(104)과 에치 스토퍼층(105)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼층(105)을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼 패턴(105a)을 형성한다. 이때, 상기 게이트 절연막(103)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 또는 이들의 복합층을 사용한다.As shown in FIG. 2B, a gate insulating film 103 is formed on the entire surface including the gate electrodes 102a, 102b, and 102c, and an amorphous silicon layer 104 and an etch stopper layer 105 are formed on the gate insulating film 103. ) And then the etch stopper layer 105 is selectively removed through an etching process using a second mask to form the TFT region etch stopper pattern 105a. In this case, the gate insulating layer 103 uses any one of organic materials such as SiN x , SiON, SiO x , acrylic resin, BCB, or a composite layer thereof.
도 2c에 도시한 바와 같이 상기 에치 스토퍼 패턴(105a)을 포함한 게이트 절연막(103)상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(106)을 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(104)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(106)을 제거하여 액티브층(107) 형성한다.As illustrated in FIG. 2C, after depositing n + amorphous silicon layer or microcrystalline silicon layer 106 on the gate insulating layer 103 including the etch stopper pattern 105a, an etching process using a third mask is performed. The active layer 107 is formed by removing the amorphous silicon 104 and the n + amorphous silicon layer or the microcrystalline silicon layer 106.
도 2d에 도시한 바와 같이 제 4 마스크 공정을 이용한 식각공정을 통해 상기 스토리지 커패시터 영역의 게이트 전극(102b)이 소정부분 노출되도록 콘택홀(109)을 형성한다.As illustrated in FIG. 2D, a contact hole 109 is formed to expose a predetermined portion of the gate electrode 102b of the storage capacitor region through an etching process using a fourth mask process.
도 2e에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 5 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극용 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역 및 패드영역에 공통라인(109b)과 제 1 금속막(109c)을 형성함과 동시에 상기 에치 스토퍼 패턴(105a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(109a)을 형성한다.As shown in FIG. 2E, the source / drain electrode metal film is deposited on the resultant, and then the source / drain electrode metal film is selectively etched through an etching process using a fifth mask to form the storage capacitor region and the pad region. A common line 109b and a first metal layer 109c are formed at the same time, and the metal layer is selectively etched to expose a predetermined portion of the etch stopper pattern 105a to form a source / drain electrode 109a.
여기서, 상기 소오스/드레인 전극(109a)은 상기 콘택홀(108)을 통해 상기 게이트 전극(102b)과 연결된다. 즉, 외부 주변회로에 ESD 방지회로를 구현하기 위함이다.The source / drain electrode 109a is connected to the gate electrode 102b through the contact hole 108. That is, to implement the ESD protection circuit in the external peripheral circuit.
도 2f에 도시한 바와 같이 상기 결과물 상부에 제 1 투명 금속막을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 스토리지 커패시터 영역에 투명 금속막 패턴(110)을 형성한다. 이때, 상기 제 1 투명 금속막(110)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.As illustrated in FIG. 2F, a first transparent metal layer is deposited on the resultant, and then a transparent metal layer pattern 110 is formed in the storage capacitor region through an etching process using a sixth mask. In this case, the first transparent metal film 110 uses any one of ITO, IZO, and a transparent silicide layer.
도 2g에 도시한 바와 같이 상기 결과물 상부에 보호막(111)을 증착한 후, 제 7 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(109a)중 어느 하나가 노출되도록 비아홀(112)을 형성한다. 이때, 상기 보호막(111)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 사용한다.As illustrated in FIG. 2G, after the protective layer 111 is deposited on the resultant, a via hole 112 is formed to expose any one of the source / drain electrodes 109a through an etching process using a seventh mask. . In this case, the protective film 111 uses any one of organic materials such as SiN x , SiON, SiO x , acrylic resin, BCB, or a composite layer thereof.
도 2h에 도시한 바와 같이 상기 비아홀(112)을 포함한 보호막(111)상에 제 2 투명 금속막을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 화소전극(113)을 형성한다. 이때, 화소전극(113)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.As illustrated in FIG. 2H, the second transparent metal layer is deposited on the passivation layer 111 including the via hole 112, and then the pixel electrode 113 is formed through an etching process using an eighth mask. In this case, the pixel electrode 113 uses any one of ITO, IZO, and a transparent silicide layer.
즉, 상기 게이트 전극(102b)과, 게이트 절연막(103) 그리고 공통라인(109b)으로 제 1 스토리지 커패시터(114)를 완성하고, 상기 투명 금속막 패턴(110)과 보호막(111) 그리고 화소전극(113)으로 제 2 스토리지 커패시터(115)를 완성한다. 이때, 상기 게이트 절연막(103)과 보호막(111)은 유전체막으로 사용된다.That is, the first storage capacitor 114 is completed by the gate electrode 102b, the gate insulating layer 103, and the common line 109b, and the transparent metal layer pattern 110, the passivation layer 111, and the pixel electrode ( 113, to complete the second storage capacitor 115. In this case, the gate insulating film 103 and the protective film 111 is used as a dielectric film.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 ES 타입의 TFT를 사용한 DXD 제조방법을 나타낸 공정 단면도이다.3A to 3G are cross-sectional views illustrating a DXD manufacturing method using an ES type TFT according to another exemplary embodiment of the present invention.
도 3a에 도시한 바와 같이 하부 절연기판 예컨대 유리기판(101)상에 게이트용 금속막을 증착하고, 제 1 마스크를 이용한 식각 공정으로 상기 게이트용 금속막을 패터닝하여 각각의 영역에 복수개의 게이트 전극(102a,102b,102c)을 형성한다.As shown in FIG. 3A, a gate metal film is deposited on a lower insulating substrate such as a glass substrate 101, and the gate metal film is patterned by an etching process using a first mask to form a plurality of gate electrodes 102a in each region. , 102b, 102c.
도 3b에 도시한 바와 같이 상기 게이트 전극(102a,102b,102c)을 포함한 전면에 게이트 절연막(103)을 형성하고, 상기 게이트 절연막(103)상에 비정질 실리콘층(104)과 에치 스토퍼층(105)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼층(105)을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼 패턴(105a)을 형성한다. 이때, 상기 게이트 절연막(103)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 사용한다.As shown in FIG. 3B, a gate insulating film 103 is formed on the entire surface including the gate electrodes 102a, 102b, and 102c, and an amorphous silicon layer 104 and an etch stopper layer 105 are formed on the gate insulating film 103. ) And then the etch stopper layer 105 is selectively removed through an etching process using a second mask to form the TFT region etch stopper pattern 105a. In this case, the gate insulating layer 103 uses any one of organic materials such as SiN x , SiON, SiO x , acrylic resin, BCB, or a composite layer thereof.
도 3c에 도시한 바와 같이 상기 에치 스토퍼 패턴(105a)을 포함한 게이트 절연막(103)상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(106)을 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(104)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(106)을 제거하여 액티브층(107) 형성한다.As illustrated in FIG. 3C, an n + amorphous silicon layer or a microcrystalline silicon layer 106 is deposited on the gate insulating layer 103 including the etch stopper pattern 105a and then etched using a third mask. The active layer 107 is formed by removing the amorphous silicon 104 and the n + amorphous silicon layer or the microcrystalline silicon layer 106.
도 3d에 도시한 바와 같이 제 4 마스크 공정을 이용한 식각공정을 통해 상기 스토리지 커패시터 영역의 게이트 전극(102b)이 소정부분 노출되도록 콘택홀(109)을 형성한다.As shown in FIG. 3D, a contact hole 109 is formed to expose a predetermined portion of the gate electrode 102b of the storage capacitor region through an etching process using a fourth mask process.
도 3e에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 5 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극용 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역 및 패드영역에 공통라인(109b)과 금속막 패턴(109c)을 형성함과 동시에 상기 에치스토퍼 패턴(105a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(109a)을 형성한다.As shown in FIG. 3E, the source / drain electrode metal film is deposited on the resultant, and then the source / drain electrode metal film is selectively etched through an etching process using a fifth mask, thereby forming the storage capacitor region and the pad region. A common line 109b and a metal layer pattern 109c are formed on the metal layer, and the metal layer is selectively etched to expose a predetermined portion of the etch stopper pattern 105a to form a source / drain electrode 109a.
여기서, 상기 공통라인(109b)은 후 공정에서 스토리지 커패시퍼를 2중층으로 형성하기 때문에 원하는 커패시터 용량 및 개구부를 확보할 수 있으므로 불투명 금속막을 사용할 수 있다.Here, since the common line 109b forms a double layer of the storage capacitor in a later process, a desired capacitor capacity and an opening can be secured, so that an opaque metal film can be used.
한편, 상기 소오스/드레인 전극(109a)은 상기 콘택홀(108)을 통해 상기 게이트 전극(102b)과 연결된다. 즉, 외부 주변회로에 ESD 방지회로를 구현하기 위함이다.The source / drain electrode 109a is connected to the gate electrode 102b through the contact hole 108. That is, to implement the ESD protection circuit in the external peripheral circuit.
도 3f에 도시한 바와 같이 상기 결과물 상부에 보호막(111)을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(109a)중 어느 하나가 노출되도록 비아홀(112)을 형성한다. 이때, 상기 보호막(111)은 SiNx, SiON, SiOx,아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 사용한다.As shown in FIG. 3F, after the passivation layer 111 is deposited on the resultant, a via hole 112 is formed to expose any one of the source / drain electrodes 109a through an etching process using a sixth mask. . In this case, the protective film 111 uses any one of organic materials such as SiN x , SiON, SiO x , acrylic resin, BCB, or a composite layer thereof.
도 2h에 도시한 바와 같이 상기 비아홀(112)을 포함한 보호막(111)상에 제 2 투명 금속막을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 화소전극(113)을 형성한다. 이때, 화소전극(113)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.As illustrated in FIG. 2H, the second transparent metal layer is deposited on the passivation layer 111 including the via hole 112, and then the pixel electrode 113 is formed through an etching process using an eighth mask. In this case, the pixel electrode 113 uses any one of ITO, IZO, and a transparent silicide layer.
즉, 상기 게이트 전극(102b)과, 게이트 절연막(103) 그리고 공통라인(109b)으로 제 1 스토리지 커패시터(114)를 완성하고, 상기 공통라인(109b)과 보호막(111) 그리고 화소전극(113)으로 제 2 스토리지 커패시터(115)를 완성한다. 이때, 상기 게이트 절연막(103)과 보호막(111)은 유전체막으로 사용된다.That is, the first storage capacitor 114 is completed by the gate electrode 102b, the gate insulating layer 103, and the common line 109b, and the common line 109b, the passivation layer 111, and the pixel electrode 113. The second storage capacitor 115 is completed. In this case, the gate insulating film 103 and the protective film 111 is used as a dielectric film.
이상에서 설명한 바와 같이 본 발명의 TFT를 이용한 DXD 제조방법에 의하면, 게이트 절연막에 의한 커패시터와 보호막에 의한 커패시터 즉, 2중층으로 스토리지 커패시터가 형성되어 한 화소내의 스토리지 커패시터 용량을 늘릴 수 있다.As described above, according to the DXD manufacturing method using the TFT of the present invention, the storage capacitor is formed in the capacitor by the gate insulating film and the capacitor by the protective film, that is, the double layer, so that the capacity of the storage capacitor in one pixel can be increased.
따라서, 화소에 저장되는 전하의 양을 증가시킬 수 있어 노이즈 대비 신호의 비를 크게 할 수 있으므로 우수한 특성을 갖는 DXD을 제작할 수 있는 효과가 있다.Therefore, the amount of charge stored in the pixel can be increased, so that the ratio of the signal to the noise can be increased, thereby producing a DXD having excellent characteristics.
또한, 7개의 마스크를 이용하여 식각 공정을 진행하므로 종래와 비교하여 제작비용이 감소하고, 공정을 단순화할 수 있다.In addition, since the etching process is performed using seven masks, the manufacturing cost is reduced and the process can be simplified as compared with the conventional method.
도 1a 내지 도 1g는 종래의 ES 타입의 TFT를 이용한 DXD 제조방법을 나타낸 공정 단면도1A to 1G are cross-sectional views illustrating a DXD manufacturing method using a conventional ES type TFT.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 ES 타입의 TFT를 이용한 DXD 제조방법을 나타낸 공정 단면도2A to 2H are cross-sectional views illustrating a DXD manufacturing method using an ES type TFT according to an embodiment of the present invention.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 ES 타입의 TFT를 사용한 DXD 제조방법을 나타낸 공정 단면도3A to 3G are cross-sectional views illustrating a DXD manufacturing method using an ES-type TFT according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 기판 102a,102b,102c : 게이트 전극101: substrate 102a, 102b, 102c: gate electrode
103 : 게이트 절연막 104 : 비정질 실리콘층103 gate insulating film 104 amorphous silicon layer
105 : 에치 스톱층 106 : n+ 비정질 실리콘층105: etch stop layer 106: n + amorphous silicon layer
107 : 액티브층 108 : 콘택홀107: active layer 108: contact hole
109a : 소오스/드레인 전극 109b,109c : 제 1 금속막109a: source / drain electrodes 109b, 109c: first metal film
110 : 제 1 투명 금속막 111 : 보호막110: first transparent metal film 111: protective film
112 : 비아홀 113 : 화소전극112: via hole 113: pixel electrode
114 : 제 1 스토리지 커패시터 115 : 제 2 스토리지 커패시터114: first storage capacitor 115: second storage capacitor
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