KR100487935B1 - 실리콘 반도체 기판 및 그의 제조방법 - Google Patents

실리콘 반도체 기판 및 그의 제조방법 Download PDF

Info

Publication number
KR100487935B1
KR100487935B1 KR10-2002-0046355A KR20020046355A KR100487935B1 KR 100487935 B1 KR100487935 B1 KR 100487935B1 KR 20020046355 A KR20020046355 A KR 20020046355A KR 100487935 B1 KR100487935 B1 KR 100487935B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
atoms
less
depth
oxygen concentration
Prior art date
Application number
KR10-2002-0046355A
Other languages
English (en)
Other versions
KR20030014602A (ko
Inventor
타지카와아키요시
이시사카가즈노리
이카리아쓰시
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20030014602A publication Critical patent/KR20030014602A/ko
Application granted granted Critical
Publication of KR100487935B1 publication Critical patent/KR100487935B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

초크랄스키방법 또는 자장인가 초크랄스키방법에 의해 제조된 실리콘 단결정잉곳에서 떼어낸 반도체기판의 무결함층의 깊이 또는 보이드계(void type)결함의 깊이와 질소편석에 의한 극부농화부의 깊이를 12㎛보다 확대한다.
비산화성 분위기에서 열처리한 후의 반도체기판은 무결함층 깊이가 12㎛보다 크거나 또는 보이드계의 무결함층 깊이가 12㎛보다 크며 또 2차 이온질량분석법에 의한 질소농도 측정시 표면에서 12㎛보다 큰 깊이에 평균신호강도 2배이상의 신호강도를 나타내는 질소편석에 의한 국부농화부를 가지며, 산소석출물 결정결함밀도 5 ×108/㎤이상을 가진 반도체기판 및 그 반도체기판을 비산화성 분위기에서 1200℃이상에서 최소 1시간의 열처리를 행함으로써 제조한다.

Description

실리콘 반도체 기판 및 그의 제조방법{Silicon Semiconductor Substrate and Process for Producing the Same}
본 발명은 초크랄스키법(CZ법) 또는 자장인가 초크랄스키법(MCZ법)에 의해 실리콘 단결정을 견인시에 단결정이 응고온도에서 결정온도 범위로 냉각속도를 제어하며 또 질소농도, 산소농도 등을 제어하며 결정을 성장시켜 성장된 실리콘결정을 슬라이스하여 얻은 실리콘 반도체 기판 및 그의 제조방법에 관한 것이다.
반도체 집적회로등의 장치를 제조하기 위한 반도체 기판으로서는 주로 초크랄스키법 또는 자장인가 초크랄스키법에 의해 성장시킨 실리콘 단결정에서 슬라이스하여 얻은 반도체 기판이 사용되고 있다. 최근 장치의 집적도의 향상에 따라 실리콘 반도체 기판 표면 및 표면층 부근에 미소결함이 존재하면 장치불량의 원인으로 된다. 고도로 집적화된 장치의 패턴치수는 0.3㎛ 이하의 매우 미소구조로 되어 있으므로 0.1㎛ 크기의 결정 결함도 장치의 동작불량을 일으켜서, 장치의 제조수율을 저하시키는 것으로 알려져 있다.
장치수율의 저하의 원인으로써, 실리콘 단결정 성장시에 그로인(Grow-in)결함으로써 격자간 실리콘의 우세한 영역에는 링상적층결함(R-SF, ring stacking faults), 전위 클러스터(dislocation cluster)등이 발생하고, 공공(voids)이 우세한 영역에서는 공동결함(cavity defects) 즉 보이드계 결함(COP, LSTD, FPD) 및 AOP가 발생한다. CZ법 MCZ법에서는 결정의 성장시에 R-SF를 결정의 밖으로 추방하여 결정을 성장시키므로 공동결함이 대부분이다. 이 공동결함으로서 기판 제조 직후의 기판에 0.1㎛ 정도의 COP(Crystal Orignated Particles)로 불리우는 결함이 주목되고 있다. CZ법 및 MCZ법에 의해 성장된 실리콘 단결정에서는 그 결함의 실체는 결정중의 8면체 형상의 공동으로 고려되고 있으며, 이것이 디바이스의 패턴의 불량 및 구조적 파괴를 일으키는 것으로 추정되어 있다.
CZ법 MCZ법에 의한 실리콘 단결정의 제조에서는 도가니로서 석영을 사용하고 있다. 단결정의 견인시 석영도가니에서 용출된 산소는 실리콘 용액의 유동 및 확산에 의해 이동하고, 대부분은 용액표면에서 SiO가스로 되어 증발한다. 그러나, 산소의 일부는 고온에서 결정에 결합되어 결정이 냉각되는 과정에서 과포화로 되어 결정내에 직경수 100nm이하의 SiO2 또는 SiOx로 이루어진 산소석출물의 미소결함 (BMD)을 형성한다. 단결정에서 절삭된 반도체 기판을 DRAM등의 전자장치의 제조전이나 제조 공정시 열처리하면 전자장치의 활성영역으로 되는 반도체 기판 표층부에서는 그 산소석출물의 미소결함은 소멸하고 기판 표면에서 떨어져 있는 깊은 영역에서 미소결함(BMD)의 밀도를 증가시키고 산소석출물의 크기를 증가시킬 수 있다.
그러나, 실리콘 단결정에서 절삭한 실리콘 반도체 기판의 표층부에 Cr, Fe, Ni, Cu 등의 중금속 불순물이 존재하면 전자장치의 제조시에 장치특성을 열화시키는 원인으로 된다. 그러므로 장치의 활성영역으로 되는 표층부에서 떨어진 위치에 중금속 불순물을 포획하여 놓을 필요가 있다.
그 때문에 BMD을 사용하여 Cr, Fe, Ni, Cu 등의 중금속 불순물을 인트린시크 게터링(intrinsic gettering, IG)에 의해 BMD 또는 그 주변에 실리사이드(siliside)로서 석출시켜, 반도체 기판 표층부에 무결함층(DZ)을 생성하는 것이다.
무결함층의 깊이와 반도체 기판 내부의 미소결함 밀도는 성장되는 실리콘 단결정의 산소농도, 질소농도 및 단결정 성장시의 냉각속도에 의존하는 것이 알려져 있다. 그 때문에, 실리콘 무결함층과 내부의 미소결함 밀도를 제어하기 위하여 산소농도, 질소농도 및 냉각속도를 제어하는 것이 행하여져 왔다.
보이드계 결함의 무결함의 개선과 인트린시크 게터링(IG)의 효과를 개선하는 제안이 일본국 특개 2000-211995호 공보에 나타나 있다. 그 공보에는 표층무결함의 깊이가 2 ~ 12㎛이며, 산화막 내압 품질평가를 나타내는 TZDB(Time Zero Dielectric Breakdown)의 C모드 양품율이 90%이상의 실리콘 단결정 웨이퍼가 기재되었다. 또 실리콘 단결정 웨이퍼의 질소농도가 1 ×1012 ~ 1 ×1015atoms/㎤인 것이 청구항 2에 기재되어 있다.
또한, 실리콘 단결정 웨이퍼의 산소농도가 9 ~ 17ppma인 것이 청구항 4에 기재되고, 실리콘 단결정 봉이 결정성장시 1150℃에서 1080℃까지의 냉각속도를 1.0~ 4.5℃/분로 제어하여 성장하는 것이 청구항 5에 기재되어 있다.
실시예에서 8인치의 실리콘 단결정 경면 웨이퍼에서 실제로 12㎛이 깊이까지 무결함층(DZ)인 것을 만족하는 것은 산소농도가 10ppma인 것을 나타내고 있다.
상기 공지기술에서는 실리콘 단결정 웨이퍼에서 질소농도가 1 ×1012 ~ 1 ×1015atoms/㎤일 때 산소농도를 9 ~ 17ppma에서 선택함으로써 12㎛의 깊이까지만(COP수에 의해 측정) 무결함층(denuded zone)을 형성할 수 있으며, 무결함층 깊이가 12㎛ 보다 큰 실리콘 단결정 웨이퍼는 생성할 수 없었다.
앞에서 설명한 관계를 고려하여 본 발명은 무결함층(DZ)이 12㎛ 보다 깊고, 또는 보이드계 결함의 무결함층의 깊이가 12㎛ 보다 크며, 2차 이온질량분석법에 의한 질소농도 측정시 표면에서 12㎛ 보다 큰 깊이에서 평균 신호강도 2배 이상의 신호강도를 나타내는 질소편석에 의한 국부농화부를 가지며, 전자 디바이스 제조의 자유도가 높고, 디바이스 수율도 높은 실리콘 반도체기판을 제공하는 것이며, 또 본 발명은 그의 제조방법을 제공하는 것이다.
본 발명에 있어서, 보이드계 결함의 무결함 깊이라 함은 SCI등에 의한 세정을 반복함으로써 나타나는 0.1㎛ 이상의 크기의 COP(Crystal Originated Particle)밀도로 2 ×105개 이하를 합격으로 한 경우의 반도체 기판 표층에서의 깊이이다. 또, 내압 합격의 깊이란 TZDB(Time Zero Dielectric Breakdown) 시험법에 있어서 100mA/㎠에서 11Mv/cm이상의 합격율이 90%를 넘는 반도체 기판 표면에서의 깊이이다.
본 발명에 있어서, 무결함층(Denuded Zone)의 깊이는 보이드계 깊이 및 내압 합격 깊이의 수치를 공유하는 깊이에 의해 평가된다.
산소 석출물의 밀도는 실리콘 단결정중에 과포화로 고용되어 있던 격자간 산소가 열처리에 의해 석출한 SiO2 및 SiO2의 형성과 함께 전위가 적층결함 등에 의해 생기는 미소결함을 의미하여, BMD(Bulk Microdefect) 밀도로 표시되어 있다.
상기 과제를 해결하기 위해 본 발명의 청구항 1에 기재한 발명은 초크랄스법 또는 자장인가 초크랄스법에 의해 성장한 실리콘 단결정에서 얻은 실리콘 반도체기판을 비산화성 분위기에서 열처리를 실시한 후의 실리콘 반도체 기판이며, 그 기판의 무결함층(DZ)깊이가 12㎛ 보다 크며, 또 실리콘 반도체 기판의 두께 중심에서의 산소석출물 결정 결함밀도가 5 ×108개/㎤ 이상인 것을 특징으로 하는 실리콘 반도체 기판이다.
비산화성 분위기로서는 질소, 수소, 아르곤 또는 이들의 혼합가스로 이루어진 비산화성 분위기로 할 수가 있다. 실리콘 반도체 기판을 비산화성 분위기에서 열처리를 실시한 후의 무결함층의 깊이를 12㎛ 보다 훨씬 깊게 하며 또 실리콘 반도체 기판의 두께 중심에서의 산소석출물 결정결함 밀도를 5 ×108개/㎤ 이상으로 할 수 있다. 또한, 2차 이온질량분석법에 의한 질소농도 측정시 평균 신호강도의 2배 이상의 신호강도를 나타내는 질소편석에 의한 국소농화부의 깊이는 12㎛ 보다 깊게되는 것에서 분명한 것 같이, 인트린시크 게터링 효과가 크며 무결함층의 깊이가 큰 것을 알 수가 있다. 따라서, 실리콘 반도체 기판은 전자 디바이스의 형성가능한 영역이 넓고 높은 게터링 능력을 가진다.
또한, 본 발명은 청구항 2에 기재한 것같이 초크랄스법 또는 자장인가 초크랄스키법에 의해 견인된 실리콘 단결정에서 절삭된 산소농도 9.5 ×1017atoms/㎤ 이하(낮으면 낮을수록 좋음), 질소농도 5 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하이며, 적외선 간섭법(OPP)에 의해 반도체 기판 중심에서 측정했을 때의 최대 신호강도가 2V 이하의 실리콘 반도체 기판을 선택하여 비산화성 분위기 예로써 아르곤 수소혼합 분위기에서 열처리하고 있다. 열처리후의 반도체 기판은 2차 이온질량분석법(SIMS)에 의해 측정한 반도체 기판 중심의 표면에서 깊이 1㎛의 산소농도가 5 ×1016atoms/㎤ 이하이며, 두께중심에서의 산소농도가 9.5 ×1017atoms/㎤ 이하를 가진다. 그 반도체 기판의 보이드계(void type) 결함의 깊이도 TZDB 시험에 의한 내압 합격 깊이도 12㎛ 보다 깊은 영역까지 예로써 0.5㎛까지도 확대된다.
열처리전의 실리콘 반도체 기판의 질소함량의 하한을 5 ×1014atoms/㎤로 선정한 것은, 그 이하에서는 표층결함의 크기의 축소효과가 불충분하므로 그 후의 열처리에서의 표층결함이 소멸되기 어렵기 때문이다. 또, 상한을 1 ×1016atoms/ ㎤로 선정한 것은 단결정의 견인시에 고용(solid solution)한계를 초과한 질소가 석출됨으로써 단결정화를 피할 수 있어, 캐리어 수명 및 저항율 등의 전기적 특성이 변화하는 것을 회피하기 위해서이다. 또, 질소농도가 본 청구항 2의 범위에 있어서도 견인시의 냉속이 느린 경우 결함은 크게 되어, 12㎛ 이상의 표층의 무결함층을 실현하기에는 냉속 5℃/분 이상의 조건이 바람직하다.
그러나, 최근 웨이퍼의 대직경화가 요구되므로 200mm 이상의 실리콘 반도체 기판을 얻기 위하여는 1100℃에서의 냉속을 5℃/분 이상으로 하는 것은 곤란하다.
이 때문에, 대직경 웨이퍼에서도 청구항 1과 같은 특징을 가진 반도체 기판을 얻기 위하여 질소 첨가량을 증가시켜서 결함의 크기를 작게 할 필요가 있다. 본 발명에서는 비산화성 분위기에서의 열처리 전에 실리콘 반도체 기판의 질소농도 범위를 청구항 3의 범위로 한정하고 있다. 그리고 실리콘 반도체 기판의 농도를 청구항 3의 농도로 하려면, 실리콘 용액의 질소농도를 청구항 9의 범위로 할 필요가 있다.
본 발명에서 사용되는 적외선 간섭법은 OPP법(Optical Precipitate Profieler)이라 불리우며, 반도체 기판의 표면근방의 미소결함을 산란광에 의해 관찰한다. 본 방법에서는 예를 들면 파장 1.3㎛의 적외선 레이저광을 편광프리즘으로 직교 편광하는 2개의 직경 1㎛의 빔으로 분리하여 반도체 기판 표면에 집광하고(양 빔은 0.5㎛만큼 서로 중첩되도록 한다).
반도체 기판을 진동시키면서 빔에 수직인 방향에 1㎛ 스텝으로 초점영역을 라스터스탠시켜 한쪽의 빔이 미소결함을 가로 자르면 산란광에 약간의 위상차를 발생시키며, 다른 한쪽의 빔과의 간섭에 의해 미소결함을 검출한다. 본 발명에서 OPP 신호강도라 함은 OPP법에 의해 측정되는 최대 신호강도라는 것이다. OPP 신호강도는 8면체 보이드(octahedral void)의 경우에는 보이드의 체적과 비례관계가 있는 것이 보고되어 있다(Jpn. J. Appl. Phys. Vol 37(1998) PPL 196 ~ 199). 또, OPP법은 초점위치를 반도체 기판의 깊이방향으로 이동하여 무결함 영역을 측정하는데 사용된다.
본 발명에서는 반도체 기판의 중심에서 초점 위치는 깊이 방향으로 변화되어 신호를 검출하고 있다. 청구항 2에서는 열처리전의 반도체 기판의 적외선 간선법에 의해 측정된 최대 신호강도를 특히 2V 이하로 선정하고 있다. 이것은, 그 신호강도에 대응한 체적을 가진 결함을 공업적으로 적절한 온도·시간에 열처리했을 때 표층에서 12㎛ 이상의 깊이까지 소멸시키기에 적합하기 때문이다. 또한 2V 이하의 범위내에서 소멸하려면 먼저 내벽산화막이 외부 확산에서 소멸하고, 그후 보이드의 확산과 격자간 실리콘의 주입이 보이드계 결함의 체적만큼 이루어져야 하다. 이 조건을 충족한 열처리후 표면에서 1㎛ 깊이의 산소농도는 5 ×1016atoms/㎤ 이하가 필요하다.
여기서 산소농도는 다음의 정의에 따른다.
[일반식]
D : 1200℃에서의 산소의 확산정수
Co : 웨이퍼 두께중심부 산소농도
t : 1200℃이상에서의 열처리시간
: 표면에서의 깊이
산소의 외부확산은 상기 (1)식의 오차함수에 의해 나타난다.
SIMS에 의한 프로파일에 최소 자승법을 사용하여 (1)식의 피팅(fitting)을 곱하고 그때의 깊이()가 1㎛일 때의 산소농도를 본 발명 기재의 산소농도로 한다. 또 융액중의 질소농도 및 열처리전의 실리콘 반도체 기판중의 질소농도가 본 발명의 범위내의 경우에는, OPP에 의한 최대 신호강도는 TEM시찰에 의한 실제의 보이드 체적(V)과는 다음의 관계를 갖는 것을 우리는 실험에서 확인하고 있으며, OPP 최대 신호강도로 한정하는 것은 보이드 체적을 한정하는 것이 된다.
냉속이 5℃/분 이상의 경우,
보이드 체적 V(nm3) = 20000 ×(OPP 최대 신호강도)1.6
냉속이 1℃/분 이상 5℃/분 미만의 경우,
보이드 체적 V(nm3) = 110 ×(OPP 최대 신호강도)3.6
또한, 본 발명은 청구항 3에 기재한 것같이 열처리전의 반도체 기판으로써 산소농도 8.5 ×1017atoms/㎤ 이하, 질소농도를 1 ×1015atoms/㎤ 이상 1 ×1016 atoms/㎤ 이하 및 적외선 간섭법에 의해 반도체기판 중심에서 측정시의 최대 신호강도가 7V 이하의 것을 사용하였다. 그러므로, 열처리후의 반도체 기판은 2차 이온질량분석법에 의해 측정된 산소농도가 반도체 중심의 표면에서 1㎛ 깊이에서 5 ×1016atoms/㎤ 이하이며, 반도체 기판 두께중심에서 8.5 ×1017atoms/㎤ 이하이다. 이 경우, 열처리전의 반도체 기판의 질소농도의 하한치를 1 ×1015atoms/㎤로 선정하였으나, 그 이유는, 냉속이 느린 경우는 보이드계 결함의 크기는 보다 대형으로 되므로, 그 대형의 보이드를 냉속이 빠른 보이드 크기와 동등하게 하려면 질소첨가에 의한 보이드 수축효과를 높게 할 필요가 있다. 그 때문에, 최소한 1 ×1016 atoms/㎤의 질소농도가 필요하다.
또한, 질소농도가 상기 이상일 경우, 반도체 기판 표면의 산화에 의해 발생하는 OSF(Oxidation Induced Stacking Faults)는 에패택셜 기판으로서 사용시에는 문제가 있으나, 열처리후의 반도체 기판에서는 열처리에 의해 외부확산되어 반도체기판의 표층에 처리된 전자 디바이스에는 하등영향이 주어지지 않는 것이 확인되었다.
또한, 웨이퍼 두께 중심에서의 산소농도가 청구항 2에 비하여 낮은 이유는 청구항 3과 같이 냉속이 낮은 경우에는, 보이드계 결함의 내벽산화막이 두껍게되어 소멸하기 어렵게 된다. 이 때문에 내벽산화막 성장이 소스로 되는 웨이퍼의 산소농도를 청구항 3과 같이 8.5 ×1017atoms/㎤ 이하로 할 필요가 있다.
또한, 표층 1㎛의 깊이에서의 산소농도는 앞에서 설명한 것과 같이 청구항 2와 동일한 이유에 의해 5 ×1016atoms/㎤ 이하인 것이 필요하다.
또한, 본 발명은 청구항 4에 기재한 것과 같이 초크랄스키법 또는 자장인가 초크랄스키법에 이해 성장된 실리콘 단결정에서 얻은 실리콘 반도체이며 비산화성 분위기에서 열처리후, 실리콘 반도체기판이 깊이중심에서의 산소농도가 9.5 ×1017atoms/㎤ 이하이며, 2차 이온질량분석법에 의한 질소농도 측정에서 실리콘 반도체기판 표면에서 12㎛ 보다 큰 깊이에서 평균 신호강도의 2배 이상의 신호강도를 나타내는 질소편석에 의한 국소농화부 가지고 있으며, 보이드계 결함의 무결함층 깊이가 12㎛ 보다 크며, 실리콘 반도체기판의 두께중심에서의 산소석출물 결정결함 밀도가 5 ×108/㎤ 이상으로 할 수 있다.
이 경우, 실리콘 반도체 기판의 2차 이온질량분석법에 의한 질소농도의 측정에서 평균 신호강도의 2배 이상인 곳이 본 발명에서는 12㎛ 보다 깊으며, 예로써 12.8㎛를 취한다. 이것은 실시예에서 질소스파이크(N Spike)깊이로 나타내고 있다.
청구항 4의 발명은 청구항 1의 발명의 무결함층의 깊이를 구하는 보이드계 결함깊이와 TZDB시험에 의한 내압 합격 깊이중에서 TZDB시험에 의한 내압 합격의 깊이가 12㎛에 도달하지 않는 것과 그것을 초과하는 기판을 포함하고 있다.
보이드계 결함은 12㎛ 이상의 깊이의 무결함-층을 갖기 위해 SIMS측정에 의해 관찰된 국소농화부가 12㎛ 이상의 깊이를 갖는 것이 필요하며 또 충분조건이다. 그러나, 청구항 1을 충족하기 위하여는 그 국소농화부가 12㎛ 이상일지라도 불충분한 경우가 있으므로, 청구항 2 및 3과 같이 열처리전의 결함을 그후의 열처리에서 충분히 작게 하기 위하여는 질소농도 및 냉속의 범위를 제한할 필요가 있다.
따라서, 청구항 1의 실리콘 반도체 기판은 청구항 4의 실리콘 반도체 기판의 구조를 충족하고 있다. 청구항 4가 청구항 1에 비하여 무결함의 정의를 SC-1에 의한 반복세정을 10회 행한후에 입자 카운터에 의해 0.1㎛ 이상의 크기의 보이드계 결함으로 한정하고 있으므로, 보다 덜 한정적이다. 예를 들면 청구항 2, 5를 비교하면 2항이 OPP최대 신호강도의 작은 결함만을 허용한다. 따라서, 12㎛ 이상의 보이드계 결함의 무결함영역을 가진 실리콘 반도체 기판은 청구항 5에 기재한 것같이 그의 결함크기가 청구항 2보다도 큰 크기라도 허용되므로 OPP신호강도가 4V이하이면 충분하며 그의 크기의 결함 시스템에서는 질소농도가 2 ×1014atoms/㎤ 이상이면 가능하다.
즉, 냉속이 5℃/분 이상인 견인조건에서는 본 발명은 청구항 5에 기재된 것같이 열처리전의 실리콘 반도체기판으로써 산소농도 9.5 ×1017atoms/㎤ 이하 질소농도 2 ×1014atoms/㎤ 이상 및 1 ×1016atoms/㎤ 이하, 적외선 간섭법(OPP)에 의해 반도체 기판의 두께 중심에서 측정시의 최대 신호강도가 4V 이하인 것을 선정하여 비산화성 분위기에서 열처리를 한 반도체 기판이다.
특히, 본 발명은 2차 이온질량 분석법에 의한 측정시 반도체 기판 중심 표면에서 깊이 1㎛에서의 산소농도가 5.0 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도가 9.5 ×1017atoms/㎤ 이하, 보이드계 결함의 결함깊이 12㎛ 보다 크고, 2차 이온질량분석법(SIMS)에 의한 질소농도의 측정시 평균 신호강도 2배 이상의 신호강도를 나타내는 질소편석에 의한 국소농화부의 깊이가 12㎛ 보다 큰 것을 가진 반도체 기판이다.
한편 마찬가지로, 12㎛ 이상의 보이드계 결함의 무결함 영역을 가진 실리콘 반도체 기판에서 냉속 1℃/분 이상 5℃/분 미만의 경우는, 그 보이드계 결함의 무결함층 12㎛ 이상인 것과 TZDB 시험에 의한 합격 깊이가 12㎛ 이상인 것은 실리콘 반도체 기판의 특징으로써 동일하며, 냉속이 5℃/분 이상과 같이 SC-1 반복세정평가에 의한 무결함 깊이와 TZDB 내압에 의한 무결함층의 깊이가 다른적은 없었다. 또, SIMS에 의한 질소 국소농화부의 깊이는 청구항 4로 충족시키는 것이 필요하므로 본 발명은 청구항 6에 기재한 것같이 열처리전의 실리콘 반도체 기판으로서 산소농도 8.5 ×1017atoms/㎤ 이하, 질소농도 1 ×1015atoms/㎤ 이상 1 ×1016atoms/㎤ 이하, 적외선 간섭법(OPP)에 의한 반도체 기판 중심에서 측정한 최대 신호강도가 7V 이하의 것을 선정하여 비산화성 분위기에서 열처리한 후, 반도체 기판은 반도체 기판 중심의 표면에서 1㎛ 깊이의 산소농도 5 ×1016atoms/㎤ 이하, 반도체 기판 두께중심의 산소농도가 8.5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소석출물 결정결함 밀도 5 ×108atoms/㎤ 이상, 보이드계 결함의 무결함층 깊이가 12㎛ 보다 크고, 반도체 기판 표면에서 12㎛ 보다 큰 깊이에서 2차 이온질량분석법에 의한 질소농도 측정시 평균 신호강도의 2배 이상의 신호강도를 나타내는 질소편석에 의한 국소농화부를 구비하고 있다.
또한 본 발명은 청구항 7에 기재한 것 같이 5 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유한 실리콘 용액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 5℃/분이상에서 성장한 실리콘 단결정에서 얻은 산소농도 9.5 ×1017atoms/㎤ 이하, 질소농도 5 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하(이때 적외선 간섭법에 의해 반도체 기판 중심에서 측정한 최대 신호강도 2V 이하로 되어 있다)인 실리콘 반도체 기판을 1200℃ 이상(공업적으로는 1300℃정도까지 실시가능)의 온도에서 비산화성 분위기에서 최소한 1시간(유리하게는 1 ~ 2시간, 생산성의 견지에서 3시간 이하가 바람직함) 열처리를 하는 것을 특징으로 하고 있다. 이와 같은 제조법에 의해 반도체 기판 중심의 표면에서 1㎛의 산소농도가 5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도가 9.5 ×1017 atoms/㎤ 이하를 가지며, 무결함층의 깊이가 12㎛ 보다 깊고 반도체 기판 두께 중심에서의 산소석출물결정 결함밀도가 5 ×108/㎤ 이상인 실리콘 단결정 반도체 기판이 제조된다.
또한, 본 발명은 청구항 8에 기재한 것 같이 2 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유하는 실리콘 용액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 5℃/분 이상으로 성장한 실리콘 단결정을 얻은 산소농도 9.5 ×1017atoms/㎤ 이하, 질소농도 2 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하(이때 적외선 간섭법에 의해 반도체 기판 중심을 측정한 최대 신호강도는 4V 이하이다)인 실리콘 반도체 기판을 1200℃이상의 온도에서 최소한 1시간 비산화성 분위기 중심에서 열처리를 하는 것을 특징으로 하고 있다. 이와 같은 제조방법에 의해 반도체기판 중심의 표면에서 깊이 1㎛에서의 산소농도가 5 ×1016atoms/㎤ 이하, 반도체기판 두께중심의 산소농도가 9.5 ×1017atoms/㎤ 이하이며, 2차 이온질량분석법(SIMS)에 의한 질소농도 측정시 반도체 기판 표면에서 12㎛보다 큰 깊이에 평균 신호강도의 2배 이상의 신호강도를 나타내는 질소편에 의한 국부농화부를 가지며, 보이드계 결함층이 12㎛보다 크며 반도체 기판 두께 중심에서의 산소석출물결정 결함밀도가 5 ×108/㎤ 이상인 실리콘 단결정 반도체 기판이 제조된다.
또한, 본 발명은 청구항 9에 기재되어 있는 것 같이 1 ×1018atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유하는 실리콘 용액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 1℃/분 이상 5℃/분 미만에서 성장한 단결정에서 얻은 산소농도 8.5 ×1017atoms/㎤ 이하, 질소농도 1 ×1015 atoms/㎤ 이상 1 ×1016atoms/㎤ 이하(이때 적외선 간섭법에 의해 반도체기판 중심에서 측정한 최대 신호강도는 7V 이하이다)의 실리콘 반도체 기판을 1200℃ 이상의 온도에서 최소한 1시간 열처리를 하는 것을 특징으로 하고 있다.
이 경우에도 1100℃에서의 냉속이 1℃/분 이상 5℃/분 미만으로 낮게 선정되어 있으므로 보이드계 결함의 크기의 대형화를 방지하기 위해 질소함유량의 하한치를 냉속이 높은 경우에 비하며 높게 하고 있다. 또한 상한치를 상기와 같이 단결정 견인시의 단결정화를 회피하기 위해 1 ×1016atoms/㎤로 선정되어 있다.
이와 같은 제조법에 의하여, 반도체 기판 중심의 표면에서 1㎛ 깊이의 산소농도 5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도 8.5 ×1017atoms/㎤ 이하, 반도체 기판 두께 중심에서의 산소분석물결정 결함밀도 5 ×1018/㎤ 이상, 2차 이온질량분석법에 의한 질소농도 측정에서 반도체 기판 표면에서 12㎛ 보다 큰 깊이에서 평균 신호강도 2배 이상의 신호강도를 나타내는 질소편석에 의한 국부농화부를 가지며 보이드계 결함의 무결함의 깊이가 12㎛ 보다 큰 실리콘 반도체 기판이 제조된다.
본 방법에서는 초크랄스키법 또는 자장인가 초크랄스키법에 의해 실리콘 단결정이 성장된다.
초크랄스키법은 회전축의 받침대에 설치된 석영도가니에 수용된 실리콘 원료를 도가니를 둘러싸고 있는 히터에 의해 가열 융해하며, 그 실리콘 용액 표면에 상방에서 종결정(seed crystal)을 회전하면서 접촉한 후 종결정을 상방에 회전시키면서 견인함으로써 단결정을 성장시킨다.
이 방법에서는 용액, 단결정의 양자의 회전에 의해 결정성장의 경계면 근방의 온도분포의 회전 대칭성이 향상한다.
또, 자장인가 초크랄스키법은 실리콘 용액에 자장을 인가함으로써 용액내의 대류를 억제한 초크랄스키법이며, 자장의 인가법으로서는 실리콘 용액에 수평자장인가방법, 수직자장인가방법 및 수평자장과 수직자장을 인가하는 커스프(cusp)자장인가법이 있다. 수평자장인가법에서는 수평자장은 용액면내에 비대칭으로 인가됨으로 대류의 억제효과도 비대칭으로 되어 불순물 농도가 회전주기에 동기하여 규칙적으로 변동하여 결정중의 격자간 산소농도가 변동함으로 그들을 억제할 필요가 있다. 수직자장인가법에서는 수평자장인가법의 비대칭 자장의 문제는 해결되어 회전대칭인 수직자장이 인가되어 온도분포도 회전대칭으로 된다. 그런 상하방향의 흐름에 의해 용액에 녹아들어가므로 산소가 성장경계면에 도달하여 단결정내에 결합되므로 그의 대책을 강구할 필요가 있다.
그와는 반대로 수평자장과 수직자장의 양자장을 사용하는 커스프자장인가법은 2개의 솔레노이드를 대향시켜 자장의 방향이 상대의 솔레노이드에 향하도록 가각 역방향의 전류를 흘림으로써 얻어진다. 따라서, 본 방법은 수평자장인가법과 수직자장인가법의 양자의 이점을 가지고 있다.
본 발명에 있어서 초크랄스키법 또는 자장인가 초크랄스키법에서 실리콘 단결정을 성장시키는 경우 도나기내의 단결정 실리콘 원료의 용액중의 질소농도는, 질소를 함유하는 분위기가스의 질소농도의 조정 및 질화규소막을 가진 실리콘 웨이퍼의 투입매수의 선정에 의해 여러가지 수치로 조정할 수 있다.
본 발명은 초크랄스키법 또는 자장인가 초크랄스키법으로 성장된 실리콘 단결정 잉곳에서 떼어낸 반도체 기판을 수소, 아르곤, 질소 또는 그들의 혼합가스의 분위기 중에서 최소한 1200℃의 온도에서 최소 1시간 열처리한다.
다음의 실시예 및 비교예에서의 열처리의 경우 1100℃에서 1200℃까지의 승온속도는 1℃/분으로 설정하였다. 실시예에서는 1200℃에서 1시간 열처리한 경우와 2시간 열처리한 경우를 나타냈다. 1200℃에서 2시간 열처리한 경우를 나타낸 것은 1100℃에서 1200℃에의 승온속도가 빠른 경우를 고려하여 1100℃이상에서 웨이퍼의 전유지시간을 충분히 갖기 위해 선택한 것이다. 그러므로, 미끄럼 대책 등에서 승온속도를 늦게 한 경우에는 1200℃에서의 열처리 시간을 1시간에서 본 발명이 목표로 하는 반도체의 기판의 품질을 충분히 얻을 수가 있다.
본 발명에서 보이드계 결함의 깊이란 SCI등에 의한 세정을 반복함으로써 나타나는 0.1㎛ 이상의 크기의 COP(Cristal Originated Particle)밀도에서 2 ×105개 이하를 합격으로 한 경우의 반도체 기판 표층에서의 깊이이다.
또 내압 합격의 깊이란 TZDB(Time Zero Dielectric Breakdown) 시험법으로 100mA/㎠에서 11MV/cm이상의 합격율이 90%를 초과하는 반도체 기판 표면에서의 깊이이다.
본 발명에 있어서 무결함층(Denuded Zone)의 깊이는 보이드계 결함 깊이 및 내압합격 깊이의 수치를 공유하는 최대의 깊이에 의해 평가되고 있다.
산소석출물 결정결함 밀도는 실리콘 단결정중에 과포화로 고용되어 있던 격자간 산소가 열처리에 의해 석출한 SiO2의 형성과 함께 전위가 적층결함 등에 의해 생기는 미소결함을 의미하며, BMD(Bulk Microdefect) 밀도로 나타내고 있으며, MO4 (MBD 애너라이저)에 의해 측정된 치이다.
실시예
다음, 본 발명을 실시예에 따라 비교예를 참조하면서 상세히 설명한다.
본 발명에서는 실리콘 용액중의 질소농도는, 초크랄스키법 또는 자장인가 초크랄스키법에 의해 실리콘 단결정 견인시 1100℃에서의 냉속 5℃/분 이상에서 성장하는 경우 2 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하로 선정된다.
이에 대하여 1100℃에서의 냉속이 1℃/분 ~ 5℃/분인 경우 실리콘 용액중의 질소농도는 1 ×1018atoms/㎤ 이상 1.5 x 1019atoms/cm3 이하로 선정된다.
상기의 조건에 의해 성장된 실리콘 단결정 잉곳 및 질소를 함유하지 않은 용액에서 성장된 실리콘 단결정 잉곳을 표 1에 나타낸다.
표 1에서 제 1열은 잉곳의 종류를 나타내고 있으며, 그 열중에 (비교)로 된것은 비교예에 사용한 앙곳이며, (실시)로 된 것은 실시예에 사용한 잉곳이며, (실시 비교)로 된 것은 실시예와 비교예의 양자에 사용한 것을 나타내고 있다.
제 2열은 실리콘 용액중의 질소농도를 나타내며, 제 3열은 실리콘 단결정 견인시의 1100℃에서의 냉속을 나타내며, 제 4열은 성장된 실리콘 단결정 잉곳 중의 산소농도를 나타내며, 제 5열은 실리콘 단결정의 견인속도를 나타내며, 제 6열은 실리콘 단결정 잉곳의 구경을 나타낸다.
다음, 1100℃에서 냉속 5℃/분 이상에서 견인한 실리콘 단결정 잉곳에서 떼어낸 반도체 기판을 열처리한 경우의 표 2에 나타낸 실시예에 대해서 설명한다.
실시예 1.
표 1의 잉곳 B에서 떼어낸 반도체 기판을 사용하고 있다. 따라서 잉곳은 용액의 질소농도 5 ×1017atoms/㎤, 1100℃에서의 냉속 11℃/분에서 견인되어 있으며, 잉곳의 원주형 부분의 산소농도가 7.5~8.5 ×1017atoms/㎤로 되도록 결정회전, 도가니회전이 제어되어 있다. 그 잉곳에서 가공한 반도체 기판의 질소농도 7 ×1014atoms /㎤, 산소농도 8.5 ×1017atoms/㎤, 적외선 간섭법(OPP)에 의해 반도체기판 중심에서 미소결함을 측정했을 때의 최대 신호강도가 1.995V의 것을 선정하고 수소 50%, 아르곤 50%의 혼합가스로 된 분위기 중에서 1200℃에서 2시간 열처리 하였다. 그 결과, 반도체 기판의 보이드계 깊이 및 TZDB 시험에 의한 내압합격 깊이는 어느 것이나 12.5㎛이며, 반도체 기판 두께 중심의 산소농도는 8.5 ×1017atoms/㎤ 이하이며 BMD밀도 1 ×109atoms/㎤ 이상, 반도체 기판 중심의 표면에서 1㎛의 깊이의 산소농도 3.2 ×1016atoms/㎤, 질소 스파이크(N Spike)깊이 13.4㎛였다. N스파이크가 13.4㎛라는 것은 2차 이온질량분석법(SIMS)에 의한 질소측정에서 평균 신호강도의 2배보다 큰 신호강도를 나타내는 질소편석에 의한 국소농화부가 반도체 기판 표면에서 13.4㎛ 깊이에서 출현하기 시작하는 것을 의미한다. 따라서, 열처리후의 반도체 기판은 보이드계 결함 깊이도 내압 합격 깊이도 12.5이며 그에 따라 무결함층(DZ)의 깊이는 최소한 12.5㎛이다. "최소한"이란 의미는 본 실시예에서의 연마의 실측치가 12.5㎛였었다는 것이며, 또한 깊은 영역도 무결함층의 넓어지고 있는 가능성이 있다는 의미이다. 따라서 무결함층의 깊이는 12㎛ 보다 휠씬 깊게되어 반도체장치의 제조에 이용되는 층영역의 깊이가 0.5㎛만큼 확대되어 반도체장치 제조의 자유도가 크게된다.
실시예 2.
마찬가지로 표 1의 잉곳 B에서 떼어낸 반도체 기판을 사용하고 있으나 반도체 기판의 질소농도 1.4 ×1015atoms/㎤, 산소농도 7.6 ×1017atoms/㎤, 적외선 간섭법 (OPP)에 의해 반도체 기판 중심에서 미소결함을 측정했을 때의 최대 신호강도가 0.794V의 것을 사용하여 수소 50%, 아르곤 50%의 혼합가스 분위기에서 1200℃로 1시간 열처리하였다.
그 결과, 보이드계 결함 깊이도 TZDB 시험에 의한 내압 합격 깊이도 12.5㎛이며, 반도체 기판 두께중심의 산소농도는 7.6 ×1017atoms/㎤ 이하이며, BMD밀도 1 ×109개/㎤ 이상, 반도체 기판 중심의 표면에서 1㎛ 깊이의 산소농도 4 ×1016atoms/㎤, N스파이크 깊이 12.8㎛였다.
삭제
실시예 1과 비교하여 N스파이크 깊이는 0.6㎛ 낮았으나 이것은 측정오차 범위이다.
실시예 3.
표 1의 잉곳 C에서 떼어낸 반도체 기판을 사용하고 있다. 따라서 잉곳은 융액 질소농도 5 ×1017atoms/㎤, 1100℃에서의 냉속 7℃/분으로 견인하고 있으며, 잉곳의 직동부의 산소농도가 7.0~9.0 ×1017atoms/㎤로 되도록 결정회전, 도가니회전이 제어되어 있다. 떼어낸 산소농도 9 ×1017atoms/㎤, 질소농도 11 ×1014atoms/㎤, 적외선 간섭법(OPP)에 의해 반도체 기판 중심에서 측정했을 때의 최대 신호강도 1.586V를 가진 반도체 기판을 수소 10%, 아르곤 90%의 혼합가스 분위기 중에서1200℃로 2시간 열처리하였다. 그 결과, 보이드계 결함 깊이 및 TZDB 시험에 의한 내압 합격의 깊이는 12.5㎛였으며, 반도체 기판 두께 중심의 산소농도는 9 ×1017atoms/㎤이하이며, BMD 밀도도 1 ×109개/㎤ 이상이고, 반도체 기판 중심의 표면에서 1㎛ 깊이의 산소농도 3.4 ×1016atoms/㎤ 및 N스파이크 깊이는 13.4㎛였다.
실시예 4.
표 1의 잉곳 I에서 떼어 낸 산소농도 9.2 ×1017atoms/㎤, 질소농도 2 ×1015atoms/㎤, 적외선 간섭법(OPP)에 의해 반도체 기판 중심을 측정했을 때의 최대 신호강도 0.316V의 반도체 기판을 수소 10%, 아르곤 90%의 혼합가스 분위기 중에서 1200℃로 2시간 열처리하였다. 그 결과, 반도체 기판의 보이드계 결함 깊이 및 TZDB 시험에 의한 내압 합격 깊이도 12.5㎛였다. 그러므로 무결함층의 깊이 12.5㎛, 반도체 기판 중심에서의 산소농도 9.2 ×1017atoms/㎤ 이하, BMD 밀도 1 ×1019개/㎤ 이상, 반도체 기판 중심에서의 표면에서 1㎛ 깊이의 산소농도 3.5 ×1016atoms/㎤, N스파이크 깊이 13.4㎛였다.
실시예 5, 6.
실시예 5에서는 표 1의 잉곳 J 에서 떼어 낸 질소농도 3 ×1015atoms/㎤, 산소농도 8.7 ×1017atoms/㎤, 적외선 간섭법(OPP)에 의해 반도체 기판 중심을 측정했을 때의 최대 신호강도 1.26V를 가진 반도체 기판을 사용하고, 실시예 6에서는 표 1의 잉곳 K에서 떼어 낸 질소농도 2.6 ×1015atoms/㎤, 산소농도 9 ×1017atoms/㎤, 적외선 간섭법(OPP)에 의해 반도체 기판 중심을 측정했을 때의 최대 신호강도 1.0V를 가진 반도체 기판을 사용하여 각각의 반도체 기판을 아르곤 100%의 가스 분위기에서 1200℃로 2시간 열처리하였다. 그 결과, 반도체 기판 중심에서의 표면에서 1㎛ 깊이에서 산소농도 3.3 x 1016atoms/cm3 또는 3.4 x 1016atoms/cm3, 보이드계 결함깊이도 TZDB 시험에 의한 내압 합격 깊이도 12.5㎛, 즉 무결함층(DZ)의 깊이 12.5㎛이며, 반도체 기판 두께 중심의 산소농도는 8.7 ×1017atoms/㎤ 이하 또는 9 ×1017atoms/㎤ 이하이며, BMD 밀도 1 ×109개/㎤ 이상, N스파이크 깊이 13.4㎛였다.
이상의 실시예에서 분명한 것 같이 또 청구항 7에 기재된 것 같이 초크랄스키법 또는 자장인가 초크랄스키법에 의해 융액의 질소농도를 5 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤이하로 조정하여 1100℃에서의 냉속 5℃/분 이상으로 제어하여 견인된 실리콘 단결정 잉곳에서 떼어낸 질소농도 5 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하, 산소농도 9.5 ×1017atoms/㎤ 이하, 적외선 간섭법(OPP)에 의해 반도체기판 중심을 측정했을 때의 최대 신호강도 2V 이하의 반도체 기판을 비산화성 분위기 중에서 1200℃ 이상의 온도에서 최소한 1시간 열처리를 함으로써 청구항 1에 기재한 무결함의 깊이를 12㎛ 보다 훨씬 깊게 하여 실리콘 반도체 기판 두께 중심의 산소석출물 결정결함 밀도 5 ×108개/㎤ 이상의 것, 즉 청구항 2에 기재된 실리콘 기판을 얻을 수 있다. 또한, 상기 실시예는 청구항 8의 제조법의 요건도 충족하고 있으며, 청구항 4, 5의 요건을 충족하고 있는 것을 알 수가 있다.
비교예.
다음, 실리콘 단결정 성장시의 1100℃에서의 냉각이 5℃/분 이상으로 견인된 잉곳에서 떼어졌으나, 질소농도·산소농도가 청구항 2, 5, 7, 8의 범위외의 반도체기판을 사용하여 냉속 열처리를 실시한 경우를 비교예(표 3참조)로서 나타낸다.
비교예 1.
표 1의 잉곳 T에서 떼어낸 질소농도 0, 산소농도 9.3 ×1017atoms/㎤, 적외선 간섭법에 의해 반도체 기판 중심에서 측정했을 때의 최대 강도(이하 OPP신호강도로 약칭한다) 5.0V의 반도체 기판을 수소 25%, 아르곤 75% 분위기 중에서 1200℃로 2시간 열처리하였다. 그 결과, 반도체 기판 중심의 표면에서 깊이 1㎛의 산소농도(이하 1㎛깊이 산소농도로 약칭한다) 3.6 ×1016atoms/㎤, 보이드계 결함 깊이는 7㎛, TZDB시험에 의한 내압 합격 깊이 7㎛, BMD밀도 5 ×108개/㎤ 이상, 반도체 기판 두께 중심 산소농도 9.3 ×1017atoms/㎤ 이하, N스파이크 깊이 : 스파이크 없음. 반도체 기판의 무결함층의 깊이는 7㎛에 불과하며, 보이드계 결함 깊이만으로도 7㎛로 매우 낮은 것만이 얻어진다.
그 원인은 융액중 및 반도체 기판중의 질소농도가 0이고 OPP신호강도가 너무 높기 때문이다.
비교예 2.
표 1의 단결정 견인시 1100℃에서의 냉속 1.5℃/분으로 성장된 잉곳 0에서 떼어낸 질소농도 6.6 ×1014atoms/㎤, 산소농도 9.1 ×1017atoms/㎤, OPP신호강도 6.31V로 2시간 열처리하였다. 그 결과, 반도체 기판의 1㎛ 깊이에서의 산소농도 3.6 ×1016atoms/㎤, 보이드계 결함 깊이 7㎛, 내압 합격 깊이 7㎛, BMD 밀도 1 ×1019개/㎤ 이하였다. 이 경우도, 보이드계 결함의 깊이 및 내압 합격의 깊이가 모두 낮았다. 그 이유는 실리콘 단결정의 견인시 1100℃에서의 냉속이 5℃/분보다 낮은 1.5℃/분인 것과 열처리전의 반도체 기판의 OPP신호강도가 2V~4V보다 높은 점에 기인하는 것으로 고려된다.
비교예 3.
표 1의 단결정 견인시의 1100℃에서의 냉속 1.5℃/분으로 성장된 잉곳 0에서 떼어낸 질소농도 9.8 ×1014atoms/㎤, 산소농도 9.1 ×1017atoms/㎤, OPP신호강도 10V를 가진 반도체기판을 1200℃에서 비교예 1과 동일 분위기에서 2시간 열처리 하였다. 그 결과, 반도체기판 1㎛깊이에서 산소농도 3.6 ×1016atoms/㎤, 보이드계 결함깊이 10㎛, 내압 합격깊이 8㎛, BMD밀도 1 ×109개/㎤ 이상, N스파이크 깊이 13.4㎛, 반도체 기판 두께 중심 농도 9.1 ×1017atoms/㎤ 이하였다. 보이드계 결함의 깊이 및 내압 합격깊이는 10㎛ 이하로 낮았다. 그 이유는 비교예 2와 동일하게 냉속이 낮으며 OPP신호강도가 높은 것이 원인으로 고려된다.
비교예 4.
표 1의 잉곳 A에서 떼어 낸 질소농도 8.3 ×1014atoms/㎤, 산소농도 9.8 ×1017atoms/㎤, OPP신호강도 0.794V의 반도체 기판을 수소 25%, 아르곤 75% 분위기 중에서 1200℃로 2시간 열처리한 결과, 1㎛ 깊이에서 산소농도 3.7 ×1016atoms/㎤, 보이드계의 결함 깊이는 8㎛이며, TZDB 시험에 의한 내압 합격 깊이는 동일하게 8㎛이며, 무결함층의 깊이가 비교예 1과 동일하게 10㎛에도 도달하지 않는다. 또한, BMD밀도는 1 ×109개/㎤ 이상이며, N스파이크 깊이는 13.4㎛였으며, 반도체 기판 깊이 중심 산소농도는 9.8 ×1017atoms/㎤ 이하였다.
이 비교예에서는 열처리 조건이 실시예와 동일함에도 불구하고 무결함의 깊이가 낮게 된 것은 열처리에 사용한 실리콘 반도체 기판중의 산소농도가 9.5 x1017atoms/㎤ 보다 높은 9.8 x 1017atoms/㎤에 기인하는 것으로 고려된다.
비교예 5.
비교예 4와 동일하게 표 1의 잉곳 A에서 떼어낸 반도체 기판을 사용하였으나 질소농도 1.1 ×1015atoms/㎤, 산소농도 9.6 ×1017atoms/㎤, OPP신호강도 0.301V인 점이 상위할뿐이며, 분위기가스는 기타의 열처리조건과 동일하게 하였다.
그 결과, 1㎛ 깊이에서 산소농도 3.6 ×1016atoms/㎤, 보이드계 깊이 8㎛, TZDB시험에 의한 내압 합격깊이 8㎛, BMD밀도 1 ×109개/㎤이상, N스파이크 깊이 13.4㎛는 비교예 2와 동일하였다. 보이드계 결함깊이, 내압 합격깊이가 낮은 것은 산소농도가 9.5 x 1017atoms/㎤ 보다 높은 것에 기인하는 것으로 고려된다.
비교예 6.
표 1의 잉곳 S에서 떼어낸 질소농도 1.2 ×1014atoms/㎤, 산소농도 8.6 ×1017atoms/㎤, OPP신호강도 1.26V의 반도체기판을 수소 25%와 아르곤 75% 분위기 중에서1200℃로 2시간 열처리하였다. 그 결과, 1㎛ 깊이의 산소농도 3.2 ×1016 atoms/㎤, 보이드계 결함깊이 및 내압 합격깊이도 8㎛로 낮았으며, BMD 밀도는 5 ×108개/㎤ 이상, N스파이크 깊이는 13.4㎛였다. 따라서, 무결함층의 깊이가 8㎛로 낮은 원인은 융액의 질소농도가 1.3 ×1017atoms/㎤로 낮으며, 열처리조건의 질소농도가 2 ×1014atoms/㎤ 이하인 것에 기인한 것으로 고려된다.
비교예 7, 비교예 8, 비교예 9, 비교예 10.
비교예 7은 표 1의 잉곳 B에서 떼어낸 질소농도 7.2 ×1014atoms/㎤, 산소농도 8.5 ×1017atoms/㎤, OPP신호강도 1.995V를 가진 반도체 기판을 사용하며, 비교예 8은 표 1의 잉곳 I에서 떼어낸 질소농도 2.4 ×1015atoms/㎤, 산소농도 9.1 ×1017 atoms/㎤, OPP신호강도 0.50V를 가진 반도체 기판을 사용하며, 비교예 9는 표 1의 잉곳 K에서 떼어낸 질소농도 2.5 ×1015atoms/㎤, 산소농도 8.6 ×1017atoms/㎤, OPP신호강도 1.0V를 가진 반도체 기판을 사용하며, 비교예 10은 표 1의 잉곳 L에서 떼어낸 질소농도 2.5 ×1015atoms/㎤, 산소농도 8.2 ×1017atoms/㎤, OPP신호강도 0.398V의 반도체 기판을 사용하고, 어느 것이나 아르곤 분위기 중에서 1150℃의 온도로 4시간 열처리하였다. 그 결과, 어느 것의 비교예에서도 보이드계 깊이 8㎛, TZDB 시험에 의한 내압 합격깊이 6㎛, BMD 밀도 1 ×109개/㎤ 이상, N스파이크 깊이 8㎛, 1㎛ 깊이의 산소농도는 3 ~ 3.4 x 1016atmos/㎤였다. 이들의 비교예에서는 열처리를 4시간 하였음에도 불구하고 보이드계 결함깊이 및 내압 합격깊이 모두 10㎛보다 낮았다. 그 이유는 열처리 온도가 1200℃ 보다 낮은 1150℃에 기인하는 것으로 고려된다.
다음, 2 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유한 실리콘 융액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 5℃/분이상의 냉속에서 견인하여 성장한 실리콘 단결정에서 떼어낸 산소농도 9.5 ×1017atoms/㎤ 이하, 질소농도 2 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하의 반도체 기판을 열처리하는 경우의 실시예에 대하여 표 4를 참조하여 설명한다.
실시예 7.
표 1의 잉곳 B에서 떼어낸 질소농도 7 ×1014atoms/㎤, 산소농도 8.6 ×1017atoms/㎤, OPP신호강도 1.995V를 가진 반도체 기판을 사용하여 수소 25%, 아르곤 75% 분위기 중에서 1200℃로 1시간 열처리하였다. 그 결과, 1㎛ 깊이에서 산소농도 4.4 ×1016atoms/㎤, 보이드계 결함 깊이 12.5㎛, TZDB 시험에 의한 내압 합격의 깊이 9㎛, BMD 밀도 1 ×109개/㎤ 이상, N스파이크 깊이 12.8㎛, 반도체 기판 두께 중심의 산소농도 9.5 ×1017atoms/㎤ 이하였다. 본 실시예에서는 보이드계 결함깊이는 12.5㎛와 12㎛보다 크나 내압 합격의 깊이는 9㎛이다. 그러나, 스파이크 깊이는 12.8㎛였다. 따라서 2차 이온질량분석법(SIMS)에 의한 질소분석에서 평균신호강도의 2배(12㎛)이상의 신호강도를 나타내는 질소편석에 의한 국소농화부가 12.8㎛의 깊이에 있다. 따라서 청구항 4 및 5를 만족하는 반도체 기판이 얻어진다.
실시예 8.
표 1의 잉곳 A에서 떼어낸 질소농도 1.1 ×1015atoms/㎤, 산소농도 8.9 ×1017atoms/㎤, OPP신호강도 1.585V를 가진 반도체 기판을 실시예 8과 동일하게 수소 25%, 아르곤 75% 분위기 중에서 1200℃의 온도로 1시간 열처리하였다.
그 결과, 1㎛ 깊이에서 산소농도 4.7 ×1016atoms/㎤, 반도체 기판 두께 중심의 산소농도 8.9 ×1017atoms/㎤ 이하이나, 보이드계 결함깊이 12.5㎛, 내압 합격깊이 9㎛, BMD 밀도 1 ×109개/㎤ 이상, N스파이크 깊이 12.8㎛이며, 실시예 7과 동일한 결과가 얻어졌다. 따라서, 청구항 4 및 5를 만족하는 반도체 기판이 얻어진다.
실시예 9, 10, 11, 12.
실시예 9는 표 1의 잉곳 I에서 떼어낸 질소농도 2.1 ×1015atoms/㎤, 산소농도 9.1 ×1017atoms/㎤, OPP신호강도 0.316V의 반도체 기판을 사용하며, 실시예 10은 표 1의 잉곳 J에서 떼어낸 질소농도 3.1 ×1015atoms/㎤, 산소농도 8.6 ×1017 atoms/㎤, OPP신호강도 1.26V의 반도체 기판을 사용하며, 실시예 11은 표 1의 잉곳 K에서 떼어낸 질소농도 2.5 ×1015atoms/㎤, 산소농도 9.1 ×1017atoms/㎤, OPP신호강도 1.0V를 가진 반도체 기판을 사용하며, 실시예 12는 표 1의 잉곳 P에서 떼어낸 질소농도 6.1 ×1014atoms/㎤, 산소농도 9.2 ×1017atoms/㎤, OPP신호강도 3.16V를 가진 반도체 기판을 사용하고 있다.
상기의 실시예 9 ~ 12에 나타난 반도체 기판의 열처리는 실시예 9와 동일하며, 수소 25%와 아르곤 75% 분위기 중에서 1200℃의 온도로 1시간의 열처리를 하였다. 그 결과, 보이드계 결함깊이 및 내압 합격깊이, N스파이크 깊이, BMD 밀도는 실시예 8 및 9와 완전히 동일하였다. 다만 반도체 기판 두께 중심의 산소농도가 8.6 ×1017atoms/㎤, 1㎛ 깊이의 산소농도가 4.6 ×1016atoms/㎤인 점이 다른 것뿐이였다.
이상의 실시예 7 ~ 12에 나타낸 것은 초크랄스키법 또는 자장인가 초크랄스키법으로 1100℃에서의 5℃/분 이상의 냉속에서 견인된 실리콘 단결정에서 얻어진 것이며, 질소농도가 2 ×1014atoms/㎤ 이상 1 ×1016atoms/㎤ 이하이고, 산소농도 9.5 ×1017atoms/㎤ 이하, OPP신호강도 4V 이하를 가진 반도체 기판이 얻어지나, 이때에는 2 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소농도 범위 내에 있는 실리콘 융액을 사용한 것이며, 상기 반도체 기판은 열처리온도 1200℃ 이상으로 비산화성 분위기 중에서 최소한 1시간 열처리한 결과가 얻어지는 것이다.
이들의 실시예에 의해 얻어진 반도체 기판은 최소한 청구항 4, 5에 기재된 반도체 기판을 만족하는 것이다.
이에 대해서 비교예 11 ~ 15를 표 5를 참조하여 설명한다.
비교예 11 ~ 15.
비교예 11은 표 1의 잉곳 N에서 떼어낸 질소농도 0, 산소농도 9.3 x 1017atoms/㎤, OPP신호강도 5.0V를 가진 반도체 기판을 사용하며, 비교예 12는 표 1의 잉곳 G에서 떼어낸 질소농도 2.5 ×1015atoms/㎤, 산소농도 8.6 ×1017atoms/㎤, OPP신호강도 1.995V를 가진 반도 체기판, 비교예 13은 표 1의 잉곳 S에서 떼어낸 질소농도 1.8 ×1014atoms/㎤, 산소농도 9.1 ×1017atoms/㎤, OPP신호강도 1.26V를 가진 반도체 기판을 사용하고, 비교예 14는 표 1의 잉곳 M에서 떼어낸 질소농도 3.8 ×1014 atoms/㎤, 산소농도 9.9 ×1017atoms/㎤, OPP신호강도 1.26V를 가진 반도체 기판을 사용하며, 이들의 비교예 11 ~ 14에 나타낸 반도체 기판의 열처리는 어느 것이나 수소 25%와 아르곤 75% 분위기 중에서 1200℃의 온도로 1시간 열처리 하였다. 그의 결과, 비교예 11의 결과는 1㎛ 깊이의 산소농도 4.9 ×1016atoms/㎤, 보이드계 결함깊이 및 내압 합격깊이는 6㎛로 매우 낮았으며, BMD밀도 5 ×108개/㎤ 이상, N스파이크는 발견되지 않았다. 보이드계 결함깊이 및 내압 합격깊이가 낮은 것은 잉곳 중의 질소농도가 0인 것에 기인하는 것으로 고려된다. 비교예 12의 결과는 1㎛ 깊이의 산소농도 4.5 ×1016atoms/㎤, 보이드계 결함깊이 9㎛, 내압 합격깊이 9㎛, BMD밀도 1 ×109개/㎤ 이상, N스파이크 깊이 12.8㎛였다. 이 경우, 잉곳의 1100℃의 견인속도가 5℃/분 미만인 것에 기인하여 청구항 8의 조건을 충족시키지 않으므로 보이드계 결함깊이 및 내압 합격깊이가 낮게 되었다.
비교예 13에서도, 보이드계 결함깊이 및 내압 합격깊이가 각각 10㎛와 8㎛로 낮게 되어 있다. 그 이유는 열처리조건의 반도체 기판의 질소농도가 청구항 8에 나타난 2 ×1014atoms/㎤의 하한치를 충족시키지 않았기 때문으로 고려된다.
비교예 14에서도, 보이드계 결함깊이 10㎛, 내압 합격깊이 6㎛로 낮게 되어 있다. 그 이유는 열처리조건의 반도체 기판의 산소농도가 청구항 8에 기재된 9.5 ×1017atoms/㎤ 이하의 조건을 충족시키지 않았기 때문으로 고려된다.
비교예 15.
표 1의 잉곳 C에서 떼어낸 질소농도 8.7 ×1014atoms/㎤, 산소농도 8.8 ×1017atoms/㎤, OPP신호강도 1.585V를 가진 반도체 기판을 수소 25%와 아르곤 75% 분위기 중에서 1150℃의 온도로 4시간 열처리하였다. 그 결과, 1㎛ 깊이의 산소농도 3.3 ×1016atoms/㎤, 보이드계 결함깊이 8㎛, 내압 합격깊이 6㎛, BMD 밀도가 1 ×109개/㎤ 보다 크고, N스파이크 깊이 8㎛였다. 이것은 열처리 온도가 1200℃ 보다 50℃ 낮기 때문에 어느 것의 깊이도 낮게 된 것으로 고려된다.
다음, 실리콘 단결정을 1100℃에서의 냉속을 1℃/분 이상 5℃/분 미만에서 견인한 실리콘 단결정에서 떼어낸 반도체 기판을 열처리하는 실시예에 대해서 표 6을 참조하여 설명한다.
실시예 13 ~18.
이들의 실시예는 어느 것이나 표 6 제 2열에 나타난 잉곳에서 떼어내, 제 3열에 나타난 질소농도를 가지며, 제 5열에 초크랄스키법 또는 자장인가 초크랄스키법에 의해 단결정 견인시의 1100℃에서 냉속이 5℃/분 미만이며, 제 6열에 적외선 간섭법(OPP)에 의해 반도체기판 중심에서 측정시의 최대 신호강도가 나타나 있으며, 제 7열에 수소 25%와 아르곤 75% 분위기 중에서 열처리온도와 시간이 제 8열에 반도체기판 중심에서의 산소농도가 나타나 있으며, 제 9열에 보이드계 결함깊이, 제 10열에 내압 합격깊이가 제 11열에 BMD밀도, 제 12열에 N스파이크 깊이가 각각 나타나 있다.
이들의 실시예에서 초크랄스키법 또는 자장인가 초크랄스키법을 사용하여 1100℃에서의 냉속을 5℃/분 미만으로 견인된 잉곳에서 떼어낸 반도체 기판은 산소농도 8.5 ×1017atoms/㎤ 이하, 질소농도 1 ×1015atoms/㎤ 이상, 1 ×1016atoms/㎤ 이하, OPP신호강도 7V 이하이면 1200℃의 온도로 1시간 또는 2시간 실시한 경우 보이드계 결함깊이 및 내압 합격깊이 모두 12.5㎛였다.
따라서, 무결함층의 깊이도 12.5㎛의 깊이를 가지며, N스파이크 깊이도 13.4㎛ 또는 12.8㎛이며, 2차 이온질량분석법(SIMS)에 의한 질소농도 측정에 있어서, 표면에서 12㎛이상의 깊이에 평균 신호강도의 2배의 신호강도를 나타내는 질소편석에 의한 국소농화부를 구비한 것을 알 수 있다.
또한, BMD밀도가 1 ×109개/㎤ 보다 큰 것을 알 수가 있다. 또, 1㎛깊이에서 산소농도가 2.7 ~ 3.7 x1016atoms/㎤를 가지며, 반도체 기판 두께 중심에서의 산소농도가 열처리전의 반도체 기판 농도 이하였다.
이와 같은 효과는 단결정 견인시에 있어서 1100℃에서의 냉속이 1℃/분 이상 5℃/분 미만의 범위이며, 반도체 기판의 산소농도가 8.5 ×1017atoms/㎤ 이하였으며, 질소농도가 1 ×1015atoms/㎤ 이상 1 ×1016atoms/㎤ 이하, OPP신호강도가 7V 이하의 것을 1200℃ ~ 1300℃의 온도에서 최소한 1시간 이상, 유리하게는 1 ~ 2시간 비산화성 분위기에서 실시함으로써 얻어진다.
비교예 16 ~ 23.
본 발명의 질소농도조건, 산소농도조건, 열처리조건을 충족시키지 않는 비교예 16 ~ 23에서는 표 7에 나타나 것 같이 반도체 기판의 품질은 저하된다.
이들의 비교예에서 열처리 분위기에서는 수소 25%와 아르곤 75%의 혼합가스를 사용하였다.
비교예 16, 17, 18, 19는 산소농도가 8.9 x 1017atoms/㎤ ~ 8.6 x1017atoms/㎤이며 청구항 3, 6, 9에 규정한 산소농도 8.5 x 1017atoms/㎤ 이하의 조건 위반이다,
비교예 20, 21은 질소농도가 7.2 ×1014atoms/㎤ 및 9.1 x1014atoms/㎤이며 청구항 3, 6, 9에 규정한 질소농도 1 ×1015atoms/㎤ 이상의 하한조건 위반이다.
비교예 22, 23은 열처리온도가 1150℃이며 열처리온도 1200℃의 하한조건 위반이다.
이상과 같이 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 1℃/분 ~ 5℃/분에서 견인한 수정에서 떼어낸 반도체 기판의 산소농도, 질소농도, 열처리온도 및 시간을 본 발명의 청구항 3, 6, 9의 조건으로 선정하지 않을 때에는 보이드계 결함깊이 및 내압 합격깊이는 소망하는 깊이로 할 수 없다.
또한, 본 발명의 상기 실시예에서도 열처리온도는 1200℃ ~ 1300℃가 유리하다. 열처리는 최소한 1시간 실시할 필요가 있어 생산성의 견지에서 2시간 이하가 바람직하다.
본 발명에 의하면 초크랄스키법 또는 자장인가 초크랄스키법에 의해 융액중의 질소농도의 선정 또는 단결정 성장시의 1100℃에서의 냉속 5℃/분 이상의 경우 및 1℃/분 ~ 5℃/분의 경우에 의해 성장된 실리콘 단결정 잉곳에서 떼어낸 반도체기판의 질소농도, 산소농도, OPP신호강도를 소정범위에서 선택하고, 비산화성 분위기 중에서 최소한 1시간의 1200℃ 이상에서의 열처리에 의해 보이드계 결함의 깊이 및 TZDB 시험에 의한 내압 합격의 깊이를 함께 12㎛ 보다 크게 또 12㎛ 보다 깊은 깊에 2차 이온질량분석법에 의한 질소분석에서 평균 신호강도 2배 이상의 신호강도를 나타내는 질소편석에 의한 국부농화부를 가진 반도체 기판을 얻을 수 있으며, 반도체 기판상에의 전자장치의 제조영역의 자유도를 크게 할 수 있으며, 산소석출물 결정결함 밀도를 5 ×1018개/㎤ 이상으로 할 수가 있으며, 인트링시크 게터링 (intrinsic gettering)효과를 개선할 수가 있다.

Claims (9)

  1. 초크랄스키 방법 또는 자장인가 초크랄스키 방법으로 이루어진 그룹에서 선택된 방법에 의해 성장한 실리콘 단결정에서 얻은 실리콘 반도체 기판에 있어서,
    실리콘 반도체 기판을 비산화성 분위기에서 열처리한 후의 실리콘 반도체 기판의 무결함층 깊이가 12㎛ 보다 크며, 또 실리콘 반도체 기판 두께 중심에서 산소석출물의 결정 결함 밀도가 최소한 5 ×108개/㎤이고,
    상기 무결함층은 0.1㎛ 이상의 COPs(Crystal Originate Particles)의 밀도가 2 x 105/cm3 이하이고, TZDB(Time Zero Dielectric Breakdown) 시험법에서 100mA/cm3에서 11Mv/cm 이상의 합격율이 90% 이상인 곳임
    을 특징으로 하는 실리콘 반도체기판.
  2. 제 1항에 있어서, 산소농도가 9.5 ×1017atoms/㎤ 이하, 질소농도가 5 ×1014 atoms/㎤ 이상 1 ×1016atoms/㎤ 이하이며, 적외선 간섭법(OPP)에 의해 반도체 기판 중심에서 측정시의 최대 신호강도가 2V 이하인 실리콘 반도체 기판을 비산화성 분위기에서 열처리 후, 반도체 기판의 중심에서의 표면에서 깊이 1㎛의 산소농도가 5 ×1016 atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도가 9.5 ×1017atoms/㎤ 이하인 것을 특징으로 하는 실리콘 반도체 기판.
  3. 제 1항에 있어서, 산소농도가 8.5 ×1017atoms/㎤ 이하, 질소농도가 1 ×1015atoms/㎤ 이상 1 ×1016atoms/㎤ 이하이며, 적외선 간섭법(OPP)에 의해 반도체 기판 중심에서 측정시의 최대 신호강도가 7V 이하인 실리콘 반도체 기판을 비산화성 분위기 중에서 열처리를 한 후, 반도체 기판의 중심에서의 표면에서 깊이 1㎛의 산소농도가 5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도가 8.5 ×1017atoms/㎤ 이하인 것을 특징으로 하는 실리콘 반도체기판.
  4. 비산화성 분위기에서 열처리를 실시한 반도체 웨이퍼 두께 중심의 산소농도가 9.5 ×1017atoms/㎤ 이하이며, 2차 이온질량분석법에 의한 질소농도 측정시 실리콘 반도체 기판 표면에서 12㎛ 보다 큰 깊이에서 평균 신호강도의 2배 이상의 신호강도를 나타내는 질소편석에 의한 국부농화부를 가지며, 보이드계 결함의 무결함층의 깊이가 12㎛ 보다 크며, 실리콘 반도체 기판 두께 중심에서의 산소석출물 결정결함 밀도가 최소한 5 ×108개/㎤이며,
    상기 무결함층은 0.1㎛ 이상의 COPs(Crystal Originate Particles)의 밀도가 2 x 105/cm3 이하이고, TZDB(Time Zero Dielectric Breakdown) 시험법에서 100mA/cm3에서 11Mv/cm 이상의 합격율이 90% 이상인 곳임
    을 특징으로 하는 실리콘 반도체 기판.
  5. 제 4항에 있어서, 산소농도가 9.5 ×1017atoms/㎤ 이하, 질소농도가 2 ×1014 atoms/㎤ 이상 1 ×1016atoms/㎤ 이하이며, 적외선 간섭법(OPP)에 의해 반도체 기판의 두께 중심에서 측정시의 최대 신호강도가 4V 이하인 실리콘 반도체 기판을 비산화성 분위기중에 열처리를 한 후에, 반도체 기판 중심의 표면에서 깊이 1㎛의 산소농도가 5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심의 산소농도가 9.5 ×1017atoms/㎤ 이하인 것을 특징으로 하는 실리콘 반도체 기판.
  6. 제 4항에 있어서, 산소농도가 8.5 x 1017atoms/cm3 이하, 질소농도가 1 x 1015atoms/cm3 이상 1 x 1016atoms/cm3 이하이고, 적외선 간섭법에 의해 반도체 기판의 두께 중심에서 측정시의 최대 신호강도가 7V 이하이며, 견인된 실리콘 단결정(잉곳)에서 얻은 실리콘 반도체 기판을 비산화성 분위기에서 열처리한 후에, 반도체 기판 중심의 표면에서 깊이 1㎛의 산소농도가 5 ×1016atoms/㎤ 이하, 반도체 기판 두께 중심에서의 산소농도가 8.5 ×1017atoms/㎤ 이하인 것을 특징으로 하는 실리콘 반도체 기판.
  7. 5 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유한 실리콘 융액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 5℃/분 이상에서 성장한 실리콘 단결정(잉곳)에서 얻은 산소농도 9.5 ×1017atoms/㎤ 이하인 실리콘 반도체 기판을 1200℃이상의 온도에서 적어도 1시간 비산화성 분위기 중에서 열처리하는 것을 특징으로 하는 실리콘 반도체 기판의 제조방법.
  8. 2 ×1017atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유한 실리콘 융액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 5℃/분이상에서 성장한 실리콘 단결정(잉곳)에서 얻은 산소농도 9.5 ×1017atoms/㎤ 이하인 실리콘 반도체 기판을 1200℃ 이상의 온도에서 최소한 1시간 비산화성 분위기 중에서 열처리하는 것을 특징으로 하는 실리콘 반도체 기판의 제조방법.
  9. 1 ×1018atoms/㎤ 이상 1.5 ×1019atoms/㎤ 이하의 질소를 함유한 실리콘 융액을 사용하여 초크랄스키법 또는 자장인가 초크랄스키법에 의해 1100℃에서의 냉속 1℃/분 이상 5℃/분 이하에서 성장한 실리콘 단결정에서 얻은 산소농도 8.5 ×1017atoms/㎤ 이하인 실리콘 반도체 기판을 1200℃ 이상의 온도에서 최소한 1시간 비산화성 분위기 중에서 열처리하는 것을 특징으로 하는 실리콘 반도체 기판의 제조방법.
KR10-2002-0046355A 2001-08-09 2002-08-06 실리콘 반도체 기판 및 그의 제조방법 KR100487935B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001242498A JP4566478B2 (ja) 2001-08-09 2001-08-09 シリコン半導体基板およびその製造方法
JPJP-P-2001-00242498 2001-08-09

Publications (2)

Publication Number Publication Date
KR20030014602A KR20030014602A (ko) 2003-02-19
KR100487935B1 true KR100487935B1 (ko) 2005-05-03

Family

ID=19072759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0046355A KR100487935B1 (ko) 2001-08-09 2002-08-06 실리콘 반도체 기판 및 그의 제조방법

Country Status (7)

Country Link
US (1) US6805742B2 (ko)
EP (1) EP1284311B1 (ko)
JP (1) JP4566478B2 (ko)
KR (1) KR100487935B1 (ko)
CN (1) CN1237586C (ko)
DE (1) DE60209064T2 (ko)
TW (1) TW565896B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4615161B2 (ja) * 2001-08-23 2011-01-19 信越半導体株式会社 エピタキシャルウエーハの製造方法
JP4567251B2 (ja) * 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
WO2005076333A1 (ja) * 2004-02-03 2005-08-18 Shin-Etsu Handotai Co., Ltd. 半導体ウエーハの製造方法及び半導体インゴットの切断位置決定システム
KR100705939B1 (ko) 2004-08-26 2007-04-11 주식회사 하이닉스반도체 반도체 웨이퍼 제조 방법
JP2006273631A (ja) * 2005-03-28 2006-10-12 Komatsu Electronic Metals Co Ltd シリコン単結晶の製造方法およびアニールウェーハおよびアニールウェーハの製造方法
JP5121139B2 (ja) * 2005-12-27 2013-01-16 ジルトロニック アクチエンゲゼルシャフト アニールウエハの製造方法
JP4997829B2 (ja) * 2006-05-25 2012-08-08 株式会社デンソー 半導体素子の製造方法
JP5119677B2 (ja) 2007-02-16 2013-01-16 株式会社Sumco シリコンウェーハ及びその製造方法
JP5705539B2 (ja) 2007-06-11 2015-04-22 スミス アンド ネフュー インコーポレーテッド セラミック層状医用インプラント
DE102007056115A1 (de) 2007-11-15 2009-05-20 Freiberger Compound Materials Gmbh Verfahren zum Trennen von Einkristallen
JP5304206B2 (ja) * 2008-12-04 2013-10-02 信越半導体株式会社 単結晶の製造方法および単結晶の製造装置
JP5346744B2 (ja) * 2008-12-26 2013-11-20 ジルトロニック アクチエンゲゼルシャフト シリコンウエハ及びその製造方法
EP2309038B1 (en) * 2009-10-08 2013-01-02 Siltronic AG production method of an epitaxial wafer
US9945048B2 (en) 2012-06-15 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
JP6296001B2 (ja) * 2015-05-20 2018-03-20 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び評価方法
CN105297140B (zh) * 2015-09-10 2019-10-25 上海超硅半导体有限公司 硅片及退火处理方法
JP6711320B2 (ja) 2017-06-26 2020-06-17 株式会社Sumco シリコンウェーハ
KR102003506B1 (ko) 2018-12-17 2019-07-24 ㈜엔텍 고인성 및 자기치유 기능을 가진 내진보강 모르타르 조성물 및 이를 이용한 콘크리트 구조물 보수·보강 공법
EP4151782B1 (de) * 2021-09-16 2024-02-21 Siltronic AG Verfahren zur herstellung einer halbleiterscheibe aus einkristallinem silizium und halbleiterscheibe aus einkristallinem silizium

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191009B1 (en) * 1998-03-09 2001-02-20 Shin-Etsu Handotai Co., Ltd. Method for producing silicon single crystal wafer and silicon single crystal wafer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2080780B (en) 1980-07-18 1983-06-29 Secr Defence Heat treatment of silicon slices
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
JP3975605B2 (ja) 1998-11-17 2007-09-12 信越半導体株式会社 シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP2000281490A (ja) * 1999-03-26 2000-10-10 Nippon Steel Corp シリコン半導体基板及びその製造方法
JP3903655B2 (ja) * 1999-08-11 2007-04-11 株式会社Sumco シリコンウェーハのig処理法
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191009B1 (en) * 1998-03-09 2001-02-20 Shin-Etsu Handotai Co., Ltd. Method for producing silicon single crystal wafer and silicon single crystal wafer

Also Published As

Publication number Publication date
EP1284311A2 (en) 2003-02-19
CN1402317A (zh) 2003-03-12
JP2003055088A (ja) 2003-02-26
CN1237586C (zh) 2006-01-18
DE60209064D1 (de) 2006-04-20
EP1284311B1 (en) 2006-02-08
US6805742B2 (en) 2004-10-19
KR20030014602A (ko) 2003-02-19
US20030079674A1 (en) 2003-05-01
JP4566478B2 (ja) 2010-10-20
TW565896B (en) 2003-12-11
DE60209064T2 (de) 2006-07-13
EP1284311A3 (en) 2003-03-05

Similar Documents

Publication Publication Date Title
KR100487935B1 (ko) 실리콘 반도체 기판 및 그의 제조방법
KR100581047B1 (ko) 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
US6641888B2 (en) Silicon single crystal, silicon wafer, and epitaxial wafer.
JP4670224B2 (ja) シリコンウェーハの製造方法
KR100369760B1 (ko) 실리콘 웨이퍼의 제조 방법
KR100971163B1 (ko) 어닐 웨이퍼 및 어닐 웨이퍼의 제조방법
KR20060093030A (ko) 실리콘 웨이퍼의 열처리 방법
KR20070075349A (ko) 에피택시얼 웨이퍼 및 에피택시얼 웨이퍼의 제조 방법
JP3975605B2 (ja) シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
US6878451B2 (en) Silicon single crystal, silicon wafer, and epitaxial wafer
KR20010101189A (ko) 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법
KR20140001815A (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
KR20180094102A (ko) 균질한 방사형 산소 변화를 갖는 실리콘 웨이퍼
KR100932742B1 (ko) 실리콘 단결정 웨이퍼와 에피텍셜 웨이퍼 및 실리콘 단결정의 제조방법
KR100566824B1 (ko) 실리콘 반도체기판 및 그의 제조방법
KR101001981B1 (ko) 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
US20040040491A1 (en) Silicon single crystal wafer for particle monitor
WO2009122648A1 (ja) シリコン単結晶ウエーハおよびシリコン単結晶の製造方法またはシリコン単結晶ウエーハの製造方法ならびに半導体デバイス
KR20100061360A (ko) 실리콘 단결정 및 그 육성방법, 실리콘 웨이퍼 및 그 제조방법
KR100526427B1 (ko) 실리콘 반도체기판 및 그 제조방법
JPH11204534A (ja) シリコンエピタキシャルウェーハの製造方法
JP4089137B2 (ja) シリコン単結晶の製造方法およびエピタキシャルウェーハの製造方法
CN111733455A (zh) 共含锗和氮杂质的单晶硅片、其制备方法以及包含所述硅片的集成电路
KR100780843B1 (ko) 고품위 열처리 웨이퍼 및 그 제조 방법
JP3452042B2 (ja) シリコンウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140417

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160414

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190418

Year of fee payment: 15