KR100486305B1 - 간단하고 정확한 타이밍 검증이 가능한 정적 타이밍 해석장비의 저전압 스윙 버스 해석 방법 - Google Patents

간단하고 정확한 타이밍 검증이 가능한 정적 타이밍 해석장비의 저전압 스윙 버스 해석 방법 Download PDF

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Abstract

간단하고 정확한 타이밍 검증이 가능한 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법이 개시된다. 상기 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법은, 셀들 각각에 대한 타이밍 모델들을 설정해 놓은 셀 라이브러리를 저장하는 소정의 데이터베이스, 및 상기 셀 라이브러리를 기반으로 설계된 디자인 파일을 해석할 수 있는 타이밍 검증 프로그램을 구비한 정적 타이밍 해석 장비에 의하여 저전압 스윙 버스를 해석하는 방법에 있어서, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 중 감지 증폭 플립플롭의 소정 타이밍 모델을, 소정의 서브루틴의 실행으로부터 추출하여 상기 감지 증폭 플립플롭에 연결되는 노드들의 타이밍을 계산한다. 따라서, 소정의 셋업 타임을 갖도록 모델링된 감지 증폭 플립플롭에 의하여, 저전압 스윙 버스를 포함하는 반도체 회로 또는 로직을 간단하고 정확하게 타이밍 검증 할 수 있는 효과가 있다.

Description

간단하고 정확한 타이밍 검증이 가능한 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법{Low voltage swing bus analysis method by static timing analysis tool providing for timing analysis verifying with simplicity and accuracy}
본 발명은 정적 타이밍 해석(Static Timing Analysis)(이하 "STA"라 약칭함) 장비의 타이밍 해석 방법에 관한 것으로, 특히 저전압 스윙(swing) 버스를 포함하는 반도체 회로 또는 로직의 타이밍 해석 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치나 주문형 반도체 장치(ASIC) 등은 반도체 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시된다. 이때, 정적 타이밍 해석(STA)이란 반도체 설계에 있어서, 설계된 반도체 회로 또는 로직에 입출력되는 신호들 사이의 타이밍을 해석하여, 설계된 반도체 회로나 로직이 타이밍에 문제없이 정상적으로 동작될 수 있는가를 테스트하는 것이다. 이와 같은 정적 타이밍 해석(STA)은, 설계된 반도체 회로나 로직이 입력되면, 소정 데이터 베이스에 저장되어 있는 각종의 셀들(cells), 즉, 트랜지스터, 게이트 레벨의 셀, 단위 로직(AND, OR 등) 레벨의 셀, 또는 특수 기능(입출력간 딜레이 계산이 어려운 감지 증폭 플립플롭 등)의 셀 등에 대한 딜레이 모델로부터, 그 반도체 회로나 로직에 존재하는 셀들 각각에 대응되는 딜레이 모델들을 추출하여 입출력 신호들 사이의 타이밍을 해석하고, 그 회로나 로직에 존재하는 노드들 사이의 딜레이 값들을 리포트 해주는 정적 타이밍 해석(STA) 장비(tool)에 의한다. 이와 같은 정적 타이밍 해석(STA)에 대하여 미국 특허, "US4,924,430"에 잘 나타나 있다.
특히, 고성능(high-performance) 설계에서의 반도체 회로나 로직간의 인터페이스는, 스피드와 전력 소모에서의 이점 때문에 저전압 스윙(swing) 버스를 사용한다. 저전압 스윙(swing) 버스는, 반도체 회로나 로직에서 사용되는 전원 전압으로 풀 스윙(full swing)하지 않고, 그 보다 작은 전압으로 전송측에서 신호를 보내더라도, 수신측에서 그 미세한 전송 신호를 감지하여 풀 스윙(full swing) 할 수 있도록 설계되는, 신호 인터페이스 라인이다.
도 1은 일반적인 저전압 스윙 버스 구조를 나타내는 블록도이고, 도 2는 도 1의 저전압 스윙 버스 구조에서의 타이밍 관계를 설명하기 위한 파형도이다.
도 1을 참조하면, 저전압 스윙(swing) 버스에서는, 서로 인버팅 관계인 로직 신호들(LSH, LSL)을 전송하는 두 개의 신호선들이 한 쌍으로 되어 있다. 도 2를 참조하면, 저전압 스윙(swing) 버스를 통하여 신호를 전달하는 과정은, 먼저, 저전압 스윙(swing) 버스로 되는 두 개의 신호선들(LSH 및 LSL 신호선들)이 전원 전압으로 프리차징(precharging) 된다. 다음에, 두 개의 신호선들 중 하나만이 프리차징(precharging) 전압과 반대로 액티브된다. 즉, 도 1 및 도 2에서 INH는 하이 상태 및 INL은 로우 상태로 될 때, LSH만이 로우 상태로 되고, LSL은 하이 상태를 유지한다. 이때, LSH 신호선은 전원 전압으로 풀 스윙(full swing)하지 않고, 액티브되지 않는 버스와 어느 일정 정도 이상의 전압 차이(Vs)가 나기 시작하면, 수신측의 감지 증폭 플립플롭(sense amp. F/F)이 이를 감지하고, 증폭하여 액티브 신호(QH)와 그 인버팅 신호(QL)를 출력한다.
위와 같은 저전압 스윙(swing) 버스에서, 전송 신호와 감지 증폭 플립플롭(sense amp. F/F)의 출력 신호 사이의 딜레이는 실제로 감지 증폭 플립플롭(sense amp. F/F)이 감지할 수 있는 작은 전압까지의 변동 시간(도 2의 Treal)에 해당한다. 그러나, 일반적인 저전압 스윙(swing) 버스의 타이밍 해석에서, 정적 타이밍 해석(STA) 장비를 사용하는 경우, 저전압 스윙(swing) 버스에 입력되는 전송할 신호와 감지 증폭 플립플롭(sense amp. F/F)의 출력 신호 사이의 딜레이는, 일반적인 딜레이 모델에 따라, 전원 전압으로의 풀 스윙(full swing)을 기준으로, 신호들 각각의 50% 변동 시점 사이의 딜레이(도 2의 Tfalse)로 계산되므로, 잘못된 딜레이 값이 리포트되는 문제점이 있다.
이와 같은 문제점을 해결하기 위하여, 저전압 스윙 버스와 감지 증폭 플립플롭에 포함된 노드들 각각에 대하여, 외부에서 따로 수행된 스파이스(Spice) 시뮬레이션 결과로 나타나는 딜레이 값이 정적 타이밍 해석(STA) 장비(tool)의 소정 데이터 베이스에 저장되도록 한다. 이에 따라, 정적 타이밍 해석(STA) 장비는 추가된 소정 명령어 파일에 의하여 위와 같은 스파이스 시뮬레이션 결과를 참조할 수 있다. 그러나, 반도체 회로 또는 로직에 존재하는 저전압 스윙 버스와 감지 증폭 플립플롭의 모델링, 그에 따른 스파이스 시뮬레이션의 수행, 및 정적 타이밍 해석(STA) 장비에의 적용 등으로 이루어지는 일련의 타이밍 해석 작업은 매우 복잡하고 번거로우며, 상당한 시간적 손실을 유발하는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 정적 타이밍 해석(STA) 장비에 의하여 저전압 스윙(swing) 버스를 포함하는 반도체 회로 또는 로직을 해석하는 경우, 소정의 셋업 타임(set-up time)을 갖도록 모델링된 감지 증폭 플립플롭(sense amp. F/F)에 의하여 간단하고 정확하게 타이밍 검증이 가능한 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법은, 셀들 각각에 대한 타이밍 모델들을 설정해 놓은 셀 라이브러리를 저장하는 소정의 데이터베이스, 및 상기 셀 라이브러리를 기반으로 설계된 디자인 파일을 해석할 수 있는 타이밍 검증 프로그램을 구비한 정적 타이밍 해석(STA) 장비에 의하여 저전압 스윙 버스를 해석하는 방법에 있어서, 다음과 같은 단계를 구비한다.
본 발명에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법에서는, 먼저, 상기 정적 타이밍 해석(STA) 장비가 입력되는 상기 디자인 파일을 수신하여 상기 타이밍 검증 프로그램의 실행을 시작한다. 이에 따라, 상기 정적 타이밍 해석(STA) 장비는 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 각각에 대한 타이밍 모델을 상기 소정의 데이터베이스로부터 추출하여 노드별 타이밍을 계산한다. 특히, 상기 정적 타이밍 해석(STA) 장비는, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 중 감지 증폭 플립플롭(sense amp. F/F)의 소정 타이밍 모델을, 서브루틴의 실행으로부터 추출하여 상기 감지 증폭 플립플롭(sense amp. F/F)에 연결되는 노드들의 타이밍을 계산한다. 상기 디자인 파일에 존재하는 셀들 각각의 노드별 타이밍 계산이 완료되면, 상기 정적 타이밍 해석(STA) 장비는 그 타이밍 결과 리포트를 출력한다.
여기서, 상기 서브루틴은 다음과 같은 단계를 구비한다.
즉, 상기 서브루틴에서는, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 노드 부하(output load)에 대하여, 상기 데이터베이스에 저장된 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이가 전원 전압인 풀 스윙에 해당할 때에, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 발생을 제어하는 클럭 신호(SACLK)와 출력 신호(QH 또는 QL)간의 딜레이를 계산하는 단계; 상기 서브루틴의 변수로 입력된 Vs 결정 정보인 m% 값으로부터 상기 풀 스윙 시의 딜레이에 상기 m%가 합산된 제1 딜데이 값을 계산하는 단계; 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제1 딜레이 값에 대응되어 있는 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이를 상기 Vs로 결정하는 단계; 상기 출력 노드 부하(output load) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 트랜지션 타임(slope)에 대하여, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우에 대응하는 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이를 계산하는 단계; 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우의 상기 딜레이에 상기 m%가 합산된 제2 딜레이 값을 계산하는 단계; 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제2 딜레이 값에 대응되어 있는, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)간의 딜레이 차이를 결정하는 단계; 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)와 소정 프리차지 전압을 유지하는 다른 신호를 입력받는 상기 감지 증폭 플립플롭(sense amp. F/F)에 대하여, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 후, 상기 클럭 신호(SACLK)가 상기 딜레이 차이를 나타내는 것을 상기 타이밍 모델로 결정하는 단계를 구비한다.
여기서, 상기 m은, 상기 서브루틴마다 다르게 지정될 수 있는 변수인 것을 특징으로 한다.
상기 감지 증폭 타이밍 모델은, 상기 출력 노드 부하(output load)에 대하여, 상기 클럭 신호(SACLK)의 트랜지션 타임(slope) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이별로 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이가 대응되는 테이블 값, 및 상기 출력 노드 부하(output load) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 트랜지션 타임(slope)에 대하여, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)간의 딜레이 차이별로 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이가 대응되는 테이블 값을 가진다.
상기 딜레이 차이는, 상기 클럭 신호(SACLK)의 50% 트랜지션 시점과 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 50% 트랜지션 시점간의 차이인 것을 특징으로 한다.
상기 감지 증폭 플립플롭(sense amp. F/F)은, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 시점과 상기 클럭 신호(SACLK)의 50% 트랜지션 시점 사이의 시간을 셋업 타임(set-up time)으로 하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 동작 설명을 위한 흐름도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법은, 셀들 각각에 대한 타이밍 모델들을 설정해 놓은 셀 라이브러리를 저장하는 소정의 데이터베이스, 및 상기 셀 라이브러리를 기반으로 설계된 디자인 파일을 해석할 수 있는 타이밍 검증 프로그램을 구비한 정적 타이밍 해석(STA) 장비에 의하여 저전압 스윙 버스를 해석하는 방법에 있어서, 다음과 같은 단계를 구비한다.
본 발명의 일실시예에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법에서는, 먼저, 유저(user)가 상기 디자인 파일을 입력하고, 상기 타이밍 검증 프로그램의 실행 명령을 하면, 상기 정적 타이밍 해석(STA) 장비가 입력되는 상기 디자인 파일을 수신하여 상기 타이밍 검증 프로그램의 실행을 시작한다(S310).
즉, 상기 정적 타이밍 해석(STA) 장비는 상기 타이밍 검증 프로그램을 실행하여, 유저가 상기 소정의 데이터베이스에 저장된 셀 라이브러리를 기반으로 타이밍 설계한 상기 디자인 파일을 해석한다. 유저는 반도체 회로나 로직의 설계 시에 타이밍 관계가 크리티컬한(critical) 부분을 중심으로 한 타이밍 설계를 하여, 셀 라이브러리를 기반으로 상기 디자인 파일을 만든다. 셀 라이브러리에는 각종의 셀들, 즉, 게이트 레벨의 셀들(PMOSFET, NMOSFET, BJT 등), 단위 로직 레벨의 셀들(INVERTER, AND, OR 등), 또는 특수 기능의 셀들(입출력간 딜레이 계산이 어려운 감지 증폭 플립플롭 등) 등이 있으며, 이외에도 딜레이 라인이나 전송 선로 등 반도체 회로나 로직의 설계에 필요한 모든 셀들을 포함한다.
한편, 상기 정적 타이밍 해석(STA) 장비는 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 각각에 대한 타이밍 모델을 상기 소정의 데이터베이스로부터 추출하여 노드별 타이밍을 계산한다(S320). 여기서, 노드는 상기 셀들이 연결되는 접속점들을 말한다.
특히, 상기 정적 타이밍 해석(STA) 장비는, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 중 감지 증폭 플립플롭(sense amp. F/F)의 소정 타이밍 모델을, 서브루틴의 실행으로부터 추출하여 상기 감지 증폭 플립플롭(sense amp. F/F)에 연결되는 노드들의 타이밍을 계산한다(S330). 상기 디자인 파일에 존재하는 셀들 각각의 노드별 타이밍 계산이 완료되면, 상기 정적 타이밍 해석(STA) 장비는 그 타이밍 결과 리포트를 출력한다(S340). 유저는 출력되는 상기 타이밍 결과 리포트를 확인한 후, 반도체 회로 등의 설계를 재검토하여, 수정이 필요한 부분에 대하여 상기 디자인 파일을 수정한 후 상기 타이밍 검증 프로그램을 재실행시킬 수 있다(S350).
도 4는 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델에 대한 서브루틴 설명을 위한 흐름도이다.
도 4를 참조하면, 상기 서브루틴에서는, 먼저, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 노드 부하(output load)에 대하여, 상기 데이터베이스에 저장된 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이가 전원 전압인 풀 스윙에 해당할 때에, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 발생을 제어하는 클럭 신호(SACLK)와 출력 신호(QH 또는 QL)간의 딜레이를 계산한다(S331).
참고로, 상기 감지 증폭 플립플롭(sense amp. F/F)은, 도 1에 도시된 바와 같이, 두 입력 신호들(INH 및 INL) 중 어느 하나만 액티브되는 로우 전압 스윙을 감지하여 상기 클럭 신호(SACLK)가 액티브될 때 상기 출력 신호(QH 또는 QL)를 발생시킨다. 상기 감지 증폭 플립플롭(sense amp. F/F)은 로우 전압 스윙에 대한 정적 타이밍 해석(STA)을 위하여 반드시 필요하다. 그런데, 복잡한 반도체 회로나 로직에 산재하는 로우 전압 스윙 노드와 이를 감지하여 증폭하는 상기 감지 증폭 플립플롭(sense amp. F/F)들마다 일일이 스파이스 시뮬레이션 결과를 참조하게 하는 기존의 방법은, 번거롭고 시간이 많이 걸리므로, 본 발명에서는, 상기 타이밍 검증 프로그램의 실행시 자동으로 상기 감지 증폭 플립플롭(sense amp. F/F)에 대한 서브루틴을 실행시켜 상기 감지 증폭 플립플롭(sense amp. F/F)의 타이밍 모델, 즉, 상기 소정 타이밍 모델을 적용시킬 수 있도록 하였다.
상기 클럭 신호(SACLK)와 출력 신호(QH 또는 QL)간의 딜레이가 계산되면, 다음에, 상기 서브루틴에서는, 상기 서브루틴의 변수로 입력된 Vs 결정 정보인 m% 값으로부터 상기 풀 스윙 시의 딜레이에 상기 m%가 합산된 제1 딜데이 값을 계산한다(S331). 상기 m은 상기 서브루틴마다 다르게 지정될 수 있는 변수이고, 0보다 큰 임의의 실수값으로 지정될 수 있다. 이에 따라, 상기 서브루틴에서, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제1 딜레이 값에 대응되어 있는 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이를 상기 Vs로 결정한다(S333).
도 5는 감지 증폭 플립플롭(sense amp. F/F)의 입력 전압 차이와 출력 신호(QH) 딜레이 사이의 관계를 나타내는 타이밍 모델 파일이고, 도 6은 도 5의 타이밍 모델 파일에 따른 감지 증폭 플립플롭(sense amp. F/F)의 클럭 신호(SACLK)와 출력 신호(QH) 사이의 관계를 나타내는 도면이다.
도 5 및 도 6을 참조하면, 상기 감지 증폭 타이밍 모델은, 상기 출력 노드 부하(output load)에 대하여, 상기 클럭 신호(SACLK)의 트랜지션 타임(slope) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이별로 상기 클럭 신호(SACLK)와 상기 출력 신호(QH)간의 딜레이가 대응되는 테이블 값을 포함한다.
도 5 및 도 6에 도시된 바와 같이, 상기 m은 10으로 예를 들어 나타내었다. 또한, 상기 클럭 신호(SACLK)와 상기 출력 신호(QH)간의 딜레이는, 상기 클럭 신호(SACLK)가 상기 감지 증폭 플립플롭(sense amp. F/F)에 입력된 후, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브로 되는 신호가 INH 일 때, 상기 출력 신호(QH)가 출력되기까지의 시간이다. 여기서, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브로 되는 신호가 INL이라면, 상기 출력 신호 QL가 출력되기까지의 시간이 위의 딜레이로 된다.
상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)은, 위에서 기술한 바와 같이, 전단 로직의 제어를 받아, 액티브 상태로 변하기 이전에는 프리차지되어 전원 전압을 유지하므로, 상기 감지 증폭 플립플롭(sense amp. F/F)의 입력 신호(INH 및 INL)가 액티브로 되는 것은 상기 프리차지 전압으로부터 액티브 하이 또는 액티브 로우 상태로 변하는 것을 말한다.
한편, 상기 Vs가 결정되면, 상기 서브루틴에서는, 상기 출력 노드 부하(output load) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 트랜지션 타임(slope)에 대하여, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우에 대응하는 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이를 계산한다(S335). 또한, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우의 상기 딜레이에 상기 m%가 합산된 제2 딜레이 값을 계산한다(S335). 이에 따라, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제2 딜레이 값에 대응되어 있는, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들 중 액티브되는 신호(INH)간의 딜레이 차이를 결정한다(S337).
도 7은 감지 증폭 플립플롭(sense amp. F/F)의 입력 신호(INH 및 INL)와 클럭 신호(SACLK)간 딜레이 및 출력 신호(QH 또는 QL) 딜레이 사이의 관계를 나타내는 타이밍 모델 파일이고, 도 8은 도 7의 타이밍 모델 파일에 따른 감지 증폭 플립플롭(sense amp. F/F)의 셋업 타임(set-up time)을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 상기 감지 증폭 타이밍 모델은, 상기 출력 노드 부하(output load) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 트랜지션 타임(slope)에 대하여, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)간의 딜레이 차이별(SACLK-INH)로 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이가 대응되는 테이블 값을 가진다. 도 7에서, 상기 출력 노드 부하(output load)는 나타내지 않았으나, 도 5의 상기 출력 노드 부하(output load)와 대응되어 있는 것으로 본다. 상기 딜레이 차이는, 도 8에 도시된 바와 같이, 상기 클럭 신호(SACLK)의 50% 트랜지션 시점과 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 50% 트랜지션 시점간의 차이인 것을 특징으로 한다.
도 7에 도시된 바와 같이, 상기 m은 10으로 예를 들어 나타내었다. 위에서, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우의 딜레이는, 도 7에서, "SACLK-INH = INFINITE"인 경우로서, 상기 두 입력 신호들(INH 및 INL)이 충분히 일찍 액티브되어, 상기 클럭 신호(SACLK)가 액티브될 때, 이미 상기 두 입력 신호들(INH 및 INL)은 풀 스윙을 끝낸 상태를 말한다.
위와 같이, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)간의 딜레이 차이 값이 계산되면, 도 8에 도시된 바와 같이, 상기 서브루틴에서는, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)와 소정 프리차지 전압을 유지하는 다른 신호를 입력받는 상기 감지 증폭 플립플롭(sense amp. F/F)에 대하여, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 후, 상기 클럭 신호(SACLK)가 상기 딜레이 차이(SACLK-INH)를 나타내는 것을 상기 타이밍 모델로 결정한다. 즉, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 시점과 상기 클럭 신호(SACLK)의 50% 트랜지션 시점 사이의 시간이 셋업 타임(set-up time)으로 된다. 결국, 상기 감지 증폭 플립플롭(sense amp. F/F)은, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 시점으로부터 상기 딜레이 차이(SACLK-INH) 이내에, 50% 트랜지션이 이루어지는 상기 클럭 신호(SACLK)를 입력받는 것으로 모델링된다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법은, 셀들 각각에 대한 타이밍 모델들을 설정해 놓은 셀 라이브러리를 저장하는 소정의 데이터베이스, 및 상기 셀 라이브러리를 기반으로 설계된 디자인 파일을 해석할 수 있는 타이밍 검증 프로그램을 구비한 정적 타이밍 해석(STA) 장비에 의하여 저전압 스윙 버스를 해석하는 방법에 있어서, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 중 감지 증폭 플립플롭(sense amp. F/F)의 소정 타이밍 모델을, 다음과 같은 서브루틴의 실행으로부터 추출하여 상기 감지 증폭 플립플롭(sense amp. F/F)에 연결되는 노드들의 타이밍을 계산한다.
즉, 상기 서브루틴에서는, 먼저, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 노드 부하(output load)에 대하여, 상기 데이터베이스에 저장된 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이가 전원 전압인 풀 스윙에 해당할 때에, 상기 감지 증폭 플립플롭(sense amp. F/F)의 출력 발생을 제어하는 클럭 신호(SACLK)와 출력 신호(QH 또는 QL)간의 딜레이를 계산하고, 상기 서브루틴의 변수로 입력된 Vs 결정 정보인 m% 값으로부터 상기 풀 스윙 시의 딜레이에 상기 m%가 합산된 제1 딜데이 값을 계산한다. 이에 따라, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제1 딜레이 값에 대응되어 있는 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)의 전압 차이를 상기 Vs로 결정한다.
또한, 상기 출력 노드 부하(output load) 및 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)의 트랜지션 타임(slope)에 대하여, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우에 대응하는 상기 클럭 신호(SACLK)와 상기 출력 신호(QH 또는 QL)간의 딜레이를 계산하고, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL)이 상기 클럭 신호(SACLK)보다 먼저 입력된 경우의 상기 딜레이에 상기 m%가 합산된 제2 딜레이 값을 계산한다. 이에 따라, 상기 감지 증폭 플립플롭(sense amp. F/F) 타이밍 모델로부터, 상기 제2 딜레이 값에 대응되어 있는, 상기 클럭 신호(SACLK)와 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)간의 딜레이 차이를 결정한다.
다음에, 상기 감지 증폭 플립플롭(sense amp. F/F)의 두 입력 신호들(INH 및 INL) 중 액티브되는 신호(INH)와 소정 프리차지 전압을 유지하는 다른 신호를 입력받는 상기 감지 증폭 플립플롭(sense amp. F/F)에 대하여, 상기 액티브되는 입력 신호(INH)가 상기 Vs로 된 후, 상기 클럭 신호(SACLK)가 상기 딜레이 차이를 나타내는 것을 상기 타이밍 모델로 결정한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 방법은, 정적 타이밍 해석(STA) 장비에 의하여 저전압 스윙 버스를 포함하는 반도체 회로 또는 로직을 해석하는 경우, 소정의 셋업 타임(set-up time)을 갖도록 모델링된 감지 증폭 플립플롭(sense amp. F/F)에 의하여 간단하고 정확하게 타이밍 검증을 할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 저전압 스윙 버스 구조를 나타내는 블록도이다.
도 2는 도 1의 저전압 스윙 버스 구조에서의 타이밍 관계를 설명하기 위한 파형도이다.
도 3은 본 발명의 일실시예에 따른 정적 타이밍 해석(STA) 장비의 저전압 스윙 버스 해석 동작 설명을 위한 흐름도이다.
도 4는 감지 증폭 플립플롭(Sense Amp. F/F) 타이밍 모델에 대한 서브루틴 설명을 위한 흐름도이다.
도 5는 감지 증폭 플립플롭(Sense Amp. F/F)의 입력 전압(INH 및 INL) 차이와 출력 신호(QH) 딜레이 사이의 관계를 나타내는 타이밍 모델 파일이다.
도 6은 도 5의 타이밍 모델 파일에 따른 감지 증폭 플립플롭(Sense Amp. F/F)의 클럭 신호(SACLK)와 출력 신호(QH) 사이의 관계를 나타내는 도면이다.
도 7은 감지 증폭 플립플롭(Sense Amp. F/F)의 입력 신호(INH)와 클럭 신호(SACLK)간 딜레이 및 출력 신호(QH) 딜레이 사이의 관계를 나타내는 타이밍 모델 파일이다.
도 8은 도 7의 타이밍 모델 파일에 따른 감지 증폭 플립플롭(Sense Amp. F/F)의 셋업 타임(set-up time)을 설명하기 위한 도면이다.

Claims (6)

  1. 셀들 각각에 대한 타이밍 모델들을 설정해 놓은 셀 라이브러리를 저장하는 소정의 데이터베이스, 및 상기 셀 라이브러리를 기반으로 설계된 디자인 파일을 해석할 수 있는 타이밍 검증 프로그램을 구비한 정적 타이밍 해석 장비에 의하여 저전압 스윙 버스를 해석하는 방법에 있어서,
    상기 정적 타이밍 해석 장비에 의하여, 입력되는 상기 디자인 파일을 수신하여 상기 타이밍 검증 프로그램의 실행을 시작하는 단계;
    상기 정적 타이밍 해석 장비에 의하여, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 각각에 대한 타이밍 모델을 상기 소정의 데이터베이스로부터 추출하여 노드별 타이밍을 계산하는 단계;
    상기 정적 타이밍 해석 장비에 의하여, 상기 타이밍 검증 프로그램의 실행 중에 상기 디자인 파일에서 나타나는 셀들 중 감지 증폭 플립플롭의 소정 타이밍 모델을, 서브루틴의 실행으로부터 추출하여 상기 감지 증폭 플립플롭에 연결되는 노드들의 타이밍을 계산하는 단계; 및
    상기 정적 타이밍 해석 장비에 의하여, 상기 디자인 파일에 존재하는 셀들 각각의 노드별 타이밍 계산이 완료되면, 그 타이밍 결과 리포트를 출력하는 단계를 구비하는 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
  2. 제 1항에 있어서, 상기 서브루틴은,
    상기 감지 증폭 플립플롭의 출력 노드 부하에 대하여, 상기 데이터베이스에 저장된 상기 감지 증폭 플립플롭 타이밍 모델로부터, 상기 감지 증폭 플립플롭의 두 입력 신호들의 전압 차이가 전원 전압인 풀 스윙에 해당할 때에, 상기 감지 증폭 플립플롭의 출력 발생을 제어하는 클럭 신호와 출력 신호간의 딜레이를 계산하는 단계;
    상기 서브루틴의 변수로 입력된 Vs 결정 정보인 m(이하, m은 0보다 큰 실수)% 값으로부터 상기 풀 스윙 시의 딜레이에 상기 m%가 합산된 제1 딜데이 값을 계산하는 단계;
    상기 감지 증폭 플립플롭 타이밍 모델로부터, 상기 제1 딜레이 값에 대응되어 있는 상기 감지 증폭 플립플롭의 두 입력 신호들의 전압 차이를 상기 Vs로 결정하는 단계;
    상기 출력 노드 부하 및 상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호의 트랜지션 타임에 대하여, 상기 감지 증폭 플립플롭 타이밍 모델로부터, 상기 감지 증폭 플립플롭의 두 입력 신호들이 상기 클럭 신호보다 먼저 입력된 경우에 대응하는 상기 클럭 신호와 상기 출력 신호간의 딜레이를 계산하는 단계;
    상기 감지 증폭 플립플롭의 두 입력 신호들이 상기 클럭 신호보다 먼저 입력된 경우의 상기 딜레이에 상기 m%가 합산된 제2 딜레이 값을 계산하는 단계;
    상기 감지 증폭 플립플롭 타이밍 모델로부터, 상기 제2 딜레이 값에 대응되어 있는, 상기 클럭 신호와 상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호간의 딜레이 차이를 결정하는 단계; 및
    상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호와 소정 프리차지 전압을 유지하는 다른 신호를 입력받는 상기 감지 증폭 플립플롭에 대하여, 상기 액티브되는 입력 신호가 상기 Vs로 된 후, 상기 클럭 신호가 상기 딜레이 차이를 나타내는 것을 상기 타이밍 모델로 결정하는 단계를 구비하는 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
  3. 제 2항에 있어서, 상기 m은,
    상기 서브루틴마다 다르게 지정될 수 있는 변수인 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
  4. 제 2항에 있어서, 상기 감지 증폭 타이밍 모델은,
    상기 출력 노드 부하에 대하여, 상기 클럭 신호의 트랜지션 타임 및 상기 감지 증폭 플립플롭의 두 입력 신호들의 전압 차이별로 상기 클럭 신호와 상기 출력 신호간의 딜레이가 대응되는 테이블 값, 및 상기 출력 노드 부하 및 상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호의 트랜지션 타임에 대하여, 상기 클럭 신호와 상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호간의 딜레이 차이별로 상기 클럭 신호와 상기 출력 신호간의 딜레이가 대응되는 테이블 값을 가지는 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
  5. 제 2항 또는 제 4항에 있어서, 상기 딜레이 차이는,
    상기 클럭 신호의 50% 트랜지션 시점과 상기 감지 증폭 플립플롭의 두 입력 신호들 중 액티브되는 신호의 50% 트랜지션 시점간의 차이인 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
  6. 제 2항에 있어서, 상기 감지 증폭 플립플롭은,
    상기 액티브되는 입력 신호가 상기 Vs로 된 시점과 상기 클럭 신호의 50% 트랜지션 시점 사이의 시간을 셋업 타임으로 하는 것을 특징으로 하는 정적 타이밍 해석 장비의 저전압 스윙 버스 해석 방법.
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