JP4405280B2

JP4405280B2 - 静的タイミング解析装置による低電圧スイングバスの解析方法

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Publication number: JP4405280B2
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Description

本発明は静的タイミング解析（ＳｔａｔｉｃＴｉｍｉｎｇＡｎａｌｙｓｉｓ、以下、“ＳＴＡ”と略称する）装置によるタイミング解析方法に関し、特に低電圧スイングバスを含む半導体回路またはロジックのタイミング解析方法に関する。

ＤＲＡＭのような半導体メモリ装置や特定用途向け半導体装置（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＡＳＩＣ）等は半導体回路の設計と工程、チップテストまたはパッケージ後のテストなどの一連の段階を経て製品として発売される。この時、ＳＴＡとは半導体設計において、設計された半導体回路またはロジックに入出力される信号間のタイミングを解析して、設計された半導体回路やロジックがタイミングに問題なく正常に動作できるかをテストすることである。このようなＳＴＡは、設計された半導体回路やロジックに入力されれば、所定データベースに保存されている各種のセル、すなわち、トランジスタ、ゲートレベルのセル、単位ロジック（ＡＮＤ、ＯＲ等）レベルのセル、または特殊機能（入出力間遅延計算が難しい感知増幅フリップフロップなど）のセルに対する遅延モデルから、その半導体回路やロジックに存在するセルそれぞれに対応する遅延モデルを抽出して入出力信号間のタイミングを解析するもので、その回路やロジックに存在するノード間の遅延値をリポートするＳＴＡ装置による。このようなＳＴＡは特許文献１に詳細に説明されている。

特に、高性能設計での半導体回路やロジック間のインタフェースは、スピード及び電力消耗での利点のために低電圧スイングバスを使用する。低電圧スイングバスは、半導体回路やロジックで使われる電源電圧でフルスイングせず、そのより小さな電圧で伝送側から信号を送っても、受信側でその微細な伝送信号を感知してフルスイングできるように設計された、信号インタフェースラインである。

図１は一般的な低電圧スイングバス構造を示すブロック図であり、図２は図１の低電圧スイングバス構造でのタイミング関係を説明するための波形図である。

図１を参照すれば、低電圧スイングバスでは、互いにインバート関係のロジック信号ＬＳＨ、ＬＳＬを伝送する２つの信号線が１対になっている。図２を参照すれば、低電圧スイングバスを通じて信号を伝達する過程は、まず、低電圧スイングバスよりなる２つの信号線（ＬＳＨ及びＬＳＬ信号線）が電源電圧でプリチャージされる。次に、２つの信号線のうち一つだけがプリチャージ電圧と逆に活性化される。すなわち、図１及び図２でＩＮＨはハイ状態、ＩＮＬはロー状態になる時、ＬＳＨだけロー状態になり、ＬＳＬはハイ状態を維持する。この時、ＬＳＨ信号線は電源電圧でフルスイングせず、活性化されていないバスと一定程度以上の電圧差Ｖｓが出始めれば、受信側の感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆがこれを感知し、増幅して活性化信号ＱＨ及びそのインバート信号ＱＬを出力する。

上記のような低電圧スイングバスで、伝送信号と感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力信号間の遅延は実際に感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆが感知できる最小電圧までの変動時間（図２のＴ_ｒｅａｌ）に該当する。しかし、一般的な低電圧スイングバスのタイミング解析で、ＳＴＡ装置を使用する場合、低電圧スイングバスに入力される伝送する信号と感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力信号間の遅延は、一般的な遅延モデルによって、電源電圧へのフルスイングを基準として信号それぞれの５０％変動時点間の遅延（図２のＴ_{ｆａｌｓｅ}）として計算されるため、間違った遅延値がリポートされる問題点がある。

このような問題点を解決するために、低電圧スイングバス及び感知増幅フリップフロップに含まれたノードそれぞれに対し、外部で別途に行われたＳＰＩＣＥシミュレーション結果として現れる遅延値をＳＴＡ装置の所定データベースに保存する。これにより、ＳＴＡ装置は追加された所定命令語ファイルによって前記のようなＳＰＩＣＥシミュレーション結果を参照できる。しかし、半導体回路またはロジックに存在する低電圧スイングバスと感知増幅フリップフロップのモデリング、それによるＳＰＩＣＥシミュレーションの遂行、及びＳＴＡ装置への適用でなる一連のタイミング解析作業は非常に複雑かつ面倒であり、相当な時間的損失を誘発する問題点がある。
米国特許ＵＳ４，９２４，４３０号公報

したがって、本発明が解決しようとする技術的課題は、ＳＴＡ装置によって低電圧スイングバスを含む半導体回路またはロジックを解析する場合、所定のセットアップタイムを有するようにモデリングされた感知増幅フリップフロップによって簡単かつ正確にタイミング検証が可能なＳＴＡ装置による低電圧スイングバスの解析方法を提供することにある。

前記の技術的課題を達成するための本発明によるＳＴＡ装置による低電圧スイングバスの解析方法は、入力されるデザインファイルを受信してタイミング検証プログラムの実行を開始する段階と、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルそれぞれに対するタイミングモデルを抽出してノード別タイミングを計算する段階と、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルのうち感知増幅フリップフロップの所定タイミングモデルを、サブルーチンの実行により抽出して前記感知増幅フリップフロップに連結されるノードのタイミングを計算する段階と、前記デザインファイルに存在するセルそれぞれのノード別タイミング計算が完了すれば、そのタイミング結果リポートを出力する段階と、を具備することを特徴とする。

前記サブルーチンは、前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号の電圧差が電源電圧のフルスイングに該当する時、一クロック信号と前記感知増幅フリップフロップの出力信号間の遅延を計算する段階と、前記計算された遅延にｍ％が合算された第１遅延値を計算する段階と、前記第１遅延値に対応する前記感知増幅フリップフロップの両入力信号の電圧差をセッティングする段階と、前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記クロック信号と前記出力信号間の遅延を計算する段階と、前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合の前記遅延に前記ｍ％が合算された第２遅延値を計算する段階と、前記感知増幅フリップフロップタイミングモデルにより、前記第２遅延値に対応する、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差を決定する段階と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号と所定プリチャージ電圧を維持する他の信号が入力される前記感知増幅フリップフロップに対し、前記クロック信号が前記遅延差を表すタイミングモデルを決定する段階と、を具備することを特徴とする。

本発明によるＳＴＡ装置による低電圧スイングバスの解析方法は、ＳＴＡ装置によって低電圧スイングバスを含む半導体回路またはロジックを解析する場合、所定のセットアップタイムを有するようにモデリングされた感知増幅フリップフロップによって簡単かつ正確にタイミング検証を行える効果がある。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部分を示す。

図３は、本発明の一実施形態によるＳＴＡ装置による低電圧スイングバス解析動作を説明のためのフローチャートである。
図３を参照すれば、本発明の一実施形態によるＳＴＡ装置による低電圧スイングバスの解析方法は、セルそれぞれに対するタイミングモデルを設定しておいたセルライブラリを保存する所定のデータベース、及び前記セルライブラリに基づいて設計されたデザインファイルを解析できるタイミング検証プログラムを具備したＳＴＡ装置によって低電圧スイングバスを解析する方法であって、次のような段階を具備する。

本発明の一実施形態によるＳＴＡ装置による低電圧スイングバスの解析方法では、まず、ユーザが前記デザインファイルを入力して前記タイミング検証プログラムの実行命令をすれば、前記ＳＴＡ装置が入力された前記デザインファイルを受信して前記タイミング検証プログラムの実行を開始する（Ｓ３１０）。

すなわち、前記ＳＴＡ装置は前記タイミング検証プログラムを実行して、ユーザが前記所定のデータベースに保存されたセルライブラリに基づいてタイミング設計した前記デザインファイルを解析する。ユーザは半導体回路やロジックの設計時にタイミング関係の臨界部分を中心としてタイミング設計をし、セルライブラリに基づいて前記デザインファイルを作る。セルライブラリには各種のセル、すなわち、ゲートレベルのセル（ＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴ、ＢＪＴ等）、単位ロジックレベルのセル（ＩＮＶＥＲＴＥＲ、ＡＮＤ、ＯＲ等）、または特殊機能のセル（入出力間遅延計算が難しい感知増幅フリップフロップ等）などがあり、それ以外にも遅延ラインや伝送線路など半導体回路やロジックの設計に必要なあらゆるセルを含む。

一方、前記ＳＴＡ装置は、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルそれぞれに対するタイミングモデルを前記所定のデータベースから抽出してノード別タイミングを計算する（Ｓ３２０）。ここで、ノードとは、前記セルが連結される接続点をいう。

特に、前記ＳＴＡ装置は、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルのうち感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの所定タイミングモデルを、サブルーチンの実行により抽出して前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに連結されるノードのタイミングを計算する（Ｓ３３０）。前記デザインファイルに存在するセルそれぞれのノード別タイミング計算が完了すれば、前記ＳＴＡ装置はそのタイミング結果リポートを出力する（Ｓ３４０）。ユーザは出力される前記タイミング結果リポートを確認した後、半導体回路などの設計を再検討して、修正が必要な部分に対し前記デザインファイルを修正した後、前記タイミング検証プログラムを再実行できる（Ｓ３５０）。

図４は、感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルに対するサブルーチンを説明するためのフローチャートである。
図４を参照すれば、前記サブルーチンでは、まず、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力ノード負荷に対し、前記データベースに保存された前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬの電圧差が電源電圧であるフルスイングに該当する時、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力発生を制御するクロック信号ＳＡＣＬＫと出力信号ＱＨまたはＱＬ間の遅延を計算する（Ｓ３３１）。

参考として、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆは、図１に図示されたように、両入力信号ＩＮＨ及びＩＮＬのうちいずれか１つだけ活性化されるロー電圧スイングを感知して前記クロック信号ＳＡＣＬＫが活性化される時に前記出力信号ＱＨまたはＱＬを発生させる。前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆはロー電圧スイングに対するＳＴＡのために必ず必要である。ところで、複雑な半導体回路やロジックに散在するロー電圧スイングノード及びこれを感知して増幅する前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆ毎にいちいちＳＰＩＣＥシミュレーション結果を参照させる既存の方法は、面倒かつ長時間がかかるので、本発明では、前記タイミング検証プログラムの実行時、自動的に前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに対するサブルーチンを実行させて前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデル、すなわち、前記所定タイミングモデルを適用可能にした。

前記クロック信号ＳＡＣＬＫと出力信号ＱＨまたはＱＬ間の遅延が計算されれば、次に、前記サブルーチンでは、前記サブルーチンの変数として入力されたＶｓ決定情報であるｍ％値から、前記フルスイング時の遅延に前記ｍ％が合算された第１遅延値を計算する（Ｓ３３１）。前記ｍは、前記サブルーチン毎に別に指定される変数である。これにより、前記サブルーチンで、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記第１遅延値に対応する前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬの電圧差を前記Ｖｓとして決定する（Ｓ３３３）。

図５は感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの入力電圧差と出力信号ＱＨ遅延間の関係を示すタイミングモデルファイルであり、図６は図５のタイミングモデルファイルによる感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのクロック信号ＳＡＣＬＫと出力信号ＱＨ間の関係を示す図である。

図５及び図６を参照すれば、前記感知増幅タイミングモデルは、前記出力ノード負荷に対し、前記クロック信号ＳＡＣＬＫのトランジションタイムＳＬＯＰＥ及び前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬの電圧差別に前記クロック信号ＳＡＣＬＫと前記出力信号ＱＨ間の遅延が対応するテーブル値を含む。

図５及び図６に図示されたように、前記ｍは１０を例とした。また、前記クロック信号ＳＡＣＬＫと前記出力信号ＱＨ間の遅延は、前記クロック信号ＳＡＣＬＫが前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに入力された後、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号がＩＮＨである時、前記出力信号ＱＨが出力されるまでの時間である。ここで、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号がＩＮＬであれば、前記出力信号ＱＬが出力されるまでの時間が前記遅延となる。

前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬは、前記のように、前段ロジックの制御を受けて、活性化状態に変わる前にはプリチャージされて電源電圧を維持するので、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの入力信号ＩＮＨ及びＩＮＬが活性化されるということは、前記プリチャージ電圧から高活性化または低活性化状態に変わることをいう。

一方、前記Ｖｓが決定されれば、前記サブルーチンでは、前記出力ノード負荷及び前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨのトランジションタイムＳＬＯＰＥに対し、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬが前記クロック信号ＳＡＣＬＫより先に入力された場合に対応する前記クロック信号ＳＡＣＬＫと前記出力信号ＱＨまたはＱＬ間の遅延を計算する（Ｓ３３５）。また、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬが前記クロック信号ＳＡＣＬＫより先に入力された場合の前記遅延に前記ｍ％が合算された第２遅延値を計算する（Ｓ３３５）。これにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記第２遅延値に対応する、前記クロック信号ＳＡＣＬＫと前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号のうち活性化される信号ＩＮＨ間の遅延差を決定する（Ｓ３３７）。

図７は、感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの入力信号ＩＮＨ及びＩＮＬとクロック信号ＳＡＣＬＫ間遅延及び出力信号ＱＨまたはＱＬ間遅延の関係を示すタイミングモデルファイルであり、図８は、図７のタイミングモデルファイルによる感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのセットアップタイムを説明するための図である。

図７及び図８を参照すれば、前記感知増幅タイミングモデルは、前記出力ノード負荷及び前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨのトランジションタイムＳＬＯＰＥに対し、前記クロック信号ＳＡＣＬＫと前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨ間の遅延差ＳＡＣＬＫ−ＩＮＨ別に前記クロック信号ＳＡＣＬＫと前記出力信号ＱＨまたはＱＬ間の遅延が対応するテーブル値を有する。図７で、前記出力ノード負荷は示さなかったが、図５の前記出力ノード負荷と対応していると見なす。前記遅延差は、図８に図示されたように、前記クロック信号ＳＡＣＬＫが実質的に５０％トランジションする時点と前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨが５０％トランジションする時点間の差であることを特徴とする。

図７に図示されたように、前記ｍは１０を例とした。前記で、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬが前記クロック信号ＳＡＣＬＫより先に入力された場合の遅延は、図７で、“ＳＡＣＬＫ−ＩＮＨ＝ＩＮＦＩＮＩＴＥ”の場合であって、前記両入力信号ＩＮＨ及びＩＮＬが十分に早く活性化されて、前記クロック信号ＳＡＣＬＫが活性化される時、既に前記両入力信号ＩＮＨ及びＩＮＬはフルスイングを終えた状態をいう。

前記のように、前記クロック信号ＳＡＣＬＫと前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨ間の遅延差値が計算されれば、図８に図示されたように、前記サブルーチンでは、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨと所定プリチャージ電圧を維持する他の信号が入力される前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに対し、前記活性化される入力信号ＩＮＨが前記Ｖｓとなった後、前記クロック信号ＳＡＣＬＫが前記遅延差ＳＡＣＬＫ−ＩＮＨを表すことを前記タイミングモデルにより決定する。すなわち、前記活性化される入力信号ＩＮＨが前記Ｖｓとなった時点と、前記クロック信号ＳＡＣＬＫが実質的に５０％トランジションする時点間の時間がセットアップタイムＳＥＴ−ＵＰＴＩＭＥとなる。結局、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆは、前記活性化される入力信号ＩＮＨが前記Ｖｓとなった時点から前記遅延差ＳＡＣＬＫ−ＩＮＨ以内に、５０％トランジションが行われる前記クロック信号ＳＡＣＬＫが入力されることとモデリングされる。

前記のように、本発明の一実施形態によるＳＴＡ装置による低電圧スイングバスの解析方法は、セルそれぞれに対するタイミングモデルを設定しておいたセルライブラリを保存する所定のデータベース、及び前記セルライブラリに基づいて設計されたデザインファイルを解析できるタイミング検証プログラムを具備したＳＴＡ装置によって低電圧スイングバスを解析する方法において、前記タイミング検証プログラムの実行中に前記デザインファイルで示されるセルのうち感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの所定タイミングモデルを次のようなサブルーチンの実行により抽出して、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに連結されるノードのタイミングを計算する。

すなわち、前記サブルーチンでは、まず、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力ノード負荷に対し、前記データベースに保存された前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬの電圧差が電源電圧であるフルスイングに該当する時、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの出力発生を制御するクロック信号ＳＡＣＬＫと出力信号ＱＨまたはＱＬ間の遅延を計算し、前記サブルーチンの変数として入力されたＶｓ決定情報であるｍ％値から前記フルスイング時の遅延に前記ｍ％が合算された第１遅延値を計算する。これにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆ）タイミングモデルにより、前記第１遅延値に対応する前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬの電圧差を前記Ｖｓと決定する。

また、前記出力ノード負荷及び前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨのトランジションタイムＳＬＯＰＥに対し、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬが前記クロック信号ＳＡＣＬＫより先に入力された場合に対応する前記クロック信号ＳＡＣＬＫと前記出力信号ＱＨまたはＱＬ間の遅延を計算し、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬが前記クロック信号ＳＡＣＬＫより先に入力された場合の前記遅延に前記ｍ％が合算された第２遅延値を計算する。これにより、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルにより、前記第２遅延値に対応する、前記クロック信号ＳＡＣＬＫと前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨ間の遅延差を決定する。

次に、前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの両入力信号ＩＮＨ及びＩＮＬのうち活性化される信号ＩＮＨと所定プリチャージ電圧を維持する他の信号が入力される前記感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆに対し、前記活性化される入力信号ＩＮＨが前記Ｖｓとなった後、前記クロック信号ＳＡＣＬＫが前記遅延差を表すものを前記タイミングモデルとして決定する。

以上により最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明による低電圧スイングバスの解析方法は、低電圧スイングバスを含む半導体回路またはロジックのタイミング解析のためのＳＴＡ装置に利用できる。

一般的な低電圧スイングバス構造を表すブロック図である。図１の低電圧スイングバス構造でのタイミング関係を説明するための波形図である。本発明の一実施形態によるＳＴＡ装置による低電圧スイングバス解析動作を説明するためのフローチャートである。感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのタイミングモデルに対するサブルーチンを説明するためのフローチャートである。感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの入力電圧（ＩＮＨ及びＩＮＬ）差と出力信号ＱＨ遅延間の関係を示すタイミングモデルファイルである。図５のタイミングモデルファイルによる感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのクロック信号ＳＡＣＬＫと出力信号ＱＨ間の関係を示す図である。感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆの入力信号ＩＮＨとクロック信号ＳＡＣＬＫ間遅延及び出力信号ＱＨ間遅延の関係を表すタイミングモデルファイルである。図７のタイミングモデルファイルによる感知増幅フリップフロップＳＥＮＳＥＡＭＰ．Ｆ／Ｆのセットアップタイムを説明するための図である。

Claims

静的タイミング解析装置によって低電圧スイングバスを解析する方法において、
前記静的タイミング解析装置によって、入力されるデザインファイルを受信してタイミング検証プログラムの実行を開始する段階と、
前記静的タイミング解析装置によって、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルそれぞれに対するタイミングモデルを抽出してノード別タイミングを計算する段階と、
前記静的タイミング解析装置によって、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルのうち感知増幅フリップフロップの所定タイミングモデルを、サブルーチンの実行により抽出して前記感知増幅フリップフロップに連結されるノードのタイミングを計算する段階と、
前記静的タイミング解析装置によって、前記デザインファイルに存在するセルそれぞれのノード別タイミング計算が完了すれば、そのタイミング結果リポートを出力する段階と、を具備し、
前記所定タイミングモデルは、前記感知増幅フリップフロップの二つの入力信号の電圧差と関連するディレイ情報を含むことを特徴とする静的タイミング解析装置による低電圧スイングバスの解析方法。
前記サブルーチンは、
前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号の電圧差が電源電圧のフルスイングに該当する時、一クロック信号と前記感知増幅フリップフロップの出力信号間の遅延を計算する段階と、
前記計算された遅延にｍ％が合算された第１遅延値を計算する段階と、
前記第１遅延値に対応する前記感知増幅フリップフロップの両入力信号の電圧差をセッティングする段階と、
前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記クロック信号と前記出力信号間の遅延を計算する段階と、
前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合の前記遅延に前記ｍ％が合算された第２遅延値を計算する段階と、
前記感知増幅フリップフロップタイミングモデルにより、前記第２遅延値に対応する、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差を決定する段階と、
前記感知増幅フリップフロップの両入力信号のうち活性化される信号と所定プリチャージ電圧を維持する他の信号が入力される前記感知増幅フリップフロップに対し、前記クロック信号が前記遅延差を表すタイミングモデルを決定する段階と、を具備することを特徴とする請求項１に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
前記ｍは、
前記サブルーチン毎に別に指定されうることを特徴とする請求項２に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
前記感知増幅フリップフロップに対するタイミングモデルは、
前記感知増幅フリップフロップの出力ノード負荷に対し、前記クロック信号のトランジションタイム及び前記感知増幅フリップフロップの両入力信号の電圧差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値、及び前記出力ノード負荷及び前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対し、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値を有することを特徴とする請求項２に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの５０％トランジションする時点間の差であることを特徴とする請求項２に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
前記感知増幅フリップフロップは、
前記活性化される入力信号が前記第１遅延値に対応している前記感知増幅フリップフロップの両入力信号の電圧差よりなる時点と、前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点間の時間をセットアップタイムとすることを特徴とする請求項２に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの５０％トランジションする時点間の差であることを特徴とする請求項４に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。
感知増幅フリップフロップの両入力信号の電圧差が電源電圧のフルスイングに該当する時、一クロック信号と前記感知増幅フリップフロップの出力信号間の遅延を計算する段階と、
前記計算された遅延にｍ％が合算された第１遅延値を計算する段階と、
前記第１遅延値に対応する前記感知増幅フリップフロップの両入力信号の電圧差をセッティングする段階と、
前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記クロック信号と前記出力信号間の遅延に前記ｍ％が合算された第２遅延値を計算する段階と、
前記感知増幅フリップフロップの両入力信号のうち活性化される信号と所定プリチャージ電圧を維持する他の信号とが入力される前記感知増幅フリップフロップに対し、前記第２遅延値に対応する、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差を表すタイミングモデルを決定する段階と、を具備することを特徴とする低電圧スイングバスサブルーチン方法。
前記ｍは、
前記サブルーチン毎に別に指定されうることを特徴とする請求項８に記載の低電圧スイングバスサブルーチン方法。
前記感知増幅フリップフロップに対するタイミングモデルは、
前記感知増幅フリップフロップの出力ノード負荷に対し、前記クロック信号のトランジションタイム及び前記感知増幅フリップフロップの両入力信号の電圧差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値、及び前記出力ノード負荷及び前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対し、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値を有することを特徴とする請求項８に記載の低電圧スイングバスサブルーチン方法。
前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの５０％トランジションする時点間の差であることを特徴とする請求項８に記載の低電圧スイングバスサブルーチン方法。
前記感知増幅フリップフロップは、
前記活性化される入力信号が前記第１遅延値に対応している前記感知増幅フリップフロップの両入力信号の電圧差よりなる時点と、前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点間の時間をセットアップタイムとすることを特徴とする請求項８に記載の低電圧スイングバスサブルーチン方法。
前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの５０％トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの５０％トランジションする時点間の差であることを特徴とする請求項１０に記載の低電圧スイングバスサブルーチン方法。
前記低電圧スイングバスサブルーチン方法は、
前記第１遅延値計算及び前記第２遅延値計算間で、
前記感知増幅フリップフロップの出力ノード負荷、及び前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対する前記感知増幅フリップフロップのタイミングモデルによって、前記クロック信号と前記出力信号間の遅延を計算する段階をさらに具備することを特徴とする請求項８に記載の低電圧スイングバスサブルーチン方法。