JP4405280B2 - 静的タイミング解析装置による低電圧スイングバスの解析方法 - Google Patents
静的タイミング解析装置による低電圧スイングバスの解析方法 Download PDFInfo
- Publication number
- JP4405280B2 JP4405280B2 JP2004040389A JP2004040389A JP4405280B2 JP 4405280 B2 JP4405280 B2 JP 4405280B2 JP 2004040389 A JP2004040389 A JP 2004040389A JP 2004040389 A JP2004040389 A JP 2004040389A JP 4405280 B2 JP4405280 B2 JP 4405280B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- sense amplification
- signal
- delay
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
図3を参照すれば、本発明の一実施形態によるSTA装置による低電圧スイングバスの解析方法は、セルそれぞれに対するタイミングモデルを設定しておいたセルライブラリを保存する所定のデータベース、及び前記セルライブラリに基づいて設計されたデザインファイルを解析できるタイミング検証プログラムを具備したSTA装置によって低電圧スイングバスを解析する方法であって、次のような段階を具備する。
図4を参照すれば、前記サブルーチンでは、まず、前記感知増幅フリップフロップSENSE AMP.F/Fの出力ノード負荷に対し、前記データベースに保存された前記感知増幅フリップフロップSENSE AMP.F/Fのタイミングモデルにより、前記感知増幅フリップフロップSENSE AMP.F/Fの両入力信号INH及びINLの電圧差が電源電圧であるフルスイングに該当する時、前記感知増幅フリップフロップSENSE AMP.F/Fの出力発生を制御するクロック信号SACLKと出力信号QHまたはQL間の遅延を計算する(S331)。
Claims (14)
- 静的タイミング解析装置によって低電圧スイングバスを解析する方法において、
前記静的タイミング解析装置によって、入力されるデザインファイルを受信してタイミング検証プログラムの実行を開始する段階と、
前記静的タイミング解析装置によって、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルそれぞれに対するタイミングモデルを抽出してノード別タイミングを計算する段階と、
前記静的タイミング解析装置によって、前記タイミング検証プログラムの実行中に前記デザインファイルに現れるセルのうち感知増幅フリップフロップの所定タイミングモデルを、サブルーチンの実行により抽出して前記感知増幅フリップフロップに連結されるノードのタイミングを計算する段階と、
前記静的タイミング解析装置によって、前記デザインファイルに存在するセルそれぞれのノード別タイミング計算が完了すれば、そのタイミング結果リポートを出力する段階と、を具備し、
前記所定タイミングモデルは、前記感知増幅フリップフロップの二つの入力信号の電圧差と関連するディレイ情報を含むことを特徴とする静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記サブルーチンは、
前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号の電圧差が電源電圧のフルスイングに該当する時、一クロック信号と前記感知増幅フリップフロップの出力信号間の遅延を計算する段階と、
前記計算された遅延にm%が合算された第1遅延値を計算する段階と、
前記第1遅延値に対応する前記感知増幅フリップフロップの両入力信号の電圧差をセッティングする段階と、
前記感知増幅フリップフロップタイミングモデルにより、前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記クロック信号と前記出力信号間の遅延を計算する段階と、
前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合の前記遅延に前記m%が合算された第2遅延値を計算する段階と、
前記感知増幅フリップフロップタイミングモデルにより、前記第2遅延値に対応する、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差を決定する段階と、
前記感知増幅フリップフロップの両入力信号のうち活性化される信号と所定プリチャージ電圧を維持する他の信号が入力される前記感知増幅フリップフロップに対し、前記クロック信号が前記遅延差を表すタイミングモデルを決定する段階と、を具備することを特徴とする請求項1に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記mは、
前記サブルーチン毎に別に指定されうることを特徴とする請求項2に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記感知増幅フリップフロップに対するタイミングモデルは、
前記感知増幅フリップフロップの出力ノード負荷に対し、前記クロック信号のトランジションタイム及び前記感知増幅フリップフロップの両入力信号の電圧差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値、及び前記出力ノード負荷及び前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対し、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値を有することを特徴とする請求項2に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの50%トランジションする時点間の差であることを特徴とする請求項2に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記感知増幅フリップフロップは、
前記活性化される入力信号が前記第1遅延値に対応している前記感知増幅フリップフロップの両入力信号の電圧差よりなる時点と、前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点間の時間をセットアップタイムとすることを特徴とする請求項2に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの50%トランジションする時点間の差であることを特徴とする請求項4に記載の静的タイミング解析装置による低電圧スイングバスの解析方法。 - 感知増幅フリップフロップの両入力信号の電圧差が電源電圧のフルスイングに該当する時、一クロック信号と前記感知増幅フリップフロップの出力信号間の遅延を計算する段階と、
前記計算された遅延にm%が合算された第1遅延値を計算する段階と、
前記第1遅延値に対応する前記感知増幅フリップフロップの両入力信号の電圧差をセッティングする段階と、
前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記クロック信号と前記出力信号間の遅延に前記m%が合算された第2遅延値を計算する段階と、
前記感知増幅フリップフロップの両入力信号のうち活性化される信号と所定プリチャージ電圧を維持する他の信号とが入力される前記感知増幅フリップフロップに対し、前記第2遅延値に対応する、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差を表すタイミングモデルを決定する段階と、を具備することを特徴とする低電圧スイングバスサブルーチン方法。 - 前記mは、
前記サブルーチン毎に別に指定されうることを特徴とする請求項8に記載の低電圧スイングバスサブルーチン方法。 - 前記感知増幅フリップフロップに対するタイミングモデルは、
前記感知増幅フリップフロップの出力ノード負荷に対し、前記クロック信号のトランジションタイム及び前記感知増幅フリップフロップの両入力信号の電圧差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値、及び前記出力ノード負荷及び前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対し、前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差別に前記クロック信号と前記出力信号間の遅延が対応するテーブル値を有することを特徴とする請求項8に記載の低電圧スイングバスサブルーチン方法。 - 前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの50%トランジションする時点間の差であることを特徴とする請求項8に記載の低電圧スイングバスサブルーチン方法。 - 前記感知増幅フリップフロップは、
前記活性化される入力信号が前記第1遅延値に対応している前記感知増幅フリップフロップの両入力信号の電圧差よりなる時点と、前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点間の時間をセットアップタイムとすることを特徴とする請求項8に記載の低電圧スイングバスサブルーチン方法。 - 前記クロック信号と前記感知増幅フリップフロップの両入力信号のうち活性化される信号間の遅延差は、
前記クロック信号が実質的に電源電圧でフルスイングしたときの50%トランジションする時点と、前記感知増幅フリップフロップの両入力信号のうち活性化される信号が電源電圧でフルスイングしたときの50%トランジションする時点間の差であることを特徴とする請求項10に記載の低電圧スイングバスサブルーチン方法。 - 前記低電圧スイングバスサブルーチン方法は、
前記第1遅延値計算及び前記第2遅延値計算間で、
前記感知増幅フリップフロップの出力ノード負荷、及び前記感知増幅フリップフロップの両入力信号が前記クロック信号より先に入力された場合に対応する前記感知増幅フリップフロップの両入力信号のうち活性化される信号のトランジションタイムに対する前記感知増幅フリップフロップのタイミングモデルによって、前記クロック信号と前記出力信号間の遅延を計算する段階をさらに具備することを特徴とする請求項8に記載の低電圧スイングバスサブルーチン方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0010054A KR100486305B1 (ko) | 2003-02-18 | 2003-02-18 | 간단하고 정확한 타이밍 검증이 가능한 정적 타이밍 해석장비의 저전압 스윙 버스 해석 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004252981A JP2004252981A (ja) | 2004-09-09 |
JP4405280B2 true JP4405280B2 (ja) | 2010-01-27 |
Family
ID=32844864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004040389A Expired - Fee Related JP4405280B2 (ja) | 2003-02-18 | 2004-02-17 | 静的タイミング解析装置による低電圧スイングバスの解析方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7043382B2 (ja) |
JP (1) | JP4405280B2 (ja) |
KR (1) | KR100486305B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100842214B1 (ko) * | 2006-11-15 | 2008-06-30 | 포항공과대학교 산학협력단 | 래치 기반 서브시스템의 블랙 박스 타이밍 모델링을 위한방법 및 컴퓨터 시스템 |
US7594210B2 (en) * | 2006-11-16 | 2009-09-22 | Clk Design Automation, Inc. | Timing variation characterization |
US7793243B1 (en) * | 2006-12-04 | 2010-09-07 | Clk Design Automation, Inc. | Multi-engine static analysis |
US10733346B1 (en) * | 2018-12-12 | 2020-08-04 | Cadence Design Systems, Inc. | Systems and methods for arc-based debugging in an electronic design |
KR20240037153A (ko) * | 2022-09-14 | 2024-03-21 | 주식회사 메타씨앤아이 | 동작 속도를 향상시키는 플립플롭 회로 장치 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
US4924430A (en) | 1988-01-28 | 1990-05-08 | Teradyne, Inc. | Static timing analysis of semiconductor digital circuits |
DE3806655A1 (de) * | 1988-03-02 | 1989-09-14 | Gelenkwellenbau Gmbh | Zapfenkreuz fuer ein kreuzgelenk |
JPH11168120A (ja) | 1997-12-03 | 1999-06-22 | Toshiba Corp | 半導体装置及びその製造方法 |
US6643787B1 (en) * | 1999-10-19 | 2003-11-04 | Rambus Inc. | Bus system optimization |
-
2003
- 2003-02-18 KR KR10-2003-0010054A patent/KR100486305B1/ko not_active IP Right Cessation
-
2004
- 2004-02-17 US US10/778,125 patent/US7043382B2/en not_active Expired - Fee Related
- 2004-02-17 JP JP2004040389A patent/JP4405280B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20040074683A (ko) | 2004-08-26 |
US7043382B2 (en) | 2006-05-09 |
US20040163066A1 (en) | 2004-08-19 |
JP2004252981A (ja) | 2004-09-09 |
KR100486305B1 (ko) | 2005-04-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8122404B2 (en) | Performing a statistical timing abstraction for a hierarchical timing analysis of VLSI circuits | |
US7962869B2 (en) | Method and system for debug and test using replicated logic | |
US20080092004A1 (en) | Method and system for automated path delay test vector generation from functional tests | |
IL139029A (en) | System and method for identifying machines for final states and verifying circuit designs | |
US8255859B2 (en) | Method and system for verification of multi-voltage circuit design | |
JP5265151B2 (ja) | ゲートレベルでの動的シミュレーション方法及び装置 | |
JP4405280B2 (ja) | 静的タイミング解析装置による低電圧スイングバスの解析方法 | |
Ara et al. | A proposal for transaction-level verification with component wrapper language | |
US7571086B2 (en) | Incremental circuit re-simulation system | |
US8392776B2 (en) | Delay fault diagnosis program | |
Boroday et al. | Can a model checker generate tests for non-deterministic systems? | |
US7930609B2 (en) | Apparatus and method for verifying target circuit | |
US6496962B1 (en) | Standard library generator for cell timing model | |
JP4453592B2 (ja) | Rtl入力プログラムの不具合解析支援装置及びその方法ならびに部分rtl生成装置 | |
JP5831067B2 (ja) | 消費電力解析方法、消費電力解析装置および消費電力解析プログラム | |
US20050120317A1 (en) | Delay and signal integrity check and characterization | |
US20240104278A1 (en) | Graph representation of a circuit simulation waveform | |
US7467366B2 (en) | Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components | |
JP2003316847A (ja) | エミュレーション回路情報作成装置および作成方法 | |
US20050049845A1 (en) | Verification and characterization of noise margin in integrated circuit designs | |
WO2017177799A1 (zh) | 一种集成电路的验证方法及装置、计算机存储介质 | |
JPH0916649A (ja) | 論理回路のハザードシミュレーション装置 | |
JP2009192408A (ja) | 半導体集積回路、試験パターン生成方法、及び回路試験方法 | |
Varma | Compiled code dynamic worst case timing simulation tracking multiple causality | |
JP2006185202A (ja) | 回路シミュレーション装置及び回路シミュレーション方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090902 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090907 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091104 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |