KR100486233B1 - Grayscale selection device of liquid crystal display device - Google Patents

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Abstract

액정표시장치의 계조선택장치가 개시된다. 본 계조선택장치는 각 화소에서 소정 수로 나누어진 계조를 표시하기 위한 소정 비트수의 데이터를 입력하여 순차적으로 쉬프트하고 래치하는 쉬프트레지스터/래치와, 상기 쉬프트레지스터/래치의 출력 데이터를 입력하고 디코딩하는 디코더부, 및 소정 수의 계조로 나누어진 화면의 초기 색상신호를 화면별 순차적으로 선택하여 색상선택신호를 출력하는 색상선택신호발생부를 포함한다. 또한, 본 계조선택장치는 상기 색상선택신호를 입력하고 상기 디코딩 신호에 응답하여 프레임레이트제어(frame rate control)를 위한 온오프신호를 출력하는 색상선택제어부, 필드신호와 반전제어신호를 입력하고 상기 온오프신호에 응답하여 액정의 특성에 적합하게 분류된 소정 종류의 전압선택신호를 출력하는 MLS(Multiple Line Selection) 디코더, 및 상기 전압선택신호를 입력하여 내부 제어를 위해 적절한 레벨로 변환하고 상기 전압선택신호의 종류 수 만큼 등분된 액정화소 구동전압을 갖는 구동신호를 선택하여 세로전극선 구동신호인 세그멘트 출력신호를 출력하는 구동전압 출력부를 포함한다. 이와같은 본 발명에 의한 계조선택장치는 소정 수의 계조 표시를 프레임레이트 제어 방식으로 함에 있어서 액정 패널의 특성에 적합하게 등간격으로 색상을 표시하는 것이 용이하다.A gradation selection device of a liquid crystal display device is disclosed. The gradation selection device inputs and decodes a shift register / latch for sequentially shifting and latching a predetermined number of bits of data for displaying gradations divided by a predetermined number in each pixel, and for outputting and decoding the output data of the shift register / latch. A decoder unit and a color selection signal generator for sequentially selecting the initial color signals of the screen divided into a predetermined number of gray levels for each screen and outputting a color selection signal. In addition, the gradation selection device inputs the color selection signal and outputs an on / off signal for frame rate control in response to the decoding signal, inputs a field signal and an inversion control signal, and Multiple line selection (MLS) decoder for outputting a predetermined type of voltage selection signal classified according to the characteristics of the liquid crystal in response to the on-off signal, and inputting the voltage selection signal to convert it into a level suitable for internal control and the voltage And a driving voltage output unit configured to select a driving signal having a liquid crystal pixel driving voltage equally divided by the number of selection signals, and output a segment output signal which is a vertical electrode line driving signal. In such a gradation selection apparatus according to the present invention, it is easy to display colors at equal intervals to suit the characteristics of the liquid crystal panel in a predetermined number of gradation displays as the frame rate control method.

Description

액정표시장치의 계조선택장치{Grayscale selection device of liquid crystal display device}Grayscale selection device of liquid crystal display device

본 발명은 액정패널의 구동을 위한 계조선택장치에 관한 것으로, 더 상세하게는 고속응답 STN(Super Twisted Nematic) 액정표시장치의 구동방식인 줄단위선택(MLS: Multiple Line Selection) 방식에 적용되는 계조선택장치에 관한 것이다.The present invention relates to a gradation selection device for driving a liquid crystal panel, and more particularly, a gradation applied to a multiple line selection (MLS) method, which is a driving method of a high-speed response super-twisted nematic (STN) liquid crystal display. It relates to a selection device.

고속응답 STN 액정표시장치를 구동하는 방식은 크게 MLS 방식과 MLA(Multiple Line Addressing) 방식으로 나뉘어지며 이와 같은 MLS 방식에 대하여는 매트릭스형 액정표시장치의 구동방법에 대하여 개시된 미합중국 특허 제5,262,881호와 STN 판넬에서 MLS 방식을 사용한 액정표시장치의 구동방법에 대하여 개시된 SID 94 DIGEST(p.61 ~ p64)에 상세히 논의되어져 있다. 도 1에는 종래의 계조선택장치에서의 실효전압에 따른 투과율의 관계를 나타낸 그래프를 도시하였다. 도 1을 참조하면, 종래의 계조선택장치(미도시)에서는 32 등분된 실효전압에 따라 도시된 바와 같이 투과율이 변함으로써 화이트에서 블랙(내지는 그린)으로 표시가 이루어진다. The method of driving a high-speed response STN liquid crystal display device is largely divided into an MLS method and a multiple line addressing (MLA) method. For the MLS method, US Patent No. 5,262,881 and STN panel disclosed for driving a matrix type liquid crystal display device are described. In the SID 94 DIGEST (p. 61 ~ p64) is described in detail for the driving method of the liquid crystal display using the MLS method. 1 is a graph showing the relationship of transmittance according to the effective voltage in the conventional gradation selection device. Referring to FIG. 1, in the conventional gray scale selection apparatus (not shown), as shown in FIG. 1 according to the effective voltage divided into 32, the display is changed from white to black (or green).

하지만, 상기와 같은 종래의 계조선택장치는 액정의 특성에 따라 도시된 바와 같이 실효전압에 따른 투과율의 변화가 완벽한 선형관계를 이루지 못함으로써 각 계조를 등간격으로 표시하도록 제어하는 것이 용이하지 않다는 단점이 있다.However, the conventional gradation selection device as described above has a disadvantage in that it is not easy to control the display of each gradation at equal intervals because the change in transmittance according to the effective voltage does not form a perfect linear relationship as shown in accordance with the characteristics of the liquid crystal. There is this.

본 발명이 이루고자 하는 기술적 과제는 액정의 특성에 따라 각 계조를 등간격으로 용이하게 표시할 수 있는 계조선택장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a gradation selection device capable of easily displaying gradations at equal intervals according to characteristics of liquid crystals.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 액정표시장치의 각 화소를 4 개의 계조로 나누어 프레임레이트를 제어함으로써 색상을 제어하는 계조선택장치를 제공하는 것이다.Another object of the present invention is to provide a gradation selection device for controlling color by dividing each pixel of a liquid crystal display into four gradations to control frame rate.

상기 과제를 이루기 위하여 본 발명에 의한 계조표시장치는, 액정표시장치의 각 화소를 소정 수의 계조로 나누어 프레임레이트를 제어함으로써 색상이나 명암을 제어하는 프레임레이트 제어방식의 계조선택장치에 있어서, 상기 각 화소에서 소정 수로 나누어진 계조를 표시하기 위한 소정 비트수의 데이터와 외부 클록신호를 입력하여 상기 소정 비트수의 데이터를 외부클록신호에 동기되어 순차적으로 쉬프트하는 플립플롭들과, 상기 외부 클록신호가 상기 계조 수 만큼 입력되면 액티브 상태로 되는 래치클록에 응답하여 래치하는 래치부를 구비하는 쉬프트레지스터/래치; 상기 쉬프트레지스터/래치의 출력 데이터를 입력하고 디코딩하여 디코딩 신호를 출력하는 디코더부; 소정 수의 계조로 나누어진 화면의 초기 색상신호를 화면별 순차적으로 선택하여 색상선택신호를 출력하는 색상선택신호발생부; 상기 색상선택신호를 입력하고 상기 디코딩 신호에 응답하여 프레임레이트 제어를 위한 온오프신호를 출력하는 색상선택제어부; 한 화면이 디스플레이되는 시간을 계조의 수로 등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호와 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호를 입력하고 상기 온오프신호에 응답하여 액정의 특성에 적합하게 분류된 소정 종류의 전압선택신호를 출력하는 MLS(Multiple Line Selection) 디코더; 및 상기 전압선택신호를 입력하여 내부 제어를 위해 적절한 레벨로 변환하고 상기 전압선택신호의 종류 수 만큼 등분된 액정화소 구동전압을 갖는 구동신호를 선택하여 세로전극선 구동신호인 세그멘트 출력신호를 출력하는 구동전압 출력부;를 포함하는 것을 특징으로 한다.In the gradation display device according to the present invention, in the gradation selection device of the frame rate control method of controlling the color or contrast by dividing each pixel of the liquid crystal display device into a predetermined number of gradations and controlling the frame rate. Flip-flops for inputting a predetermined number of bits of data and an external clock signal for displaying gray levels divided by a predetermined number in each pixel, and sequentially shifting the predetermined number of bits of data in synchronization with an external clock signal; and the external clock signal. A shift register / latch having a latch portion configured to latch in response to a latch clock that becomes active when the number of gray levels is input; A decoder unit for inputting and decoding output data of the shift register / latch and outputting a decoded signal; A color selection signal generator which sequentially selects initial color signals of the screen divided into a predetermined number of grays for each screen and outputs a color selection signal; A color selection controller for inputting the color selection signal and outputting an on / off signal for frame rate control in response to the decoding signal; Maintaining physical properties of liquid crystals by reversing the polarity of the field signal and the driving voltage applied to the liquid crystal for each screen when the time when one screen is displayed is divided by the number of gray levels. A multiple line selection (MLS) decoder for inputting an inversion control signal for outputting the signal and outputting a predetermined type of voltage selection signal classified according to the characteristics of the liquid crystal in response to the on / off signal; And converting the voltage selection signal into an appropriate level for internal control, selecting a driving signal having a liquid crystal pixel driving voltage divided by the number of types of the voltage selection signal, and outputting a segment output signal which is a vertical electrode line driving signal. Voltage output unit; characterized in that it comprises a.

또한, 상기 다른 과제를 이루기 위하여 본 발명에 의한 계조표시장치는 액정표시장치의 각 화소를 4 개의 계조로 나누어 프레임레이트를 제어함으로써 색상이나 명암을 제어하는 프레임레이트 제어방식의 계조선택장치에 있어서, 4개의 화소에서 4 계조를 표시하기 위한 2 비트의 데이터와 외부 클록신호를 입력하여 상기 2 비트 데이터를 외부클록신호에 동기되어 순차적으로 쉬프트하고 래치하는 쉬프트레지스터/래치; 상기 쉬프트레지스터/래치의 출력 데이터를 입력하고 디코딩하여 디코딩 신호를 출력하는 2비트 디코더부; 4 계조로 나뉘어진 31개의 화면의 초기 색상신호를 각 4 계조씩 순차적으로 선택하여 색상선택신호를 출력하는 색상선택신호발생부; 상기 색상선택신호를 입력하고 상기 디코딩 신호에 응답하여 프레임레이트 제어를 위한 온오프신호를 출력하는 색상선택제어부; 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호와 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호를 입력하고 상기 온오프신호에 응답하여 5 종류의 전압선택신호를 출력하는 MLS 디코더; 및 상기 전압선택신호를 입력하여 내부 제어를 위해 적절한 레벨로 변환하고 5 등분된 액정화소 구동전압을 갖는 구동신호를 선택하여 세그멘트출력신호를 출력하는 구동전압 출력부;를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, the gradation display device according to the present invention is a gradation selection device of a frame rate control method of controlling color or contrast by dividing each pixel of the liquid crystal display into four gradations to control the frame rate. A shift register / latch for inputting two-bit data and an external clock signal for displaying four gray levels in four pixels to sequentially shift and latch the two-bit data in synchronization with an external clock signal; A two-bit decoder configured to input and decode the output data of the shift register / latch to output a decoded signal; A color selection signal generator which sequentially selects initial color signals of 31 screens divided into four gray levels and outputs a color selection signal by four gray levels; A color selection controller for inputting the color selection signal and outputting an on / off signal for frame rate control in response to the decoding signal; Inverting to maintain the physical characteristics of the liquid crystal by inverting the polarity of the field signal and the driving voltage applied to the liquid crystal for each screen when the screen is divided into 4 equal parts by the time. An MLS decoder configured to input a control signal and output five kinds of voltage selection signals in response to the on / off signal; And a driving voltage output unit configured to input the voltage selection signal, convert the voltage selection signal to an appropriate level for internal control, and select a driving signal having a liquid crystal pixel driving voltage divided into five equal parts to output a segment output signal.

또한, 상기 쉬프트레지스터/래치는, 상기 2 비트의 데이터신호가 각각 입력되는 제1 플립플롭과 제2플립플롭; 입력단이 상기 제1 플립플롭과 상기 제2플립플롭의 출력단자에 접속된 제3 플립플롭과 제4 플립플롭; 입력단이 상기 제3 플립플롭과 상기 제4 플립플롭의 출력단자에 접속된 제5 플립플롭과 제6 플립플롭; 입력단이 상기 제5 플립플롭과 상기 제6 플립플롭의 출력단자에 접속된 제7 플립플롭과 제8 플립플롭; 및 8개의 플립플롭들을 구비하고 각 플립플롭의 클록 입력단은 상기 외부 클록신호가 4번 입력되면 액티브 상태로 되는 래치클록신호단이 접속되며 각 입력단은 상기 제1 플립플롭 내지 제8 플립플롭의 출력단에 접속된 래치부;를 포함하는 것이 바람직하다.The shift register / latch may include: a first flip flop and a second flip flop to which the two-bit data signal is input; A third flip flop and a fourth flip flop having an input terminal connected to an output terminal of the first flip flop and the second flip flop; A fifth flip flop and a sixth flip flop having an input terminal connected to an output terminal of the third flip flop and the fourth flip flop; A seventh flip flop and an eighth flip flop having an input terminal connected to an output terminal of the fifth flip flop and the sixth flip flop; And eight flip-flops, each of the flip-flop clock input terminals being connected to a latch clock signal terminal that becomes active when the external clock signal is input four times, and each input terminal is an output terminal of the first to eighth flip-flops. It is preferred to include a; latch portion connected to.

또한, 상기 2비트 디코더부는, 상기 2비트 데이터신호의 하위데이터비트에 대응되는 하위비트플립플롭들의 데이터 출력단에 각각 접속된 제1 인버터들; 상기 2비트 데이터신호의 상위데이터비트에 대응되는 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제2 인버터들; 일입력단과 타입력단이 상기 하위비트플립플롭들과 상기 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제1 낸드게이트들; 일입력단과 타입력단이 상기 제1 인버터들의 출력단과 상기 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제2 낸드게이트들; 일입력단과 타입력단이 상기 하위비트플립플롭들의 데이터 출력단과 상기 제2 인버터들의 출력단에 각각 접속된 제3 낸드게이트들; 및 일입력단과 타입력단이 상기 하위비트플립플롭들과 상위비트플립플롭들의 데이터 출력단에 각각 접속된 오어게이트들을 포함하는 것이 바람직하다.The 2-bit decoder may further include: first inverters connected to data output terminals of lower bit flip-flops corresponding to lower data bits of the 2-bit data signal; Second inverters connected to data output terminals of upper bit flip-flops corresponding to upper data bits of the 2-bit data signal; First NAND gates having one input terminal and a type force terminal connected to data bits of the lower bit flip flops and the upper bit flip flops, respectively; Second NAND gates having one input terminal and a type force terminal connected to an output terminal of the first inverters and a data output terminal of the upper bit flip-flop, respectively; Third NAND gates having one input terminal and a type force terminal connected to a data output terminal of the lower bit flip-flops and an output terminal of the second inverters, respectively; And or gates having one input terminal and a type force terminal connected to data output terminals of the lower bit flip flops and the upper bit flip flops, respectively.

또한, 상기 색상선택신호발생부는 한 화면의 시작을 알리는 프레임신호가 입력되면 상기 프레임신호에 동기되어 카운팅 동작을 개시하여 카운트신호를 출력하는 5비트 카운터; 5비트의 상기 카운트신호를 입력하여 32비트로 디코딩하는 5-32 디코더; 초기색상선택데이터를 입력하여 레지스터의 저장클록신호에 동기되어 31비트씩 쉬프트하면서 출력하는 31비트 레지스터부; 상기 5-32 디코더의 출력과 상기 31비트 레지스터부의 출력을 입력하여 논리곱하는 앤드게이트부; 및 상기 앤드게이트부의 출력을 논리곱하여 상기 색상선택신호를 출력하는 오어게이트부;를 포함하는 것이 바람직하다.The color selection signal generation unit may further include: a 5-bit counter for starting a counting operation in synchronization with the frame signal and outputting a count signal when a frame signal indicating the start of one screen is input; A 5-32 decoder which inputs the count signal of 5 bits and decodes it into 32 bits; A 31-bit register section for inputting initial color selection data and outputting the shifted bits by 31 bits in synchronization with the storage clock signal of the register; An AND gate unit for inputting and ANDing the output of the 5-32 decoder and the output of the 31-bit register unit; And an or gate part for outputting the color selection signal by ANDing the output of the AND gate part.

또한, 상기 색상선택제어부는 입력단이 색상선택신호단자에 접속되고 출력단이 상기 MLS 디코더의 온오프신호단에 접속된 4개의 3상 게이트들을 포함하는 것이 바람직하다.In addition, the color selection controller preferably includes four three-phase gates having an input terminal connected to the color selection signal terminal and an output terminal connected to the on / off signal terminal of the MLS decoder.

또한, 상기 MLS 디코더는 4개의 화소에 대한 점등신호인 온오프신호와 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호와 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호 및 상기 색상선택제어부의 출력신호인 온오프신호를 입력하여 프레임레이트 제어에 필요한 필드제어 및 반전제어를 수행하고 액정의 특성을 고려하여 소정의 등분된 구동전압을 적절하게 선택하도록 디코딩함으로써 5종류의 전압선택신호를 출력하는 것이 바람직하다.In addition, the MLS decoder is characterized by the field signal and the driving voltage applied to the liquid crystal when the on-off signal, which is a lighting signal for four pixels, and the time signal corresponding to each equal time divided by four equal parts. By inverting the polarity in every screen to input the inversion control signal to maintain the physical characteristics of the liquid crystal and the on-off signal which is the output signal of the color selection controller, the field control and the inversion control necessary for the frame rate control are performed. In consideration of the characteristics, it is preferable to output five kinds of voltage selection signals by decoding them to appropriately select a predetermined equal drive voltage.

또한, 상기 구동전압출력부는, 상기 MLS 디코더의 출력신호인 전압선택신호들을 입력하여 전압레벨을 변환하는 5개의 레벨쉬프터; 및 게이트단이 상기 레벨쉬프터의 출력단에 각각 접속되고 입력단이 5 등분된 액정화소 구동전압을 갖는 구동신호단에 각각 접속된 모스게이트 및 전송게이트들;을 포함하는 것이 바람직하다.The driving voltage output unit may include five level shifters for converting voltage levels by inputting voltage selection signals that are output signals of the MLS decoder; And a gate gate connected to an output terminal of the level shifter, and a gate gate and a transfer gate connected to a driving signal terminal having a liquid crystal pixel driving voltage divided into five equal input terminals, respectively.

이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2에는 본 발명의 실시예에 의한 계조선택장치의 구조를 나타낸 도면을 도시하였다. 도 2를 참조하면 본 발명에 따른 계조선택장치는 4개의 화소에서 4 계조를 표시하기 위하여 입력된 2비트 데이터(D1,D0)를 순차적으로 쉬프트하여 출력하는 쉬프트레지스터/래치(20)와, 상기 2비트 데이터를 입력하여 디코딩하여 디코딩 신호를 출력하는 2비트 디코더부(21)와, 4 계조로 나뉘어진 31개의 화면의 초기 색상신호를 각 4 계조씩 순차적으로 선택하여 색상선택신호(G1,G2,G3,G4)를 출력하는 색상선택신호발생부(22)를 구비하고 있다. 또한, 본 발명에 따른 계조선택장치는 색상선택신호(G1,G2,G3,G4)를 입력하여 상기 디코딩 신호에 응답하여 온오프신호(onoff<1>,onoff<2>,onoff<3>,onoff<4>)를 출력하는 색상선택제어부(23)와, 필드신호(field<1>,field<2>,field<3>,field<4>)와 반전제어신호(m)를 입력하고 온오프신호(onoff<1>,onoff<2>,onoff<3>,onoff<4>)에 응답하여 5 종류의 전압선택신호(sel<1>,sel<2>,sel<3>,sel<4>,sel<5>)를 출력하는 MLS 디코더(24), 및 5 종류의 전압선택신호(sel<1>,sel<2>,sel<3>,sel<4>,sel<5>)를 입력하여 전송게이트들을 인에이블할 수 있는 적절한 레벨로 변환하고 5 등분된 액정화소 구동전압을 갖는 구동신호(v1,v2,v3,v4,v5)를 선택하여 세그멘트출력신호(SEG)를 출력하는 구동전압 출력부(25)를 구비하고 있다.2 is a view showing the structure of a gradation selection device according to an embodiment of the present invention. Referring to FIG. 2, the gradation selection device according to the present invention includes a shift register / latch 20 for sequentially shifting and outputting two-bit data D1 and D0 to display four gradations in four pixels. 2-bit decoder 21 for inputting and decoding 2-bit data to output a decoded signal, and color selection signals G1 and G2 by sequentially selecting the initial color signals of 31 screens divided into 4 gray levels by 4 gray levels. And a color selection signal generator 22 for outputting G3 and G4. In addition, the gradation selection apparatus according to the present invention inputs the color selection signals G1, G2, G3, and G4 to turn on and off the signals onoff <1>, onoff <2>, onoff <3>, in response to the decoding signals. inputs the color selection control unit 23 which outputs onoff <4>, the field signals (field <1>, field <2>, field <3>, field <4>) and the inversion control signal (m). Five kinds of voltage selection signals (sel <1>, sel <2>, sel <3>, sel <) in response to the off signals (onoff <1>, onoff <2>, onoff <3>, and onoff <4>). MLS decoder 24 for outputting 4>, sel <5>, and five kinds of voltage selection signals (sel <1>, sel <2>, sel <3>, sel <4>, sel <5>). To convert the transfer gates to an appropriate level to enable and select the drive signals (v1, v2, v3, v4, v5) having the liquid crystal pixel driving voltage divided into 5 to output the segment output signal (SEG). The drive voltage output part 25 is provided.

도 3에는 도 2의 쉬프트레지스터/래치(20)의 구조를 나타낸 도면을 도시하였다. 도 3을 참조하면 쉬프트레지스터/래치(20)는 2 비트의 데이터신호(D0,D1)가 각각 입력되는 제1 플립플롭(201), 제2플립플롭(202)과, 입력단이 제1 플립플롭(201)과 제2플립플롭(202)의 출력단자에 접속된 제3 플립플롭(203), 제4 플립플롭(204)과, 입력단이 제3 플립플롭(203)과 제4 플립플롭(204)의 출력단자에 접속된 제5 플립플롭(205), 제6 플립플롭(206)과, 입력단이 제5 플립플롭(205)과 제6 플립플롭(206)의 출력단자에 접속된 제7 플립플롭(207), 제8 플립플롭(208)을 구비하고 있다. 또한, 쉬프트레지스터/래치(20)는 각각의 입력단이 플립플롭들(201,202,203,204,205,206,207,208)의 출력단에 접속되고 클록입력단에는 래치클록(LCLK)이 입력되는 8개의 래치들로 구성된 래치부(209)를 구비하고 있다.3 is a view showing the structure of the shift register / latch 20 of FIG. Referring to FIG. 3, the shift register / latch 20 includes a first flip-flop 201 and a second flip-flop 202 to which two-bit data signals D0 and D1 are input, respectively, and an input terminal of the first flip-flop. The third flip-flop 203 and the fourth flip-flop 204 connected to the output terminal of the 201 and the second flip-flop 202, and the input terminal of the third flip-flop 203 and the fourth flip-flop 204 Fifth flip-flop 205 and sixth flip-flop 206 connected to the output terminal of &lt; RTI ID = 0.0 &gt;), &lt; / RTI &gt; and a seventh flip connected to the output terminal of the fifth flip-flop 205 and the sixth flip-flop 206. A flop 207 and an eighth flip-flop 208 are provided. In addition, the shift register / latch 20 includes a latch portion 209 consisting of eight latches, each input terminal of which is connected to an output terminal of the flip-flops 201, 202, 203, 204, 205, 206, 207, 208 and a latch clock LCLK is input to the clock input terminal. have.

도 4에는 도 2의 2비트 디코더부(21)의 구조를 나타낸 도면을 도시하였다. 도 4를 참조하면 2비트 디코더부(21)는 제1 인버터들(211a,211b,211c,211d), 제2 인버터들(212a,212b,212c,212d), 제1 낸드게이트들(213a,213b,213c,213d), 제2 낸드게이트들(214a,214b,214c,214d), 및 오어게이트들(216a,216b,216c,216d)을 구비하고 있다. 제1 인버터들(211a,211b,211c,211d)의 입력단은 래치부(209)의 하위데이터비트출력(L20a,L20b,L20c,L20d)단에 각각 접속되고, 제2 인버터들(212a,212b,212c,212d)의 입력단은 래치부(209)의 상위데이터비트출력(U20a,U20b,U20c,U20d)단에 각각 접속된다. 제1 낸드게이트들(213a,213b,213c,213d)의 일입력단과 타입력단은 래치부(209)의 하위데이터비트출력(L20a,L20b,L20c,L20d)단과 상위데이터비트출력(U20a,U20b,U20c,U20d)단에 각각 접속되고, 제2 낸드게이트들(214a,214b,214c,214d)의 일입력단과 타입력단은 제1 인버터들(211a,211b,211c,211d)의 출력단과 상위데이터비트출력(U20a,U20b,U20c,U20d)단에 각각 접속되며, 제3 낸드게이트들(215a,215b,215c,215d)의 일입력단과 타입력단은 하위데이터비트출력(L20a,L20b,L20c,L20d)단과 제2 인버터들(212a,212b,212c,212d)의 출력단에 각각 접속된다. 또한, 오어게이트들(216a,216b,216c,216d)의 일입력단과 타입력단은 래치부(209)의 하위데이터비트출력(L20a,L20b,L20c,L20d)단과 상위데이터비트출력(U20a,U20b,U20c,U20d)단에 각각 접속된다.4 is a diagram illustrating the structure of the 2-bit decoder 21 of FIG. 2. Referring to FIG. 4, the 2-bit decoder 21 may include first inverters 211a, 211b, 211c and 211d, second inverters 212a, 212b, 212c and 212d and first NAND gates 213a and 213b. 213c, 213d, second NAND gates 214a, 214b, 214c, and 214d, and or gates 216a, 216b, 216c, and 216d. Input terminals of the first inverters 211a, 211b, 211c, and 211d are connected to lower data bit outputs L20a, L20b, L20c, and L20d of the latch unit 209, respectively, and second inverters 212a, 212b, The input terminals of 212c and 212d are connected to the upper data bit outputs U20a, U20b, U20c and U20d of the latch unit 209, respectively. The one input terminal and the type force terminal of the first NAND gates 213a, 213b, 213c, and 213d include the lower data bit outputs L20a, L20b, L20c and L20d of the latch unit 209 and the upper data bit outputs U20a, U20b, U20c and U20d terminals are respectively connected, and one input terminal and the type force terminal of the second NAND gates 214a, 214b, 214c, and 214d are output terminals and upper data bits of the first inverters 211a, 211b, 211c and 211d. It is connected to the outputs U20a, U20b, U20c, and U20d, respectively, and the one input terminal and the type force terminal of the third NAND gates 215a, 215b, 215c, and 215d are the lower data bit outputs L20a, L20b, L20c, and L20d. And an output terminal of the second inverters 212a, 212b, 212c, and 212d, respectively. In addition, the one input terminal and the type force terminal of the orifices 216a, 216b, 216c, and 216d include the lower data bit outputs L20a, L20b, L20c, and L20d of the latch unit 209 and the upper data bit outputs U20a, U20b, U20c and U20d) stages, respectively.

도 5에는 도 2의 색상선택신호발생부(22)의 회로도를 도시하였다. 도 5를 참조하면 색상선택신호발생부(22)는 클록신호 입력단에는 한 화면의 시작을 알리는 프레임신호(FRM)단이 접속된 5비트 카운터(220), 입력단이 5비트 카운터(220)의 출력단에 접속되어 32비트로 디코딩하는 5-32 디코더(222), 31비트의 초기색상선택데이터를 입력하여 저장하는 31비트 레지스터부(224), 일입력단은 5-32 디코더(222)의 출력단에 접속되고 타입력단은 31비트 레지스터부(224)의 출력단에 접속된 앤드게이트부(226), 및 입력단이 앤드게이트부(226)의 출력단에 접속된 오어게이트부(228)를 구비하고 있다.FIG. 5 is a circuit diagram of the color selection signal generator 22 of FIG. 2. Referring to FIG. 5, the color selection signal generation unit 22 includes a 5-bit counter 220 having a frame signal FRM terminal connected to a clock signal input terminal, and an output terminal of a 5-bit counter 220. A 5-32 decoder 222 connected to a 32-bit decoder for decoding in 32 bits, a 31-bit register section 224 for inputting and storing 31-bit initial color selection data, and one input terminal is connected to an output terminal of the 5-32 decoder 222, The type force stage includes an AND gate portion 226 connected to the output terminal of the 31-bit register portion 224, and an or gate portion 228 connected to the output terminal of the AND gate portion 226.

도 6에는 도 2의 색상선택제어부(23)의 구조를 나타낸 도면을 도시하였다. 도 6을 참조하면, 색상선택제어부(23)는 입력단이 제4 색상선택신호(G4)단자에 접속되고 게이트단이 제1 낸드게이트들(213a,213b,213c,213d, 도 4)의 출력단(21a1, 21b1, 21c1, 21d1)에 각각 접속된 제4 삼상게이트(234a,234b,234c,234d)와, 입력단이 제3 색상선택신호(G3)단자에 접속되고 게이트단이 제2 낸드게이트들(214a,214b,214c,214d, 도 4)의 출력단(21a2, 21b2, 21c2, 21d2)에 각각 접속된 제3 삼상게이트(233a,233b,233c,233d)와, 입력단이 제2 색상선택신호(G2)단자에 접속되고 게이트단이 제3 낸드게이트들(215a,215b,215c,215d, 도 4)의 출력단(21a3, 21b3, 21c3, 21d3)에 각각 접속된 제2 삼상게이트(232a,232b,232c,232d), 및 입력단이 제1 색상선택신호(G1)단자에 접속되고 게이트단이 제1 오어게이트들(216a,216b,216c,216d, 도 4)의 출력단(21a4, 21b4, 21c4, 21d4)에 각각 접속된 제1 삼상게이트(231a, 231b, 231c, 231d)를 구비하고 있다.FIG. 6 is a view showing the structure of the color selection controller 23 of FIG. Referring to FIG. 6, the color selection control unit 23 has an input terminal connected to a fourth color selection signal G4 terminal and a gate terminal of an output terminal of the first NAND gates 213a, 213b, 213c, 213d, and FIG. 4. Fourth three-phase gates 234a, 234b, 234c, and 234d connected to 21a1, 21b1, 21c1, and 21d1, respectively, an input terminal is connected to the third color selection signal G3 terminal, and a gate terminal is connected to the second NAND gates; Third three-phase gates 233a, 233b, 233c, and 233d connected to the output terminals 21a2, 21b2, 21c2, and 21d2 of 214a, 214b, 214c, and 214d (FIG. 4), respectively, and the input terminal has a second color selection signal G2. Second three-phase gates 232a, 232b, and 232c connected to the terminal and connected to the output terminals 21a3, 21b3, 21c3, and 21d3 of the third NAND gates 215a, 215b, 215c, and 215d, respectively. 232d), and an input terminal is connected to the first color selection signal G1 terminal, and the gate terminal is an output terminal 21a4, 21b4, 21c4, 21d4 of the first or gates 216a, 216b, 216c, 216d, and FIG. 4. First three-phase gates 231a, 231b, 231c, and 231d respectively connected to It is.

한편, 도 7에는 도 2의 MLS 디코더(24)의 회로도를 도시하였다. 그 설계원리를 이하에서 기술하기로한다. MLS 디코더(24)는 4개의 화소에 대한 점등신호인 온오프신호(onoff<4:1>)와, 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호(field<1:4>), 및 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호(m)를 입력하여 전압선택신호(sel<5:1>)를 출력하도록 설계되어져야 한다. 즉, m=1 일 때는,7 illustrates a circuit diagram of the MLS decoder 24 of FIG. 2. The design principle will be described below. The MLS decoder 24 is a field indicating an on-off signal (onoff <4: 1>), which is a lighting signal for four pixels, and a signal indicating a time corresponding to each equalization when the time for displaying one screen is divided into four equal parts. Signal (field <1: 4>) and the inversion control signal m for maintaining the physical characteristics of the liquid crystal by inverting the polarity of the driving voltage applied to the liquid crystal on every screen, and then the voltage selection signal (sel < 5: 1>). That is, when m = 1,

com1 com2 com3 com4 화소점등 세그멘트출력레벨com1 com2 com3 com4 Pixel lighting segment output level

이 적용되고, m=0 일 때는,Is applied, and when m = 0,

com1 com2 com3 com4 화소점등 세그멘트출력레벨com1 com2 com3 com4 Pixel lighting segment output level

이 적용되어져야 한다. 본 실시예에서는 수학식 1과 수학식 2에 나타낸 행렬식을 구현하기 위하여 상용적으로 구입할 수 있는 회로설계 프로그램을 사용하여 다음의,This should be applied. In this embodiment, using a commercially available circuit design program for implementing the determinants shown in equations (1) and (2),

module segdec (onoff, m, field, sel);module segdec (onoff, m, field, sel);

input m;input m;

input [4:1] onoff;input [4: 1] onoff;

input [4:1] field;input [4: 1] field;

output [5:1] sel;output [5: 1] sel;

reg [5:1] sel;reg [5: 1] sel;

wire [4:1] fonoff;wire [4: 1] fonoff;

wire [4:1] monoff;wire [4: 1] monoff;

assign fonoff = onoff[4:1] ^- field[4:1];assign fonoff = onoff [4: 1] ^-field [4: 1];

assign monoff = m ? fonoff : -fonoff;assign monoff = m? fonoff: -fonoff;

alwaysalways

case(monoff[4:1])case (monoff [4: 1])

4'b1111 : sel = 5'b10000;4'b1111: sel = 5'b10000;

4'b1110 : sel = 5'b01000;4'b1110: sel = 5'b01000;

4'b1101 : sel = 5'b01000;4'b1101: sel = 5'b01000;

4'b1011 : sel = 5'b01000;4'b1011: sel = 5'b01000;

4'b0111 : sel = 5'b01000;4'b0111: sel = 5'b01000;

4'b1100 : sel = 5'b00100;4'b1100: sel = 5'b00100;

4'b1010 : sel = 5'b00100;4'b1010: sel = 5'b00100;

4'b0110 : sel = 5'b00100;4'b0110: sel = 5'b00100;

4'b1001 : sel = 5'b00100;4'b1001: sel = 5'b00100;

4'b0101 : sel = 5'b00100;4'b0101: sel = 5'b00100;

4'b0011 : sel = 5'b00100;4'b0011: sel = 5'b00100;

4'b1000 : sel = 5'b00010;4'b1000: sel = 5'b00010;

4'b0100 : sel = 5'b00010;4'b0100: sel = 5'b00010;

4'b0010 : sel = 5'b00010;4'b0010: sel = 5'b00010;

4'b0001 : sel = 5'b00010;4'b0001: sel = 5'b00010;

4'b0000 : sel = 5'b00001;4'b0000: sel = 5'b00001;

endcaseendcase

endmoduleendmodule

과 같이 프로그래밍하고 이와같이 프로그래밍된 모듈의 조건들을 만족하는 회로를 합성하였다. 그 결과로서 도 7에 도시한 MLS 디코더(24)의 회로를 구현하였다. 도 7을 참조하면 MLS 디코더(24)는 색상선택제어부(22)로부터 출력된 색상선택신호(G1,G2,G3,G4)를 입력하는 제1 내지 제4 온오프신호(onoff<1>,onoff<2>,onoff<3>,onoff<4>)입력단과 선택신호를 출력하는 제1 내지 제5 전압선택신호(sel<1>,sel<2>,sel<3>,sel<4>,sel<5>)출력단을 구비하고 있다.We have synthesized the circuit as follows and the circuits satisfying the conditions of the module programmed as described above. As a result, the circuit of the MLS decoder 24 shown in FIG. 7 was implemented. Referring to FIG. 7, the MLS decoder 24 may include first to fourth on-off signals onoff <1> and onoff for inputting color selection signals G1, G2, G3 and G4 output from the color selection controller 22. <2>, onoff <3>, onoff <4>, the first to fifth voltage selection signals sel <1>, sel <2>, sel <3>, sel <4>, which output the input terminal and the selection signal. sel <5>) output stage.

도 8에는 도 2의 구동전압출력부(25)의 회로도를 도시하였다. 도 8을 참조하면 구동전압출력부(25)는 전압선택신호들(sel<1>,sel<2>,sel<3>,sel<4>,sel<5>)를 입력하여 전압레벨을 변환하여 출력하는 레벨쉬프터들(L251,L252,L253,L254,L255)과, 게이트단이 제1 레벨쉬프터(L251)의 출력단에 접속되고 소오스단이 제1 전압신호(v5)단에 접속된 앤모스게이트(251)와, 게이트단이 제2 내지 제4 선택신호(sel<2>,sel<3>,sel<4>)에 각각 접속되고 소오스단이 각각 제2 내지 제4 전압신호(v4,v3,v2)단에 접속된 제1 내지 제3 전송게이트(252,253,254), 및 게이트단이 제5 선택신호(sel<5>)단에 접속되고 소오스단이 제5 전압신호(v1)단에 접속된 피모스게이트(255)를 구비하고 있다.FIG. 8 is a circuit diagram of the driving voltage output unit 25 of FIG. 2. Referring to FIG. 8, the driving voltage output unit 25 inputs voltage selection signals sel <1>, sel <2>, sel <3>, sel <4>, and sel <5> to convert voltage levels. And level shifters L251, L252, L253, L254, L255 outputted through the gate, and a gate terminal connected to an output terminal of the first level shifter L251, and a source terminal connected to a first voltage signal v5 terminal. The gate 251 and the gate terminal are respectively connected to the second to fourth selection signals sel <2>, sel <3> and sel <4>, and the source terminals are respectively the second to fourth voltage signals v4, first to third transfer gates 252, 253 and 254 connected to the v3 and v2 stages, and a gate terminal to the fifth select signal sel <5> stage and a source terminal to the fifth voltage signal v1 stage. PMOS gate 255 is provided.

이상과 같은 계조선택장치의 동작을 이하에서 설명하기로 한다.The operation of the gradation selection device as described above will be described below.

본 발명에 따른 계조선택장치의 쉬프트레지스터/래치(20)에는 4개의 화소(미도시)에서 4 계조를 표시하기 위한 2비트의 데이터(D1,D0)가 입력된다. 쉬프트레지스터/래치(20)의 하위비트플립플롭들(201,203,205,207)과 상위비트플립플롭들(202,204,206,208)은 외부클록신호(CLK)에 동기되어 각각 2비트 데이터(D1,D0)의 하위비트 데이터(D0)와 상위비트 데이터(D1)를 동시에 입력하여 쉬프트시켜 출력한다. 만일 외부클록신호(CLK)가 4번 입력되면 래치클록신호(LCLK)가 래치부(209)에 입력되어 하위비트플립플롭들(201,203,205,207)과 상위비트플립플롭들(202,204,206,208)의 각각에서 출력되는 8비트의 데이터는 래치부(209)에서 래치되고 하위비트데이터출력단(L20a,L20b,L20c,L20d)과 상위비트데이터출력단(U20a,U20b,U20c,U20d)을 통하여 2비트 디코더부(21)로 출력된다.In the shift register / latch 20 of the gradation selection device according to the present invention, two bits of data D1 and D0 for displaying four gradations in four pixels (not shown) are input. The lower bit flip-flops 201, 203, 205 and 207 and the upper bit flip flops 202, 204, 206 and 208 of the shift register / latch 20 are synchronized with the external clock signal CLK, respectively, and the lower bit data D0 of the 2-bit data D1 and D0. ) And the upper bit data D1 are simultaneously input and shifted. If the external clock signal CLK is input four times, the latch clock signal LCLK is input to the latch unit 209 to be output from each of the lower bit flip-flops 201, 203, 205, 207 and the upper bit flip flops 202, 204, 206, and 208. Bit data is latched by the latch unit 209 and output to the 2-bit decoder unit 21 through the lower bit data output terminals L20a, L20b, L20c, L20d and the upper bit data output terminals U20a, U20b, U20c, and U20d. do.

2비트 디코더부(21)는 래치부(209)로부터 출력된 하위비트데이터출력(L20a,L20b,L20c,L20d)신호와 상위비트데이터출력(U20a,U20b,U20c,U20d)신호를 입력하여 디코딩하며 결과적인 진리표는 다음의 표 1과 같다.The 2-bit decoder 21 inputs and decodes the lower bit data output (L20a, L20b, L20c, L20d) signals and the upper bit data output (U20a, U20b, U20c, U20d) signals output from the latch unit 209. The resulting truth table is shown in Table 1 below.

U20a U20a L20aL20a 21a121a1 21a221a2 21a321a3 21a421a4 00 00 1One 1One 1One 00 00 1One 1One 1One 00 1One 1One 00 1One 00 1One 1One 1One 1One 00 1One 1One 1One

한편, 색상선택신호발생부(22)의 5비트카운터(220)에 한 화면의 시작을 알리는 프레임신호(FRM)가 입력되면, 상기 프레임신호(FRM)에 동기되어 5비트카운터(220)가 동작을 개시하여 카운트신호(미도시)를 출력한다. 5-32 디코더(222)는 5비트의 상기 카운트신호를 입력하여 32비트로 디코딩한다. 4개의 각 31비트 레지스터(224)에 입력되는 초기색상선택데이터는 레지스터의 저장클록신호(CLK)에 동기되어 저장되고 출력된다. 5-32 디코더(222)의 출력과 31비트 레지스터부(224)의 출력은 앤드게이트부(226)에 의하여 논리곱이 되고, 오어게이트부(228)에 의하여 논리합이 되어 색상선택신호(G1,G2,G3,G4)를 출력한다. 따라서, 이와 같은 색상선택신호(G1,G2,G3,G4)는 31 화면을 주기로 반복하여 레지스터부(224)의 각 레지스터의 데이터값을 출력하게 되고 액정표시패널에서 각 화소는 각 색상선택신호(G1,G2,G3,G4)에 해당하는 색상(내지는 명암)을 표시하게 된다.Meanwhile, when the frame signal FRM indicating the start of one screen is input to the 5-bit counter 220 of the color selection signal generator 22, the 5-bit counter 220 operates in synchronization with the frame signal FRM. Starts to output a count signal (not shown). The 5-32 decoder 222 receives the count signal of 5 bits and decodes it into 32 bits. Initial color selection data input to each of the four 31-bit registers 224 is stored and output in synchronization with the storage clock signal CLK of the register. The output of the 5-32 decoder 222 and the output of the 31-bit register unit 224 are ANDed by the AND gate unit 226, and are ORed by the OR gate unit 228, and thus the color selection signals G1 and G2. , G3, G4) is output. Accordingly, the color selection signals G1, G2, G3, and G4 repeat the 31 screen cycles to output data values of the registers of the register unit 224, and each pixel in the liquid crystal display panel displays each color selection signal ( Colors (or contrasts) corresponding to G1, G2, G3, and G4) are displayed.

색상선택제어부(23)에서, 제4 삼상게이트(234a,234b,234c,234d)는 출력신호(21a1,21b1,21c1,21d1)에 각각 응답하여 제4 색상선택신호(G4)를 출력하고, 제3 삼상게이트(233a,233b,233c,233d)는 출력신호(21a2,21b2,21c2,21d2)에 각각 응답하여 제3 색상선택신호(G3)를 출력한다. 또한, 제2 삼상게이트(232a,232b,232c,232d)는 출력신호(21a3,21b3,21c3,21d3)에 각각 응답하여 제2 색상선택신호(G2)를 출력하며, 제1 삼상게이트(231a,231b,231c,231d)는 출력신호(21a4,21b4,21c4,21d4)에 각각 응답하여 제1 색상선택신호(G1)를 출력한다. 이때, 색상신호발생부(22)로부터 출력된 제1 색상선택신호 내지 제4 색상선택신호(G1,G2,G3,G4)는 쉬프트레지스터(20)에 있어 2비트 데이터(D1,D0)가 외부 클록신호(CLK)에 동기되어 순차적으로 쉬프트됨으로써 프레임레이트제어(FRC: frame rate control)를 위하여 순환적으로 점멸되는 온오프신호(onoff<1>,onoff<2>,onoff<3>,onoff<4>)를 출력하게 된다.In the color selection controller 23, the fourth three-phase gates 234a, 234b, 234c, and 234d output the fourth color selection signal G4 in response to the output signals 21a1, 21b1, 21c1, and 21d1, respectively. The three-phase gates 233a, 233b, 233c, and 233d output the third color selection signal G3 in response to the output signals 21a2, 21b2, 21c2, and 21d2, respectively. In addition, the second three-phase gates 232a, 232b, 232c, and 232d output the second color selection signal G2 in response to the output signals 21a3, 21b3, 21c3, and 21d3, respectively, and the first three-phase gates 231a, The 231b, 231c, and 231d output the first color selection signal G1 in response to the output signals 21a4, 21b4, 21c4, and 21d4, respectively. At this time, the first to fourth color selection signals G1, G2, G3, and G4 output from the color signal generator 22 are external to 2-bit data D1 and D0 in the shift register 20. On-off signals cyclically flashing for frame rate control (FRC) by being sequentially shifted in synchronization with the clock signal CLK (onoff <1>, onoff <2>, onoff <3>, onoff < 4>).

MLS 디코더(24)는 4개의 화소에 대한 점등신호인 온오프신호(onoff<4:1>: 이하에서 <m:n>의 기호는 m 비트로 이루어지는 신호중 n 비트를 선택하여 출력 또는 입력하는 것을 나타내는 것으로 사용한다.)와, 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호(field<4:1>), 및 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호(m)를 입력하여 상기 수학식 1과 상기 수학식 2를 계산함으로써 해당 전압레벨을 선택하는 출력신호인 구동전압선택신호(sel<5:1>)를 출력한다. 즉, 하나의 화면을 구성하는 프레임을 디스플레이하는 동안에 4번에 걸쳐 동시 구동되며 각 동시 구동되는 것을 필드로 정의한다. 이때 각 필드에서 세그멘트 출력단으로 출력되는 전압의 레벨은 각각 상기 수학식 1과 상기 수학식 2에 나타낸 F1, F2, F3, F4가 된다.The MLS decoder 24 uses an on-off signal (onoff <4: 1>: hereinafter <m: n>), which is a lighting signal for four pixels, to select and output or input n bits of a signal consisting of m bits. The field signal (field <4: 1>), which is a signal indicating the time corresponding to each equal division when the time for displaying a screen is divided into four equal parts, and the polarity of the driving voltage applied to the liquid crystal. The driving voltage selection signal, which is an output signal for selecting a corresponding voltage level by inputting an inversion control signal m to maintain the physical characteristics of the liquid crystal by inverting every screen and calculating Equation 1 and Equation 2 sel <5: 1>). That is, while displaying a frame constituting one screen, it is simultaneously driven four times, and each simultaneous driving is defined as a field. At this time, the level of the voltage output to the segment output terminal in each field is F1, F2, F3, F4 shown in Equations 1 and 2, respectively.

구동전압출력부(25)에서, 앤모스게이트(251)는 제1 선택신호(sel<1>)에 응답하여 제1 전압신호(v5)를 출력하고, 제1 내지 제3 전송게이트(252,253,254)는 제2 내지 제4 선택신호(sel<2>,sel<3>,sel<4>)에 응답하여 각각 제2 내지 제4 전압신호(v4,v3,v2)를 출력한다. 또한, 피모스게이트(255)는 제5 선택신호(sel<5>)에 응답하여 제5 전압신호(v1)를 출력한다.In the driving voltage output unit 25, the NMOS gate 251 outputs the first voltage signal v5 in response to the first selection signal sel <1>, and transmits the first to third transfer gates 252, 253, and 254. Outputs second to fourth voltage signals v4, v3 and v2 in response to the second to fourth selection signals sel <2>, sel <3> and sel <4>, respectively. In addition, the PMOS gate 255 outputs the fifth voltage signal v1 in response to the fifth selection signal sel <5>.

본 실시예에서는 32계조에서 4계조를 선택할 수 있는 계조선택장치를 일예로써 설명하였다. 하지만, 당업자에 의하여 이해되어지는 바와 같이 본 발명은 그 이상 또는 그 이하의 계조에서 소정의 계조를 선택할 수 있게끔 적절하게 변형하여 실시하는 것이 가능하며 따라서 본 발명의 범위는 상술한 실시예에 한정되지 않는 것으로 이해되어져야 할것이다.In the present embodiment, a gradation selection device capable of selecting four gradations from 32 gradations has been described as an example. However, as will be appreciated by those skilled in the art, the present invention can be modified as appropriate so that a predetermined gray level can be selected from higher or lower gray levels, and thus the scope of the present invention is not limited to the above-described embodiment. It should be understood that it does not.

상술한 바와 같이 본 발명에 의한 계조선택장치는 소정 수의 계조 표시를 프레임레이트 제어(FRC) 방식으로 함에 있어서 액정 패널의 특성에 적합하게 등간격으로 색상을 표시할 수 있다.As described above, the gradation selection apparatus according to the present invention can display colors at equal intervals to suit the characteristics of the liquid crystal panel in the display of a predetermined number of gradations in the frame rate control (FRC) method.

도 1은 종래의 계조선택장치에서의 실효전압에 따른 투과율의 관계를 도시한 그래프이다.1 is a graph showing the relationship of transmittance according to the effective voltage in the conventional gradation selection device.

도 2는 본 발명의 실시예에 의한 계조선택장치의 구조를 도시한 도면이다.2 is a diagram showing the structure of a gradation selection device according to an embodiment of the present invention.

도 3은 도 2의 쉬프트레지스터/래치의 구조를 도시한 회로도이다.FIG. 3 is a circuit diagram illustrating a structure of the shift register / latch of FIG. 2.

도 4는 도 2의 2비트 디코더부의 구조를 도시한 회로도이다.4 is a circuit diagram illustrating a structure of a 2-bit decoder of FIG. 2.

도 5는 도 2의 색상선택신호발생부의 구조를 도시한 회로도이다.FIG. 5 is a circuit diagram illustrating a structure of a color selection signal generator of FIG. 2.

도 6은 도 2의 색상선택제어부의 구조를 도시한 회로도이다.FIG. 6 is a circuit diagram illustrating a structure of a color selection controller of FIG. 2.

도 7은 도 2의 MLS 디코더의 구조를 도시한 회로도이다.FIG. 7 is a circuit diagram illustrating a structure of the MLS decoder of FIG. 2.

도 8은 도 2의 구동전압출력부의 구조를 도시한 회로도이다.FIG. 8 is a circuit diagram illustrating a structure of a driving voltage output unit of FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20...쉬프트레지스터/래치, 21...2비트 디코더부,20 ... shift register / latch, 21 ... 2-bit decoder

22...색상선택신호발생부, 23...색상선택제어부,22 ... color selection signal generating section, 23 ... color selection control section,

24...MLS 디코더, 25...구동전압출력부.24 ... MLS decoder, 25 ... driving voltage output.

D1, D0...2비트 데이터, CLK...외부 클록신호,D1, D0 ... 2 bit data, CLK ... external clock signal,

LCLK...래치클록신호, v1,v2,v3,v4,v5...구동신호,LCLK ... latch clock signal, v1, v2, v3, v4, v5 ... drive signal,

m...반전제어신호, field<1> ~ field<4>...필드신호.m ... inversion control signal, field <1> to field <4> ... field signal.

Claims (7)

액정표시장치의 각 화소를 4 개의 계조로 나누어 프레임레이트를 제어함으로써 색상이나 명암을 제어하는 프레임레이트 제어방식의 계조선택장치에 있어서,In the gradation selection method of the frame rate control method of controlling the color or contrast by dividing each pixel of the liquid crystal display into four gradations to control the frame rate, 4개의 화소에서 4 계조를 표시하기 위한 2 비트의 데이터와 외부 클록신호를 입력하여 상기 2 비트 데이터를 외부클록신호에 동기되어 순차적으로 쉬프트하고 래치하는 쉬프트레지스터/래치;A shift register / latch for inputting two-bit data and an external clock signal for displaying four gray levels in four pixels to sequentially shift and latch the two-bit data in synchronization with an external clock signal; 상기 쉬프트레지스터/래치의 출력 데이터를 입력하고 디코딩하여 디코딩 신호를 출력하는 2비트 디코더부;A two-bit decoder configured to input and decode the output data of the shift register / latch to output a decoded signal; 4 계조로 나뉘어진 31개의 화면의 초기 색상신호를 각 4 계조씩 순차적으로 선택하여 색상선택신호를 출력하는 색상선택신호발생부;A color selection signal generator which sequentially selects initial color signals of 31 screens divided into four gray levels and outputs a color selection signal by four gray levels; 상기 색상선택신호를 입력하고 상기 디코딩 신호에 응답하여 프레임레이트 제어를 위한 온오프신호를 출력하는 색상선택제어부;A color selection controller for inputting the color selection signal and outputting an on / off signal for frame rate control in response to the decoding signal; 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호와 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호를 입력하고 상기 온오프신호에 응답하여 5 종류의 전압선택신호를 출력하는 MLS 디코더; 및Inverting to maintain the physical characteristics of the liquid crystal by inverting the polarity of the field signal and the driving voltage applied to the liquid crystal for each screen when the screen is divided into 4 equal parts by the time. An MLS decoder configured to input a control signal and output five kinds of voltage selection signals in response to the on / off signal; And 상기 전압선택신호를 입력하여 내부 제어를 위해 적절한 레벨로 변환하고 5 등분된 액정화소 구동전압을 갖는 구동신호를 선택하여 세그멘트출력신호를 출력하는 구동전압 출력부;를 포함하는 것을 특징으로 하는 계조선택장치.And a driving voltage output unit for inputting the voltage selection signal to convert it to an appropriate level for internal control and selecting a driving signal having a liquid crystal pixel driving voltage divided into five parts and outputting a segment output signal. Device. 제1항에 있어서, 상기 쉬프트레지스터/래치는,The method of claim 1, wherein the shift register / latch, 상기 2 비트의 데이터신호가 각각 입력되는 제1 플립플롭과 제2플립플롭;A first flip flop and a second flip flop to which the two-bit data signal is input; 입력단이 상기 제1 플립플롭과 상기 제2플립플롭의 출력단자에 접속된 제3 플립플롭과 제4 플립플롭;A third flip flop and a fourth flip flop having an input terminal connected to an output terminal of the first flip flop and the second flip flop; 입력단이 상기 제3 플립플롭과 상기 제4 플립플롭의 출력단자에 접속된 제5 플립플롭과 제6 플립플롭;A fifth flip flop and a sixth flip flop having an input terminal connected to an output terminal of the third flip flop and the fourth flip flop; 입력단이 상기 제5 플립플롭과 상기 제6 플립플롭의 출력단자에 접속된 제7 플립플롭과 제8 플립플롭; 및A seventh flip flop and an eighth flip flop having an input terminal connected to an output terminal of the fifth flip flop and the sixth flip flop; And 8개의 플립플롭들을 구비하고 각 플립플롭의 클록 입력단은 상기 외부 클록신호가 4번 입력되면 액티브 상태로 되는 래치클록신호단이 접속되며 각 입력단은 상기 제1 플립플롭 내지 제8 플립플롭의 출력단에 접속된 래치부;를 포함하는 것을 특징으로 하는 계조선택장치.Equipped with eight flip-flops, a clock input terminal of each flip-flop is connected to a latch clock signal terminal that becomes active when the external clock signal is input four times, and each input terminal is connected to an output terminal of the first to eighth flip-flops. And a latch unit connected thereto. 제1항에 있어서, 상기 2비트 디코더부는, The method of claim 1, wherein the 2-bit decoder, 상기 2비트 데이터신호의 하위데이터비트에 대응되는 하위비트플립플롭들의 데이터 출력단에 각각 접속된 제1 인버터들;First inverters connected to data output terminals of lower bit flip-flops corresponding to lower data bits of the 2-bit data signal; 상기 2비트 데이터신호의 상위데이터비트에 대응되는 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제2 인버터들;Second inverters connected to data output terminals of upper bit flip-flops corresponding to upper data bits of the 2-bit data signal; 일입력단과 타입력단이 상기 하위비트플립플롭들과 상기 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제1 낸드게이트들;First NAND gates having one input terminal and a type force terminal connected to data bits of the lower bit flip flops and the upper bit flip flops, respectively; 일입력단과 타입력단이 상기 제1 인버터들의 출력단과 상기 상위비트플립플롭들의 데이터 출력단에 각각 접속된 제2 낸드게이트들;Second NAND gates having one input terminal and a type force terminal connected to an output terminal of the first inverters and a data output terminal of the upper bit flip-flop, respectively; 일입력단과 타입력단이 상기 하위비트플립플롭들의 데이터 출력단과 상기 제2 인버터들의 출력단에 각각 접속된 제3 낸드게이트들; 및 Third NAND gates having one input terminal and a type force terminal connected to a data output terminal of the lower bit flip-flops and an output terminal of the second inverters, respectively; And 일입력단과 타입력단이 상기 하위비트플립플롭들과 상위비트플립플롭들의 데이터 출력단에 각각 접속된 오어게이트들을 포함하는것을 특징으로 하는 계조선택장치.And an orifice connected to one input terminal and a type force terminal respectively to the data output terminals of the lower bit flip flops and the upper bit flip flops. 제1항에 있어서, 상기 색상선택신호발생부는,The method of claim 1, wherein the color selection signal generation unit, 한 화면의 시작을 알리는 프레임신호가 입력되면 상기 프레임신호에 동기되어 카운팅 동작을 개시하여 카운트신호를 출력하는 5비트 카운터;A 5-bit counter which starts a counting operation in synchronization with the frame signal and outputs a count signal when a frame signal indicating the start of one screen is input; 5비트의 상기 카운트신호를 입력하여 32비트로 디코딩하는 5-32 디코더;A 5-32 decoder which inputs the count signal of 5 bits and decodes it into 32 bits; 초기색상선택데이터를 입력하여 레지스터의 저장클록신호에 동기되어 31비트씩 쉬프트하면서 출력하는 31비트 레지스터부;A 31-bit register section for inputting initial color selection data and outputting the shifted bits by 31 bits in synchronization with the storage clock signal of the register; 상기 5-32 디코더의 출력과 상기 31비트 레지스터부의 출력을 입력하여 논리곱하는 앤드게이트부; 및An AND gate unit for inputting and ANDing the output of the 5-32 decoder and the output of the 31-bit register unit; And 상기 앤드게이트부의 출력을 논리곱하여 상기 색상선택신호를 출력하는 오어게이트부;를 포함하는것을 특징으로 하는 계조선택장치.And an or gate unit for performing an AND operation on the output of the AND gate unit to output the color selection signal. 제1항에 있어서, 상기 색상선택제어부는 입력단이 색상선택신호단자에 접속되고 출력단이 상기 MLS 디코더의 온오프신호단에 접속된 4개의 3상 게이트들을 포함하는것을 특징으로 하는 계조선택장치.The gradation selection device of claim 1, wherein the color selection control unit comprises four three-phase gates having an input terminal connected to a color selection signal terminal and an output terminal connected to an on / off signal terminal of the MLS decoder. 제1항에 있어서, 상기 MLS 디코더는 4개의 화소에 대한 점등신호인 온오프신호와 한 화면이 디스플레이되는 시간을 4등분하였을 때 각 등분에 해당하는 시간을 알려주는 신호인 필드신호와 액정에 인가되는 구동전압의 극성을 매 화면마다 반전시킴으로써 액정의 물리적인 특성을 유지하도록 하기 위한 반전제어신호 및 상기 색상선택제어부의 출력신호인 온오프신호를 입력하여 프레임레이트 제어에 필요한 필드제어 및 반전제어를 수행하고 액정의 특성을 고려하여 소정의 등분된 구동전압을 적절하게 선택하도록 디코딩함으로써 5종류의 전압선택신호를 출력하는것을 특징으로 하는 계조선택장치.2. The MLS decoder of claim 1, wherein the MLS decoder is applied to a field signal and a liquid crystal, which is a signal indicating a time corresponding to each equality when the ON / OFF signal that is a lighting signal for four pixels and the time when one screen is displayed are divided into four equal parts. By inverting the polarity of the driving voltage to be applied to each screen, the inversion control signal for maintaining the physical characteristics of the liquid crystal and the on / off signal, which is an output signal of the color selection control unit, are input to perform field control and inversion control necessary for frame rate control. And gradation selection device for outputting five kinds of voltage selection signals by decoding to appropriately select a predetermined equal drive voltage in consideration of the characteristics of the liquid crystal. 제1항에 있어서, 상기 구동전압출력부는,The method of claim 1, wherein the driving voltage output unit, 상기 MLS 디코더의 출력신호인 전압선택신호들을 입력하여 전압레벨을 변환하는 5개의 레벨쉬프터; 및Five level shifters for converting voltage levels by inputting voltage selection signals that are output signals of the MLS decoder; And 게이트단이 상기 레벨쉬프터의 출력단에 각각 접속되고 입력단이 5 등분된 액정화소 구동전압을 갖는 구동신호단에 각각 접속된 모스게이트 및 전송게이트들;을 포함하는것을 특징으로 하는 계조선택장치.And a MOS gate and a transfer gate respectively connected to a driving signal terminal having a gate terminal respectively connected to an output terminal of the level shifter, and an input terminal having a liquid crystal pixel driving voltage divided into five equal parts.
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