JP2609440B2 - Drive device and method for liquid crystal display device - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、中間調表示を可能とし
た液晶表示装置の駆動装置及び方法に関する。 【０００２】 【従来の技術】液晶表示装置での中間調表示方式として
は、例えば特開昭５８−５７１９２号公報に開示される
ように、高速ブリンク表示を用いて実現する方法が知ら
れている。 【０００３】以下、かかる従来技術を図７〜図１０を用
いて説明する。 【０００４】図７は従来の液晶表示装置を示すブロック
図であって、１は表示アドレス発生回路、２，３はメモ
リ、４は切換え信号発生回路、５はメモリ切換え回路、
６は表示データ生成回路、７は液晶表示パネルである。 【０００５】同図において、表示アドレス発生回路１か
らの表示アドレス８はメモリ２，３に同時に入力され、
これらメモリ２，３からは文字コードが出力される。切
換え信号発生回路４からメモリ切換え回路５に切換え信
号が供給され、切換え信号が「ハイ」レベル（以下、
“Ｈ”という）のとき、メモリ２から読み出された文字
コードがメモリ切換え回路５を介して表示データ生成回
路６に、逆に、「ロー」レベル（以下、“Ｌ”という）
のとき、メモリ３から読み出された文字コードがメモリ
切換え回路５を介して表示データ生成回路６に供給され
る。切換え信号は液晶表示パネル７での１画面分の表示
期間毎に、“Ｈ”，“Ｌ”，“Ｈ”………とレベルが反
転し、このために、第１番目の画面（第１フレームとい
う。以下同じ）の表示時に、メモリ２の内容がメモリ切
換え回路５で選択されて表示データ生成回路６に供給さ
れるとすると、次の第２フレームの表示時には、メモリ
３の内容がメモリ切換え回路５で選択されて表示データ
生成回路６に供給される。表示データ生成回路６では、
供給された文字コードを文字パターンに変換し、表示デ
ータ９として液晶表示パネル７に出力する。 【０００６】一方、液晶表示パネル７で表示される文字
を「Ａ」，「Ｂ」，「Ｃ」とし、文字「Ｂ」を中間調で
表示すべきものとすると、メモリ２においては、図８
（ａ）に示すように、文字「Ａ」，「Ｂ」，「Ｃ」を表
わすコードであるコードＡ，Ｂ，Ｃが記憶されている
が、メモリ３においては、図８（ｂ）に示すように、文
字「Ａ」，「Ｃ」を表わすコードであるコードＡ，Ｃは
記憶されているが、中間調表示すべき文字「Ｂ」を表わ
すコードＢは記憶されていない。 【０００７】そこで、メモリ切換え回路５が、上記のよ
うに、メモリ２，３の出力を１フレーム毎に交互に選択
すると、液晶表示パネル７では、第１フレームで、図９
（ａ）に示すように、文字「Ａ」，「Ｂ」，「Ｃ」が夫
々表示される。第２フレームでは、図９（ｂ）に示すよ
うに、文字「Ａ」，「Ｃ」が表示されるが、文字「Ｂ」
は表示されない。 【０００８】このように、文字「Ａ」，「Ｃ」は全フレ
ームで表示されるが、文字「Ｂ」は１画面毎に表示、非
表示が繰り返され、この結果、図９（ｃ）に示すよう
に、文字「Ｂ」は中間調の表示となる。 【０００９】 【発明が解決しようとする課題】しかし、画面表示の周
波数を６０Ｈｚとすると、文字「Ｂ」は３０Ｈｚ繰り返
しで表示されることとなり、中間調表示されるものの、
フリッカと呼ぶちらつきが目立つという欠点があった。 【００１０】また、直流電圧の印加に伴なう特性劣化を
防止するために、液晶表示パネル７には、交流化した表
示データ信号を与えなければならない。そのために、図
７では省略しているが、液晶表示パネル７には交流化信
号を与え、フレーム毎に表示データ信号の極性を変換さ
せている。 【００１１】即ち、図１０に示すように、第１，３，５
フレームでは極性が「＋」の表示データ信号が、第２，
４，６フレームでは極性が「−」の表示データ信号が夫
々液晶表示パネル７に印加されるように、交流化信号が
与えられる。 【００１２】これに対して、図７に示す従来技術による
液晶表示装置においては、中間調表示すべき文字「Ｂ」
の表示領域についてみると、偶数フレームでは、表示デ
ータ信号が出力されないために、図１０に示すように、
液晶に印加される表示データ信号の極性は１フレーム毎
に「＋」，「±０」，「＋」，「±０」と、「＋」とな
る。従って、液晶には、奇数フレームにのみ電圧が印加
され、しかも、その電圧の極性は「＋」と一定であるか
ら、液晶には積分効果によって直流電圧が印加されるこ
ととなり、液晶パネルの寿命を短かくするという問題が
あった。 【００１３】本発明の目的は、かかる従来技術の問題を
解消し、フリッカの発生や液晶表示パネルの特性劣化を
防止して複数の中間調表示を可能とした液晶表示装置の
駆動装置及び方法を提供することにある。 【００１４】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、垂直方向に配置された複数の表示ブロッ
クから構成された表示ブロック群が多数配列され、該複
数の表示ブロックに表示データに応じた表示パターンを
表示する液晶表示手段に対して中間調表示を行なう液晶
表示装置の駆動装置において、該表示ブロック群内で一
様な中間調表示を行なうために、連続する複数のフレー
ムからなるフレーム群の各々のフレーム毎に、該表示ブ
ロック群での該各表示ブロックを表示状態もしくは非表
示状態に制御する第１の手段と、該フレーム群内におい
て、該表示ブロック群を構成している該表示ブロックす
べてを同じ割合で表示状態，非表示状態とし、かつ該フ
レーム群を構成している夫々のフレームにおいて、該表
示ブロック群を構成している該表示ブロックの少なくと
も１つは非表示状態とし、かつ連続するフレーム群にお
いて、該表示ブロック群を構成している該表示ブロック
が該フレーム群内において非表示状態となる順序が異な
るように、該第１の手段に指示する第２の手段とを有す
る。また、本発明は、垂直方向に配置された複数の表示
ブロックで表示パターンの表示領域を形成する表示ブロ
ック群が多数配列された液晶表示装置の駆動方法におい
て、 連続する複数のフレームをフレーム群として、該フ
レーム群夫々のフレーム毎に、該表示ブロック群夫々の
該表示ブロックを表示状態もしくは非表示状態にし、 該
表示ブロック群において、同じ表示ブロック群夫々の該
表示ブロックが表示状態と非表示状態となる割合を互い
に等しくし、 該フレーム群夫々のフレームにおいて、該
表示ブロック群の少なくとも１つの表示ブロックを非表
示状態とし、 かつ連続する該フレーム群において、該表
示ブロック群を構成している該表示ブロックが該フレー
ム群内において非表示状態となる順序が異なるように
し、 該表示ブロック群で表示される該表示パターンを中
間調表示するようにする。 【００１５】 【作用】上述の構成により、本発明によれば、各表示ブ
ロックの表示データの表示回数に応じた中間調が得ら
れ、表示内容のフリッカが目立たず、また、液晶表示パ
ネルでは、直流電圧が印加されない。 【００１６】 【実施例】以下、本発明の実施例を図面を用いて説明す
る。 【００１７】図１は本発明による液晶表示装置の駆動装
置及び方法の一実施例を示すブロック図であって、１０
は表示メモリ、１１は属性メモリ、１２は発振器、１３
はタイミング信号発生回路、１４はフレームカウンタ、
１５はラインカウンタ、１６は表示制御回路、１７はゲ
ート回路であり、図７に対応する部分には同一符号をつ
けている。 【００１８】図１において、表示メモリ１０には、表示
すべき文字を表わすべくコードが記憶され、属性メモリ
１１には、表示メモリ１０の文字コード毎に中間調表示
すべきか否かを表わすデータが記憶されている。 【００１９】発振器１２からのクロックに同期して表示
アドレス発生回路１から表示アドレス８が出力され、表
示メモリ１０と属性メモリ１１とに供給される。表示メ
モリ１０からは表示アドレス８に従って表示する文字に
対する文字コードが出力され、表示データ生成回路６に
供給されて、この文字コードに対応した文字のパターン
を表わす表示データ９が生成される。また、属性メモリ
１１からは、表示データ生成回路６から出力された表示
データ９を中間調表示すべきか否かを表わす属性信号２
０が読み出される。この属性信号２０は、中間調表示す
べき文字に対しては“Ｈ”、通常表示すべき文字に対し
ては“Ｌ”となる。 【００２０】一方、発振器１２からのクロックによって
タイミング信号発生回路１３からは画面の始まりを示す
フレームパルス信号１８と、ラインの始まりを示すライ
ンパルス信号１９とを出力する。いま、例えば、液晶表
示パネル７での画面のライン数を２００とすると、タイ
ミング信号発生回路１３からは、ラインパルス信号１９
が２００個出力される毎にフレームパルス信号１８が出
力される。これらフレームパルス信号１８とラインパル
ス信号１９とは、液晶表示パネル１７に供給され、これ
らに同期して表示が行なわれるとともに、フレームパル
ス信号１８はフレームカウンタ１４に、ラインパルス信
号１９はラインカウンタ１５に夫々供給される。 【００２１】フレームカウンタ１４、ラインカウンタ１
５のカウント値は、表示制御回路１６に供給される。こ
の表示制御回路１６は、属性メモリ１１からの属性信号
２０が“Ｈ”となると、上記カウント値で決まるライン
番号を指定し、中間調表示すべき文字のこのライン番号
に合ったラインの表示データ９が表示データ生成回路６
から出力されるタイミングに合わせて表示禁止信号２１
を出力する。これによってゲート回路１７はＯＦＦし、
指定されたラインの表示データ９は液晶表示パネル７に
供給されない。 【００２２】表示データ９がゲート回路１７で遮断され
るラインは１フレーム毎に異なり、これによって指定さ
れた文字は中間調表示される。 【００２３】図２は図１におけるフレームカウンタ１
４、ラインカウンタ１５、表示制御回路１６及びゲート
回路１７の一具体例を示すブロック図であって、２３は
１／４分周回路、２４は設定用シフトレジスタ、２５は
フレーム用シフトレジスタ、２６〜２９は論理積回路、
３０は論理和回路、３１は負論理出力の論理積回路、３
２はライン用シフトレジスタ、３３は論理積回路であ
り、図１に対応する部分には同一符号をつけている。 【００２４】次に、この具体例の動作を図３を用いて説
明するが、ここでは、１文字のライン数を８とし、ま
た、表示データ生成回路６が生成する表示データ９は８
ビットで構成されているものとする。また、シフトレジ
スタ２４，２５，３２は夫々４つの出力端子を有し、４
ビット構成の値を出力する。 【００２５】いま、のフレームパルス信号１８が入力
され、図３（ａ）に示すように、１／４分周回路２３か
らクロック４４が出力されたとする。このクロック４４
により、フレーム用シフトレジスタ２５では、初期値設
定用シフトレジスタ２４に格納されている値が設定され
て初期化される。この場合、フレーム用シフトレジスタ
２５は、その出力３６が“Ｈ”に、出力３７〜３９が
“Ｌ”に初期化されたものとする。従って、このとき、
初期値設定用シフトレジスタ２４の出力３４は“Ｈ”で
他は“Ｌ”であるが、フレーム用シフトレジスタ２５の
上記初期化後、クロック４４により、初期値設定用シフ
トレジスタ２４は１ステップシフトし、その出力３４は
“Ｈ”から“Ｌ”に、出力３５は“Ｌ”から“Ｈ”に反
転し、残りの出力は“Ｌ”のままで次の初期化の準備が
行なわれる。フレーム用のシフトレジスタ２５の出力３
６〜３９のレベルは、次のフレームパルス信号１８が入
力されるまで保持される。 【００２６】このように、のフレームパルス信号１８
が入力されてフレーム用シフトレジスタ２５が初期化さ
れるが、その後、のラインパルス信号１９が入力され
たとき、図３（ｂ）に示すように、ライン用シフトレジ
スタ３２の出力４０が“Ｈ”に、他の出力４１〜４３が
“Ｌ”となったとすると、このとき、フレーム用シフト
レジスタ２５の出力３６が“Ｈ”、出力３７〜３９が
“Ｌ”であるから、表示制御回路１６では、論理積回路
２６の出力のみが“Ｈ”となり、論理和回路３０から
“Ｈ”の信号４５が出力される。ライン用シフトレジス
タ３２では、４つのラインパルス信号１９が供給される
毎に“Ｈ”なる出力が巡し、このために、１，５，……
…，（１＋４×Ｎ）番目のラインパルス信号１９が供給
されたときに論理積回路２６の出力は“Ｈ”となり、論
理和回路３０から“Ｈ”の信号４５が出力される。 【００２７】一方、中間調表示すべく属性メモリ１１
（図１）が“Ｈ”の属性信号２０を出力しているとする
と、負論理出力の論理積回路３１からは、第１フレーム
の第１ライン，第５，………，第（１＋４×Ｎ）ライン
の表示期間に表示禁止信号２１を出力する。その結果、
ゲート回路１７の論理積回路３３によって表示データ９
は液晶表示パネル１７に出力されず、図４（ａ）に示す
ように、第１のフレームでは、文字Ａのパターンのう
ち、第１，第５ラインが表示されない。 【００２８】次に、図３（ａ）に示すように、のフレ
ームパルス信号１８が入力されると、フレーム用シフト
レジスタ２５は１ステップシフトし、その出力３７が
“Ｈ”、出力３６，３８，３９は“Ｌ”となる。この状
態でのラインパルス信号１９が入力されると、図３
（ｃ）に示すように、ライン用シフトレジスタ３２で
は、その出力４０が“Ｈ”、出力４１〜４３が“Ｌ”と
なる。その結果、表示制御回路１６の論理積回路２６〜
１９は“Ｌ”の信号を出力する。 【００２９】しかし、次ののラインパルス信号１９が
入力されると、ライン用シフトレジスタ３２の出力４１
は“Ｈ”、出力４０，４２，４３は“Ｌ”となるので、
表示制御回路１６の論理積回路２７が“Ｈ”の信号を出
力し、論理和回路３０の出力４５が“Ｈ”となる。ライ
ン用シフトレジスタ３２は４つのラインパルス信号１９
を受けることで出力４０〜４３の“Ｈ”を一巡させるた
め、２，６，………，（２＋４×Ｎ）番目ラインで論理
和回路３０の出力４５は“Ｈ”となる。 【００３０】このとき、属性メモリ１１からは中間調表
示すべく“Ｈ”の属性信号２０が出力されているため、
負論理性出力の論理積回路３１からは第２フレームの第
２，第６，………，第（２＋４×Ｎラインの）表示期間
で表示禁止信号２１を出力する。その結果、図４（ｂ）
に示すように、第２フレームでは、文字Ａのパターンの
うち、第２，第６ラインが表示されない。 【００３１】同様に、，のフレームパルス信号１８
が入力されたとき（図３（ａ））、第３フレームでは、
図４（ｃ）に示すように、第３，第７ラインが、第４フ
レームでは、図４（ｄ）に示すように、第４，第８ライ
ンが夫々表示されない。 【００３２】以上のように、フレーム毎に表示されない
ラインを異ならせることにより、図４（ｅ）に示すよう
に、文字Ａは中間調表示されることになる。しかも、文
字パターンの一部分を表示オフしているため、フリッカ
は目立たなくなる。 【００３３】以上は４フレーム期間であったが、次に、
のフレームパルス信号１８が入力されると、図３
（ａ）に示すように、１／４分周回路２３からはクロッ
ク４４が出力される。このクロック４４によって初期値
設定用シフトレジスタ２４に格納されている値がフレー
ム用シフトレジスタ２５に転送され、この結果、出力３
７が“Ｈ”、出力３６，３８，３９が“Ｌ”となるよう
に初期化される。さらに、このクロック４４によって初
期値設定用シフトレジスタ２４は１ステップシフトし、
次の初期化の準備が行なわれる。 【００３４】その後の第５フレームでのライン用シフト
レジスタ３２の動作は前述した動作と全く同じであり、
図３（ｃ）に示すように、のラインパルス信号１９で
は、ライン用シフトレジスタ３２の出力４０が“Ｈ”と
なり、のラインパルス信号１９では、出力４１が
“Ｈ”となる。従って、前述と同様に、第５フレームで
は、第２，第６，………，第（２＋４×Ｎ）番目のライ
ンでライン用シフトレジスタ３２の出力４１が“Ｈ”と
なったとき、表示制御回路１６から表示禁止信号２１が
出力される。その結果、図５（ａ）に示すように、第５
フレームでは、文字Ａのパターンのうち第２，第６ライ
ンが表示されない。 【００３５】以下同様にして、第６フレームでは、第
３，第７ラインが（図５（ｂ））、第７フレームでは、
第４，第８ラインが（図５（ｃ））、第８フレームで
は、第１，第５ライン（図５（ｄ））が夫々表示され
ず、図５（ｅ）に示すように、文字「Ａ」が中間調表示
されることになる。 【００３６】以上のように、表示されてないフレーム番
号とライン番号との関係が４フレーム毎に順次変更しつ
つ、文字Ａの中間調表示を行なうことができる。 【００３７】次に、この実施例では、図７で示した従来
技術の液晶表示装置のように、液晶表示パネル７に直流
成分が印加されないことを図６を用いて説明する。 【００３８】いま、特定ライン（第１ライン）に着目し
て説明する。交流化信号は、従来技術の場合と同様、フ
レーム毎の「＋」，「−」と交互に与えられる。第１フ
レームでは、交流化信号は「＋」であるが、ゲート回路
１７（図１）によって非表示となっているため、液晶表
示パネル７には、「＋」も「−」も印加されない。次の
第２フレームでは、交流化信号が「−」であり、ゲート
回路１７がオンして表示するため、液晶表示パネル７に
は、「−」極性の表示データ信号が印加される。このよ
うに、液晶表示パネル７には、「＋」，「−」、あるい
は「±０」の表示データ信号が印加される。 【００３９】しかし、図６に示すように、交流化信号は
「＋」，「−」が２フレームで１周するが、表示（「±
０」）は５フレームに１周と５フレーム周期であり、非
表示となるフレームは、交流化電流が「＋」なるべきフ
レームと「−」となるべきフレームとに交互になってい
る。従って、液晶に印加される電圧は平均すると「±
０」となり、液晶表示パネル７には、直流成分が印加さ
れないことになる。 【００４０】以上、本発明の一実施例を説明したが、こ
の実施例では、特定ラインに着目すると、４フレームに
１回非表示として中間調表示を行なった。しかし、本発
明では、これのみに限定されるのではなく、４フレーム
に２回非表示する、あるいは５フレームに１回非表示す
るなど上述と条件を変化させることにより、上述の例と
は輝度の異なる中間調表示を行なうことが可能である。
従って、例えば、非表示の回数などを複数種用意し、こ
れらを組み合わせることにより、複数種の階調表示も可
能となる。即ち、 第１階調は４フレームに１回 第２階調は５フレームに１回 第３階調は４フレームに２回 というように、図１の属性メモリ１１の値に応じて上記
階調を選択することにより、複数種の階調表示が可能と
なる。 【００４１】 【発明の効果】以上説明したように、本発明によれば、
フリッカが目立たない中間調表示を実現でき、また、液
晶表示パネルの直流電圧印加を防止できて、その特性の
確保、長寿命化が達成できるなど優れた効果を得ること
ができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving device and method for a liquid crystal display device capable of displaying halftones. 2. Description of the Related Art As a halftone display method in a liquid crystal display device, for example, as disclosed in Japanese Patent Application Laid-Open No. 58-57192, a method of realizing a high-speed blink display is known. . Hereinafter, such a conventional technique will be described with reference to FIGS. FIG. 7 is a block diagram showing a conventional liquid crystal display device, wherein 1 is a display address generation circuit, 2 and 3 are memories, 4 is a switching signal generation circuit, 5 is a memory switching circuit,
Reference numeral 6 denotes a display data generation circuit, and reference numeral 7 denotes a liquid crystal display panel. In FIG. 1, a display address 8 from a display address generating circuit 1 is inputted to memories 2 and 3 simultaneously.
Character codes are output from these memories 2 and 3. A switching signal is supplied from the switching signal generation circuit 4 to the memory switching circuit 5, and the switching signal is at a "high" level (hereinafter,
At the time of “H”, the character code read from the memory 2 is supplied to the display data generating circuit 6 via the memory switching circuit 5, and conversely, the “low” level (hereinafter, referred to as “L”)
At this time, the character code read from the memory 3 is supplied to the display data generation circuit 6 via the memory switching circuit 5. The level of the switching signal is inverted to “H”, “L”, “H”, ... For each display period of one screen on the liquid crystal display panel 7, and for this reason, the first screen (first screen) If the contents of the memory 2 are selected by the memory switching circuit 5 and supplied to the display data generation circuit 6 during the display of a frame (hereinafter the same), the contents of the memory 3 will be stored during the display of the next second frame. It is selected by the switching circuit 5 and supplied to the display data generating circuit 6. In the display data generation circuit 6,
The supplied character code is converted into a character pattern and output as display data 9 to the liquid crystal display panel 7. On the other hand, assuming that the characters displayed on the liquid crystal display panel 7 are "A", "B", and "C" and that the character "B" is to be displayed in halftone, the memory 2 shown in FIG.
As shown in (a), codes A, B, and C, which are codes representing the characters "A", "B", and "C", are stored. In the memory 3, as shown in FIG. As described above, codes A and C representing codes "A" and "C" are stored, but code B representing character "B" to be displayed in halftone is not stored. Therefore, when the memory switching circuit 5 selects the outputs of the memories 2 and 3 alternately for each frame as described above, the liquid crystal display panel 7 displays the first frame of FIG.
As shown in (a), the characters "A", "B", and "C" are displayed respectively. In the second frame, characters "A" and "C" are displayed as shown in FIG.
Is not displayed. As described above, the characters "A" and "C" are displayed in all frames, but the display and non-display of the character "B" are repeated for each screen. As a result, FIG. As shown, the letter "B" is a halftone display. However, if the frequency of the screen display is set to 60 Hz, the character "B" will be displayed at a repetition of 30 Hz.
There is a drawback that flicker called flicker is noticeable. Further, in order to prevent the characteristic deterioration due to the application of the DC voltage, the liquid crystal display panel 7 must be supplied with an alternating display data signal. For this purpose, although omitted in FIG. 7, an alternating signal is supplied to the liquid crystal display panel 7 to convert the polarity of the display data signal for each frame. That is, as shown in FIG.
In the frame, the display data signal having the polarity “+” is
In the 4th and 6th frames, the alternating signal is applied so that the display data signals having the polarity of "-" are applied to the liquid crystal display panel 7, respectively. On the other hand, in the conventional liquid crystal display device shown in FIG. 7, the character "B" to be displayed in halftone is displayed.
As for the display area of, since the display data signal is not output in the even frame, as shown in FIG.
The polarity of the display data signal applied to the liquid crystal is “+”, “± 0”, “+”, “± 0”, and “+” for each frame. Therefore, since the voltage is applied to the liquid crystal only in odd frames and the polarity of the voltage is constant as “+”, the direct current voltage is applied to the liquid crystal due to the integration effect, and the life of the liquid crystal panel is increased. There was a problem of shortening. An object of the present invention is to solve the problems of the prior art, and to provide a driving apparatus and method for a liquid crystal display device capable of displaying a plurality of halftones by preventing occurrence of flicker and deterioration of characteristics of the liquid crystal display panel. To provide. In order to achieve the above object, according to the present invention, a large number of display block groups each composed of a plurality of display blocks arranged in a vertical direction are arranged, and the plurality of display blocks are arranged. the drive device for a liquid crystal display device for a liquid crystal display means for displaying the display pattern corresponding to the display data block performs halftone display, one inside the display block group
In order to perform such a halftone display , each display block in the display block group is displayed in a display state or a non-display state for each frame of a frame group including a plurality of continuous frames.
First means for controlling the display state , and all of the display blocks constituting the display block group in the frame group are set to the display state and the non-display state at the same ratio;
In each frame constituting the frame group,
At least the display blocks constituting the display block group
One of them is in the non-display state, and
And the display blocks constituting the display block group
Are hidden in the frame group in a different order.
And second means for instructing the first means. The present invention also provides a plurality of vertically arranged displays.
A display block that forms the display area of the display pattern with blocks
In a driving method of a liquid crystal display device in which a large number of groups are arranged.
Te, as a frame group a plurality of consecutive frames,該Fu
For each frame of each frame group, the display block group
Set the display block to a display state or a non-display state, and
In the display block group, the same
The display block and display
And in each frame of the frame group,
Hide at least one display block of the display block group
Display state, and in the continuous frame group,
The display blocks constituting the display block group are the frames.
The order in which the hidden state is displayed in the group
And the display pattern displayed in the display block group is
Display the intertone. According to the present invention, according to the present invention, a halftone corresponding to the number of display times of the display data of each display block can be obtained, and the flicker of the display contents is not conspicuous. No DC voltage is applied. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a driving device and method of a liquid crystal display device according to the present invention.
Is a display memory, 11 is an attribute memory, 12 is an oscillator, 13
Is a timing signal generation circuit, 14 is a frame counter,
Reference numeral 15 denotes a line counter, reference numeral 16 denotes a display control circuit, reference numeral 17 denotes a gate circuit, and portions corresponding to those in FIG. In FIG. 1, a code is stored in the display memory 10 to represent a character to be displayed, and the attribute memory 11 contains data representing whether to display halftone for each character code in the display memory 10. Remembered The display address 8 is output from the display address generating circuit 1 in synchronization with the clock from the oscillator 12 and supplied to the display memory 10 and the attribute memory 11. A character code for a character to be displayed is output from the display memory 10 according to the display address 8 and is supplied to the display data generation circuit 6 to generate display data 9 representing a pattern of characters corresponding to this character code. Also, from the attribute memory 11, an attribute signal 2 indicating whether or not the display data 9 output from the display data generating circuit 6 should be displayed in halftone.
0 is read. The attribute signal 20 is "H" for a character to be displayed in halftone and "L" for a character to be displayed normally. On the other hand, the timing signal generating circuit 13 outputs a frame pulse signal 18 indicating the start of a screen and a line pulse signal 19 indicating the start of a line by the clock from the oscillator 12. For example, if the number of lines on the screen of the liquid crystal display panel 7 is 200, the timing signal generation circuit 13 outputs a line pulse signal 19
The frame pulse signal 18 is output every time 200 pulses are output. The frame pulse signal 18 and the line pulse signal 19 are supplied to the liquid crystal display panel 17, and display is performed in synchronization with the liquid crystal display panel 17. The frame pulse signal 18 is supplied to the frame counter 14, and the line pulse signal 19 is supplied to the line counter 15 Are supplied to each. Frame counter 14, line counter 1
The count value of 5 is supplied to the display control circuit 16. When the attribute signal 20 from the attribute memory 11 becomes "H", the display control circuit 16 specifies the line number determined by the count value, and the display data of the line corresponding to this line number of the character to be displayed in halftone. 9 is a display data generation circuit 6
Display prohibition signal 21 according to the timing output from
Is output. As a result, the gate circuit 17 is turned off,
The display data 9 of the designated line is not supplied to the liquid crystal display panel 7. The line at which the display data 9 is interrupted by the gate circuit 17 differs for each frame, and the designated character is displayed in halftone. FIG. 2 shows the frame counter 1 in FIG.
4, a block diagram showing a specific example of a line counter 15, a display control circuit 16, and a gate circuit 17, wherein 23 is a 1/4 frequency dividing circuit, 24 is a setting shift register, 25 is a frame shift register, 26 ~ 29 is an AND circuit,
30 is a logical sum circuit, 31 is a logical product circuit of negative logic output, 3
2 is a line shift register, and 33 is a logical product circuit, and portions corresponding to those in FIG. Next, the operation of this specific example will be described with reference to FIG. 3. Here, the number of lines of one character is eight, and the display data 9 generated by the display data generation circuit 6 is eight.
It is assumed that it is composed of bits. The shift registers 24, 25, 32 each have four output terminals, and
Outputs the bit configuration value. Now, it is assumed that the frame pulse signal 18 is inputted and the clock 44 is outputted from the 1/4 frequency dividing circuit 23 as shown in FIG. This clock 44
As a result, in the frame shift register 25, the value stored in the initial value setting shift register 24 is set and initialized. In this case, it is assumed that the output 36 of the frame shift register 25 is initialized to "H" and the outputs 37 to 39 are initialized to "L". Therefore, at this time,
Although the output 34 of the initial value setting shift register 24 is “H” and the others are “L”, the initial value setting shift register 24 is shifted by one step by the clock 44 after the initialization of the frame shift register 25. Then, the output 34 is inverted from "H" to "L", the output 35 is inverted from "L" to "H", and the remaining outputs remain "L" to prepare for the next initialization. Output 3 of the frame shift register 25
The levels of 6 to 39 are held until the next frame pulse signal 18 is input. In this way, the frame pulse signal 18 of
Is input to initialize the frame shift register 25. When the subsequent line pulse signal 19 is input, as shown in FIG. 3B, the output 40 of the line shift register 32 becomes "H". If the other outputs 41 to 43 become "L", the output 36 of the frame shift register 25 is "H" and the outputs 37 to 39 are "L". Then, only the output of the AND circuit 26 becomes "H", and the "H" signal 45 is output from the OR circuit 30. In the line shift register 32, the output of “H” circulates every time the four line pulse signals 19 are supplied.
When the (1 + 4 × N) th line pulse signal 19 is supplied, the output of the AND circuit 26 becomes “H”, and the OR circuit 30 outputs the “H” signal 45. On the other hand, the attribute memory 11 is to be displayed in halftone.
(FIG. 1) outputs the attribute signal 20 of "H", the AND circuit 31 of negative logic output outputs the first line of the first frame, the fifth line,..., (1 + 4 × The display prohibition signal 21 is output during the display period of line N). as a result,
Display data 9 by the AND circuit 33 of the gate circuit 17
Is not output to the liquid crystal display panel 17, and as shown in FIG. 4A, the first and fifth lines of the pattern of the character A are not displayed in the first frame. Next, as shown in FIG. 3 (a), when the frame pulse signal 18 is input, the frame shift register 25 shifts by one step, the output 37 of which is "H" and the outputs 36 and 38. , 39 becomes "L". When the line pulse signal 19 in this state is input, as shown in FIG.
As shown in (c), in the line shift register 32, the output 40 is “H” and the outputs 41 to 43 are “L”. As a result, the AND circuits 26 to 26 of the display control circuit 16
Reference numeral 19 outputs an "L" signal. However, when the next line pulse signal 19 is input, the output 41 of the line shift register 32 is output.
Is "H" and the outputs 40, 42, 43 are "L".
The AND circuit 27 of the display control circuit 16 outputs a signal of “H”, and the output 45 of the OR circuit 30 becomes “H”. The line shift register 32 has four line pulse signals 19
, The output 45 of the OR circuit 30 becomes "H" in the (2 + 4.times.N) -th line in order to make "H" of the outputs 40 to 43 make a full circuit. At this time, since the attribute signal 20 of "H" is output from the attribute memory 11 to display the halftone,
The negative AND output AND circuit 31 outputs the display inhibition signal 21 in the second, sixth,..., And (2 + 4 × N lines) display periods of the second frame. As a result, FIG.
As shown in, the second and sixth lines of the pattern of the character A are not displayed in the second frame. Similarly, the frame pulse signal 18
Is input (FIG. 3A), in the third frame,
As shown in FIG. 4C, the third and seventh lines are not displayed in the fourth frame, and as shown in FIG. 4D, the fourth and eighth lines are not displayed. As described above, by changing the line that is not displayed for each frame, the character A is displayed in halftone as shown in FIG. 4 (e). Moreover, since a part of the character pattern is displayed off, the flicker becomes inconspicuous. The above is for 4 frame periods. Next,
When the frame pulse signal 18 of FIG.
As shown in (a), a clock 44 is output from the 1/4 frequency dividing circuit 23. The clock 44 transfers the value stored in the initial value setting shift register 24 to the frame shift register 25, and as a result, the output 3
7 is initialized to "H" and outputs 36, 38 and 39 are initialized to "L". Further, the clock 44 shifts the initial value setting shift register 24 by one step,
Preparations for the next initialization are performed. The operation of the line shift register 32 in the subsequent fifth frame is exactly the same as that described above.
As shown in FIG. 3C, in the line pulse signal 19, the output 40 of the line shift register 32 becomes “H”, and in the line pulse signal 19, the output 41 becomes “H”. Therefore, as described above, in the fifth frame, when the output 41 of the line shift register 32 becomes “H” in the second, sixth,..., (2 + 4 × N) -th lines, the display is performed. The display prohibition signal 21 is output from the control circuit 16. As a result, as shown in FIG.
In the frame, the second and sixth lines of the character A pattern are not displayed. Similarly, in the sixth frame, the third and seventh lines are (FIG. 5B), and in the seventh frame,
The 4th and 8th lines (FIG. 5C) are not displayed in the 8th frame, and the 1st and 5th lines (FIG. 5D) are not displayed. "A" is displayed in halftone. As described above, the halftone display of the character A can be performed while the relationship between the undisplayed frame number and the line number is sequentially changed every four frames. Next, in this embodiment, it will be described with reference to FIG. 6 that no DC component is applied to the liquid crystal display panel 7, unlike the conventional liquid crystal display device shown in FIG. Now, description will be made focusing on a specific line (first line). The alternating signal is provided alternately with "+" and "-" for each frame, as in the case of the prior art. In the first frame, the alternating signal is “+”, but since it is not displayed by the gate circuit 17 (FIG. 1), neither “+” nor “−” is applied to the liquid crystal display panel 7. In the next second frame, the alternating signal is “−”, and the gate circuit 17 is turned on for display. Therefore, a display data signal of “−” polarity is applied to the liquid crystal display panel 7. As described above, the display data signal of “+”, “−”, or “± 0” is applied to the liquid crystal display panel 7. However, as shown in FIG. 6, in the alternating signal, "+" and "-" make one round in two frames, but the display ("±"
“0”) is one cycle in five frames and a period of five frames, and the non-displayed frames are alternated between frames in which the alternating current should be “+” and frames in which the alternating current should be “−”. Therefore, the voltage applied to the liquid crystal is "±
0 ", and no DC component is applied to the liquid crystal display panel 7. As described above, one embodiment of the present invention has been described. In this embodiment, when attention is paid to a specific line, halftone display is performed once every four frames without displaying. However, the present invention is not limited to this. By changing the above conditions such as non-display twice in four frames or non-display once in five frames, the above-described example is different from the above-described example. Can be displayed.
Therefore, for example, by preparing a plurality of types of non-display times and combining them, it is possible to display a plurality of types of gradation. That is, the first gradation is once every four frames, the second gradation is once every five frames, and the third gradation is twice every four frames. By selecting, a plurality of types of gradation display can be performed. As described above, according to the present invention,
It is possible to realize a halftone display in which flicker is inconspicuous, and it is possible to prevent application of a DC voltage to the liquid crystal display panel, to secure its characteristics and to achieve a long service life, which is an excellent effect.

【図面の簡単な説明】 【図１】本発明による液晶表示装置の一実施例を示すブ
ロック図である。 【図２】図１における要部の一具体例を示すブロック図
である。 【図３】図２の動作説明のためのタイミング図である。 【図４】液晶表示パネルでの中間調表示内容を示す説明
図である。 【図５】液晶表示パネルでの中間調表示内容を示す説明
図である。 【図６】図１における液晶表示パネルでの印加電圧の極
性を示す説明図である。 【図７】従来の液晶表示装置の一例を示すブロック図で
ある。 【図８】図７の夫々のメモリに格納される内容を示す模
式図である。 【図９】図７に示した従来技術での中間調表示例を示す
説明図である。 【図１０】図７における液晶表示パルスでの印が電圧の
極性を示す説明図である。 【符号の説明】 １ 表示アドレス発生回路 ６ 表示データ生成回路 ７ 液晶表示パネル １０ 表示メモリ １１ 属性メモリ １３ タイミング信号発生回路 １４ フレームカウンタ １５ ラインカウンタ １６ 表示制御回路 １７ ゲート回路BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a liquid crystal display device according to the present invention. FIG. 2 is a block diagram showing a specific example of a main part in FIG. FIG. 3 is a timing chart for explaining the operation of FIG. 2; FIG. 4 is an explanatory diagram showing the contents of halftone display on a liquid crystal display panel. FIG. 5 is an explanatory diagram showing halftone display contents on a liquid crystal display panel. 6 is an explanatory diagram showing the polarity of an applied voltage in the liquid crystal display panel in FIG. FIG. 7 is a block diagram showing an example of a conventional liquid crystal display device. FIG. 8 is a schematic diagram showing contents stored in respective memories of FIG. 7; 9 is an explanatory diagram showing an example of halftone display in the conventional technique shown in FIG. 7. FIG. FIG. 10 is an explanatory diagram showing the polarity of the voltage by the liquid crystal display pulse mark in FIG. 7. [Description of Signs] 1 display address generation circuit 6 display data generation circuit 7 liquid crystal display panel 10 display memory 11 attribute memory 13 timing signal generation circuit 14 frame counter 15 line counter 16 display control circuit 17 gate circuit

Claims (1)

(57)【特許請求の範囲】 １．垂直方向に配置された複数の表示ブロックから構成
された表示ブロック群が多数配列され、該複数の表示ブ
ロックに表示データに応じた表示パターンを表示する液
晶表示手段に対して、中間調表示を行なう液晶表示装置
の駆動装置において、該表示ブロック群内で一様な中間調表示を行なうため
に、 連続する複数のフレームからなるフレーム群の各々のフ
レーム毎に、該表示ブロック群での該各表示ブロックを
表示状態もしくは非表示状態に制御する第１の手段と、 該フレーム群内において、該表示ブロック群を構成して
いる該表示ブロックすべてを同じ割合で表示状態，非表
示状態とし、かつ該フレーム群を構成している夫々のフ
レームにおいて、該表示ブロック群を構成している該表
示ブロックの少なくとも１つは非表示状態とし、かつ連
続するフレーム群において、該表示ブロック群を構成し
ている該表示ブロックが該フレーム群内において非表示
状態となる順序が異なるように、該第１の手段に指示す
る第２の手段とを有することを特徴とする液晶表示装置
の駆動装置。 ２．垂直方向に配置された複数の表示ブロックで表示パ
ターンの表示領域を形成する表示ブロック群が多数配列
された液晶表示装置の駆動方法において、 連続する複数のフレームをフレーム群として、該フレー
ム群夫々のフレーム毎に、該表示ブロック群夫々の該表
示ブロックを表示状態もしくは非表示状態にし、 該表示ブロック群において、同じ表示ブロック群夫々の
該表示ブロックが表示状態と非表示状態となる割合を互
いに等しくし、 該フレーム群夫々のフレームにおいて、該表示ブロック
群の少なくとも１つの表示ブロックを非表示状態とし、 かつ連続する該フレーム群において、該表示ブロック群
を構成している該表示ブロックが該フレーム群内におい
て非表示状態となる順序が異なるようにし、 該表示ブロック群で表示される該表示パターンを中間調
表示することを特徴とする液晶表示装置の駆動方法。 (57) [Claims] Appears group of blocks number sequence composed of a plurality of display blocks arranged in the vertical direction, for the liquid crystal display means for displaying the display pattern corresponding to the display data to the display block of the plurality of performs halftone display Liquid crystal display
In order to perform uniform halftone display in the display block group
In addition, for each frame of the frame group consisting of a plurality of consecutive frames, the respective display blocks in the display block group are
The first means for controlling the display state or the non-display state , and all the display blocks constituting the display block group in the frame group in the display state and the non-display state.
The frames shown in FIG.
In the frame, the table that constitutes the display block group
At least one of the display blocks is hidden and
In the subsequent frame group, the display block group
The displayed block is not displayed in the frame group
A second means for instructing the first means so that the order of states becomes different . 2. The display pattern is made up of multiple display blocks arranged vertically.
A large number of display block groups that form the display area of the turn
A method of driving a liquid crystal display device, as a frame group a plurality of consecutive frames, the frame
Table for each display block group for each frame of each
The display block is set to the display state or the non-display state, and in the display block group, the same display block group
The ratio of the display block being in the display state and the non-display state is mutually determined.
In each frame of the frame group, the display block
At least one display block of the group is in a non-display state, and in the continuous frame group, the display block group
The display blocks that make up the
The display pattern in the display block group in the halftone mode.
A method for driving a liquid crystal display device characterized by displaying.