KR100477900B1 - Method for forming charge storage electrode of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 반도체 소자가 고집적화 및 소형화 되어감에 따라 소자를 구동시키기 위해 필요한 캐패시터의 정전용량을 확보하기 위하여, 층간 절연막 상에 식각 속도가 다른 2개의 절연층을 형성하고, 콘택홀을 형성한 후 폴리실리콘 증착 및 패터닝 공정을 실시하고, 상부 절연층을 제거하여 Ｉ-타입(Ｉ-type)의 전하저장전극을 형성하므로, 전하저장전극의 유효 표면적이 증가되어 캐패시터의 정전용량을 증가시킬 수 있는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a charge storage electrode of a semiconductor device. In order to secure the capacitance of a capacitor required to drive a device as the semiconductor device is highly integrated and miniaturized, two etching patterns having different etching rates on an interlayer insulating film are provided. After forming an insulating layer, forming a contact hole, performing a polysilicon deposition and patterning process, and removing an upper insulating layer to form an I-type charge storage electrode, the effective surface area of the charge storage electrode The present invention relates to a method for forming a charge storage electrode of a semiconductor device that can increase the capacitance of the capacitor.

Description

반도체 소자의 전하저장전극 형성 방법Method for forming charge storage electrode of semiconductor device

본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 특히 층간 절연막 상에 식각 속도가 다른 2개의 절연층을 이용하여 Ｉ-타입(Ｉ-type)의 전하저장전극을 형성하므로, 전하저장전극의 유효 표면적이 증가되어 캐패시터의 정전용량을 증가시킬 수 있는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a charge storage electrode of a semiconductor device. In particular, since an I-type charge storage electrode is formed by using two insulating layers having different etching rates on an interlayer insulating film, the charge storage electrode is formed. The present invention relates to a method for forming a charge storage electrode of a semiconductor device that can increase the effective surface area of the capacitor to increase the capacitance of the capacitor.

최근, 반도체 소자가 고집적화 및 소형화되어 감에 따라 반도체 소자를 형성하기 위한 여러 요소가 차지하는 면적은 줄어들고 있다. 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야 한다. 캐패시터의 정전 용량은 확보하기 위해, 제한된 면적 하에서 전하저장전극의 유효 표면적을 극대화시키기 위한 연구가 진행되고 있으며, 실린더 구조, 스택 구조, 핀 구조등 다양한 구조가 제시되고 있다.In recent years, as semiconductor devices become more integrated and miniaturized, the area occupied by various elements for forming semiconductor devices is decreasing. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be at least secured. In order to secure the capacitance of the capacitor, research is being conducted to maximize the effective surface area of the charge storage electrode under a limited area, and various structures such as a cylinder structure, a stack structure, and a fin structure have been proposed.

스택 구조는 전하저장전극의 유효 표면적이 작아 제품에서 요구하는 정전용량을 확보할 수 없고, 실린더 구조 또는 핀 구조는 정전 용량은 어느 정도 확보할 수 있으나, 주로 포스포로스 실리카 글라스(PSG)막을 사용하기 때문에 이 막의 높은 반사율로 인하여 전하저장전극 패터닝 공정시 균일성(uniformity)을 확보하기가 어렵고 임계(CD)값 차이가 커서 전하저장전극간 브릿지(bridge) 현상을 유발시키는 문제가 있다. 이들 구조는 정전 용량을 증대시키기 위해 높이를 높여야 하는데, 이럴 경우 후속 금속 배선 공정의 어려움으로 인하여 높이를 높이는데 한계가 있다.Although the stack structure has a small effective surface area of the charge storage electrode, the capacitance required by the product cannot be secured. The cylinder structure or the fin structure can secure a certain amount of capacitance, but mainly a phosphorous silica glass (PSG) film is used. Therefore, due to the high reflectance of the film, it is difficult to ensure uniformity in the charge storage electrode patterning process, and the difference in threshold (CD) value is large, causing a bridge phenomenon between the charge storage electrodes. These structures must be raised in order to increase the capacitance, in which case there is a limit to the height due to the difficulty of the subsequent metallization process.

따라서, 본 발명은 제한된 면적 하에서 캐패시터의 정전 용량을 층분히 확보하여 반도체 소자의 고집적화를 실현할 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a charge storage electrode of a semiconductor device capable of realizing high integration of a semiconductor device by sufficiently securing the capacitance of a capacitor under a limited area.

상기한 목적을 달성하기 위한 본 발명의 전하저장전극 형성 방법은 층간 절연막이 형성된 반도체 기판이 제공되는 단계; 상기 층간 절연막 상에 제 1 및 2 절연막을 순차적으로 형성하는 단계; 상기 제 2 절연막, 제 1 절연막 및 층간 절연막의 선택된 부분을 순차적으로 식각 하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체구조상에 제 1 폴리실리콘층을 증착한 후, 패터닝 하는 단계; 상기 제 2 절연막을 식각 정지층으로 한 식각 공정으로 상기 제 1 절연막을 제거하는 단계; 및 상기 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 제 2 폴리실리콘층을 증착한 후, 제 2 폴리실리콘층의 노출된 부분을 전면 식각 공정으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The charge storage electrode forming method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate with an interlayer insulating film formed; Sequentially forming a first and a second insulating film on the interlayer insulating film; Sequentially etching selected portions of the second insulating film, the first insulating film, and the interlayer insulating film to form a contact hole; Depositing a first polysilicon layer on the entire structure including the contact hole and then patterning the first polysilicon layer; Removing the first insulating layer by an etching process using the second insulating layer as an etch stop layer; And depositing a second polysilicon layer on the entire structure including the patterned first polysilicon layer, and then removing the exposed portion of the second polysilicon layer by a front surface etching process.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1(a) 내지 도 1(d)는 본 발명의 실시예에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for describing a method of forming a charge storage electrode of a semiconductor device according to an embodiment of the present invention.

도 1(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조를 갖는 반도체 기판(1)상에 층간 절연막(2)을 형성한다. 층간 절연막(2)상에 식각 속도가 다른 제 1 및 2 절연막(3 및 4)이 순차적으로 형성된다. 제 2 절연막(4), 제 1 절연막(3) 및 층간 절연막(2)의 선택된 부분을 순차적으로 식각 하여 반도체 기판(1)이 노출되는 콘택홀(5)이 형성된다.Referring to FIG. 1A, an interlayer insulating film 2 is formed on a semiconductor substrate 1 having a structure in which various elements for forming a semiconductor element are formed. First and second insulating films 3 and 4 having different etching rates are sequentially formed on the interlayer insulating film 2. Selected portions of the second insulating film 4, the first insulating film 3, and the interlayer insulating film 2 are sequentially etched to form contact holes 5 through which the semiconductor substrate 1 is exposed.

상기에서, 제 1 절연막(3)은 제 2 절연막(4)보다 식각 속도가 느린 물질을 사용한다. 제 1 절연막(3)은 도프트 산화물(doped oxide), 질화물(nitride) 또는 산화물중 식각 속도가 느린 산화물을 사용하여 형성되며, 제 2 절연막(4)은 언도프트 산화물(undoped oxide) 또는 산화물중 식각 속도가 빠른 산화물을 사용하여 형성된다.In the above, the first insulating film 3 is made of a material having a lower etching speed than the second insulating film 4. The first insulating layer 3 is formed using an oxide having a slow etching rate among doped oxides, nitrides or oxides, and the second insulating layer 4 is formed of undoped oxides or oxides. It is formed using oxides with high etching rates.

도 1(b)를 참조하면, 콘택홀(5)을 포함한 전체구조상에 제 1 폴리실리콘층(6)을 형성한 후, 전하저장전극용 마스크를 사용한 식각 공정으로 제 1 폴리실리콘층(6)을 식각 한다.Referring to FIG. 1B, after forming the first polysilicon layer 6 on the entire structure including the contact hole 5, the first polysilicon layer 6 is formed by an etching process using a mask for a charge storage electrode. Etch

상기에서, 제 1 폴리실리콘층(6)을 증착한 후에 제 1 폴리실리콘층(6)의 패터닝 공정을 용이하게 하기 위하여 난반사막을 형성할 수도 있으며, 또한 제 1 폴리실리콘층(6)을 증착하기 전에 콘택홀(5)을 포함한 전체구조상에 장벽 금속층(barrier metal layer)을 먼저 형성할 수도 있다.In the above, a diffuse reflection film may be formed to facilitate the patterning process of the first polysilicon layer 6 after the deposition of the first polysilicon layer 6, and also to deposit the first polysilicon layer 6. It is also possible to first form a barrier metal layer on the entire structure including the contact hole 5 before.

도 1(c)를 참조하면, 제 1 절연막(3)을 식각 정지층으로 한 식각 공정으로 제 2 절연막(4)을 제거하여 콘택홀(5) 부분의 제 1 폴리실리콘층(6)의 일부분을 노출시킨다. 제 2 절연막(4) 제거 공정은 건식 및 습식 식각 모두를 이용할 수 있다.Referring to FIG. 1C, a part of the first polysilicon layer 6 in the contact hole 5 is removed by removing the second insulating film 4 by an etching process using the first insulating film 3 as an etch stop layer. Expose The process of removing the second insulating film 4 may use both dry and wet etching.

도 1(d)를 참조하면, 패터닝된 제 1 폴리실리콘층(6)을 포함한 전체 구조상에 제 2 폴리실리콘층(7)을 형성하고, 전면 식각 공정을 통해 패터닝된 제 1 폴리실리콘층(6) 아래의 제 2 절연막(4)이 제거된 부분에 제 2 폴리실리콘층(7)이 남도록 하여, 이로 인하여 패터닝된 제 1 폴리실리콘층(6)과 제 2 폴리실리콘층(7)으로 된 Ｉ-타입(Ｉ-type)의 전하저장전극(10)이 완성된다.Referring to FIG. 1 (d), a second polysilicon layer 7 is formed on the entire structure including the patterned first polysilicon layer 6, and the first polysilicon layer 6 patterned through an entire etching process. 2) the second polysilicon layer 7 remains in the portion where the second insulating film 4 is removed, thereby forming the patterned first polysilicon layer 6 and the second polysilicon layer 7 An I-type charge storage electrode 10 is completed.

상기에서, 제 2 폴리실리콘층(7)을 증착한 후에 표면적의 증가를 위해 준안정 폴리실리콘층(metastable polysilicon layer)을 형성할 수도 있다.In the above, after depositing the second polysilicon layer 7, a metastable polysilicon layer may be formed to increase the surface area.

상기한 본 발명의 실시예는 Ｉ-타입의 전하저장전극(10)을 형성하기 위해, 식각 속도가 다른 제 1 및 2 절연막(3 및 4)을 층간 절연막(2)상에 형성한 후, 콘택홀(5)을 형성하고, 제 1 폴리실리콘층(6) 증착 및 패터닝 공정후 제 2 절연막(4)을 제거하고, 이후, 제 2 폴리실리콘층(7) 증착 및 패터닝 공정을 실시한다. 이러한 본 발명의 원리는 기존의 실린더 구조, 핀 구조, 벨로우즈 구조, 등등의 3차원 구조에 적용할 수 있다.In the above-described embodiment of the present invention, in order to form the I-type charge storage electrode 10, the first and second insulating films 3 and 4 having different etching rates are formed on the interlayer insulating film 2, and then contact is made. The holes 5 are formed, the second polysilicon layer 7 is removed after the first polysilicon layer 6 deposition and patterning process, and then the second polysilicon layer 7 deposition and patterning process is performed. This principle of the present invention can be applied to the three-dimensional structure of the existing cylinder structure, fin structure, bellows structure, and the like.

상술한 바와 같이, 본 발명은 탑층(top layer)을 폴리실리콘층으로 하므로써, 패터닝 공정시 임계치 균일성을 개선할 수 있어 소자의 수율을 향상시킬 수 있고, 콘택홀 일부를 전하저장전극 표면으로 사용할 수 있어 전하저장전극 높이의 증가 없이 캐패시터의 정전용량을 증가시킬 수 있어, 생산성 향상 및 소자의 고집적화 및 소형화를 실현시킬 수 있다.As described above, the present invention can improve the threshold uniformity during the patterning process by using the top layer as a polysilicon layer, and improve the yield of the device, and use a part of the contact hole as the surface of the charge storage electrode. As a result, the capacitance of the capacitor can be increased without increasing the height of the charge storage electrode, thereby improving productivity and achieving high integration and miniaturization of the device.

도 1(a) 내지 도 1(d)는 본 발명의 실시예에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of a device for explaining a method of forming a charge storage electrode of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 반도체 기판 2: 층간 절연막1: semiconductor substrate 2: interlayer insulating film

3: 제 1 절연막 4: 제 2 절연막3: first insulating film 4: second insulating film

5: 콘택홀 6: 제 1 폴리실리콘층5: contact hole 6: first polysilicon layer

7: 제 2 폴리실리콘층 10: 전하저장전극7: second polysilicon layer 10: charge storage electrode

Claims (5)

층간 절연막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having an interlayer insulating film formed thereon; 상기 층간 절연막 상에 제 1 및 2 절연막을 순차적으로 형성하는 단계;Sequentially forming a first and a second insulating film on the interlayer insulating film; 상기 제 2 절연막, 제 1 절연막 및 층간 절연막의 선택된 부분을 순차적으로 식각 하여 콘택홀을 형성하는 단계;Sequentially etching selected portions of the second insulating film, the first insulating film, and the interlayer insulating film to form a contact hole; 상기 콘택홀을 포함한 전체구조상에 제 1 폴리실리콘층을 증착한 후, 패터닝 하는 단계;Depositing a first polysilicon layer on the entire structure including the contact hole and then patterning the first polysilicon layer; 상기 제 1 절연막을 식각 정지층으로 한 식각 공정으로 상기 제 2 절연막을 제거하는 단계; 및Removing the second insulating film by an etching process using the first insulating film as an etch stop layer; And 상기 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 제 2 폴리실리콘층을 증착한 후, 제 2 폴리실리콘층의 노출된 부분을 전면 식각 공정으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And depositing a second polysilicon layer on the entire structure including the patterned first polysilicon layer, and then removing the exposed portion of the second polysilicon layer by a front surface etching process. Method for forming a charge storage electrode of. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 상기 제 2 절연막보다 식각 속도가 느린 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And the first insulating layer is formed of a material having a lower etching speed than the second insulating layer. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 절연막은 도프트 산화물 및 질화물중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And the first insulating film is formed of any one of a dopant oxide and a nitride. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 2 절연막은 언도프트 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And the second insulating film is formed of an undoped oxide. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막 제거 공정은 건식 및 습식 식각중 어느 하나로 실시되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The method of claim 1, wherein the first insulating layer removing process is performed by one of dry and wet etching.
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