KR100477600B1 - Driving Method of Plasma Display Panel Using Selective Inversion Address Method - Google Patents

Driving Method of Plasma Display Panel Using Selective Inversion Address Method Download PDF

Info

Publication number
KR100477600B1
KR100477600B1 KR10-2002-0013365A KR20020013365A KR100477600B1 KR 100477600 B1 KR100477600 B1 KR 100477600B1 KR 20020013365 A KR20020013365 A KR 20020013365A KR 100477600 B1 KR100477600 B1 KR 100477600B1
Authority
KR
South Korea
Prior art keywords
pulse
cells
address
discharge
electrode
Prior art date
Application number
KR10-2002-0013365A
Other languages
Korean (ko)
Other versions
KR20020075717A (en
Inventor
윤상진
서주원
정윤권
강봉구
김영환
김갑식
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to US10/103,754 priority Critical patent/US7091935B2/en
Priority to JP2002085099A priority patent/JP2002358047A/en
Priority to EP02252188A priority patent/EP1246156A1/en
Priority to CNB2004100353264A priority patent/CN100353398C/en
Priority to CNB021082715A priority patent/CN100403362C/en
Publication of KR20020075717A publication Critical patent/KR20020075717A/en
Application granted granted Critical
Publication of KR100477600B1 publication Critical patent/KR100477600B1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

본 발명은 선택적 반전 방식으로 데이터를 기입함으로써 고속 구동 및 컨트라스트 향상이 가능한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. The present invention relates to a method of driving a plasma display panel capable of high speed driving and contrast enhancement by writing data in a selective inversion scheme.

본 발명의 플라즈마 디스플레이 패널의 구동방법은 셀들을 전면 기입방전시켜 벽전하를 형성하는 리셋 단계와; 상기 전면 기입방전된 셀들 중 특정 셀들을 어드레스방전시켜 상기 특정 셀들의 벽전하 극성이 반전되게 하는 어드레스 단계와; 상기 특정 셀들을 제외한 나머지 셀들의 벽전하를 소거하는 선택적 소거 단계와; 상기 벽전하 극성이 반전된 특정 셀들만 유지펄스에 의해 유지방전시키는 유지 단계를 포함한다. A driving method of a plasma display panel of the present invention includes a reset step of forming wall charges by writing and discharging cells over the entire surface; An address step of discharging specific cells of the front write-discharged cells to invert the wall charge polarity of the specific cells; Selective erasing the wall charges of the remaining cells except for the specific cells; And a sustaining step of sustaining and discharging the specific cells in which the wall charge polarity is inverted by the sustaining pulse.

이렇게 선택적 반전 어드레스 방법으로 데이터를 기입함으로써 고속구동이 가능하게 되고 컨트라스트 저하를 방지할 수 있게 된다 By writing data using the selective inversion address method, high-speed driving is possible and contrast can be prevented.

Description

선택적 반전 어드레스 방식을 이용한 플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel Using Selective Inversion Address Method} Driving Method of Plasma Display Panel Using Selective Inversion Address Method

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 특히 선택적 반전 방법을 이용하여 어드레스를 수행하는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. The present invention relates to a method for driving a plasma display panel, and more particularly, to a method for driving a plasma display panel that performs an address using a selective inversion method.

최근, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, PDP라 한다)이 주목받고 있다. PDP는 통상 디지털 비디오데이터에 따라 화소들 각각의 방전기간을 조절함으로써 화상을 표시하게 된다. 이러한 PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 교류형 PDP가 대표적이다. Recently, a plasma display panel (hereinafter referred to as PDP), which is easy to manufacture a large panel, has attracted attention as a flat panel display device. The PDP normally displays an image by adjusting the discharge period of each pixel according to the digital video data. As such a PDP, an AC type PDP having three electrodes and driven by an AC voltage is typical.

도 1은 통상적으로 교류(AC)형 PDP에 매트릭스 형태로 배열되어진 방전셀을 도시한다. 방전셀 상부기판(10) 상에 순차적으로 형성되어진 유지전극쌍(12A, 12B), 상부 유전체층(14) 및 보호막(16)을 가지는 상판과, 하부기판(18) 상에 순차적으로 형성되어진 데이터전극(20), 하부 유전체층(22), 격벽(24) 및 형광체층(26)을 가지는 하판을 구비한다. 상부기판(10)과 하부기판(18)은 격벽에 의해 평행하게 이격된다. 유지전극쌍(12A, 12B) 각각은 상대적으로 넓은 폭을 가지며 가시광 투과를 위한 투명전극과, 상대적으로 좁은 폭을 가지며 투명전극의 저항성분을 보상하기 위한 금속전극으로 이루어진다. 이러한 유지전극쌍(12A, 12B)은 주사전극(12A) 및 유지전극(12B)으로 구성된다. 주사전극(12A)은 패널 주사를 위한 주사신호와 방전유지를 위한 유지신호를 주로 공급하고, 유지전극(12B)은 유지신호를 주로 공급한다. 상부 유전체층(14)과 하부 유전체층(22)에는 전하가 축적된다. 보호막(16)은 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지하여 PDP의 수명을 늘릴 뿐만 아니라 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 이러한 유전체층(14, 22)과 보호막(16)은 외부에서 인가되는 방전전압을 낮출 수 있게 한다. 데이터전극(20)은 상기 유지전극 쌍(12A, 12B)과 교차하게 형성된다. 이 데이터전극(20)은 디스플레이되어질 셀들을 선택하기 위한 데이터신호를 공급한다. 격벽(24)은 데이터전극(20)과 나란하게 형성되어 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(26)은 하부 유전체층(22) 및 격벽(24)의 표면에 도포되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 방전공간에는 가스방전을 위한 He, Ne, Ar, Xe, Kr 등의 불활성 가스, 이들이 조합된 방전가스, 또는 방전에 의해 자외선을 발생시킬 수 있는 엑시머(Excimer) 가스가 충진된다. FIG. 1 shows a discharge cell typically arranged in matrix form in an alternating current (AC) type PDP. An upper plate having sustain electrode pairs 12A and 12B, an upper dielectric layer 14, and a protective layer 16 sequentially formed on the discharge cell upper substrate 10, and a data electrode sequentially formed on the lower substrate 18. 20, a lower plate having a lower dielectric layer 22, a partition wall 24, and a phosphor layer 26 is provided. The upper substrate 10 and the lower substrate 18 are spaced in parallel by the partition wall. Each of the sustain electrode pairs 12A and 12B has a relatively wide width and a transparent electrode for transmitting visible light, and a relatively narrow width and a metal electrode for compensating for the resistance component of the transparent electrode. The sustain electrode pairs 12A and 12B are composed of a scan electrode 12A and a sustain electrode 12B. The scan electrode 12A mainly supplies a scan signal for panel scanning and a sustain signal for sustaining discharge, and the sustain electrode 12B mainly supplies a sustain signal. Charges are accumulated in the upper dielectric layer 14 and the lower dielectric layer 22. The protective layer 16 prevents damage to the upper dielectric layer 14 by sputtering, thereby increasing the lifetime of the PDP and increasing the emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used. The dielectric layers 14 and 22 and the protective layer 16 may lower the discharge voltage applied from the outside. The data electrode 20 is the sustain electrode It is formed to intersect with the pair 12A, 12B. This data electrode 20 supplies a data signal for selecting cells to be displayed. The partition wall 24 is formed in parallel with the data electrode 20 to prevent ultraviolet rays generated by the discharge from leaking to adjacent cells. The phosphor layer 26 is applied to the surfaces of the lower dielectric layer 22 and the partition wall 24 to generate visible light of any one of red, green, and blue. The discharge space is filled with an inert gas such as He, Ne, Ar, Xe, Kr for gas discharge, a discharge gas having a combination thereof, or an excimer gas capable of generating ultraviolet rays by discharge.

이러한 구조의 방전셀은 데이터전극(20)과 주사전극(12A) 사이의 대향방전에 의해 선택된 후 유지전극쌍(12A, 12B) 사이의 면방전에 의해 방전을 유지하게 된다. 방전셀에서는 유지방전시 발생되는 자외선에 의해 형광체(26)가 발광함으로써 가시광이 셀 외부로 방출된다. 이 경우, 방전셀은 비디오데이터에 따라 셀의 방전유지기간, 즉 유지방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다. The discharge cell of this structure is selected by the counter discharge between the data electrode 20 and the scan electrode 12A and then sustains the discharge by the surface discharge between the sustain electrode pairs 12A and 12B. In the discharge cells, the fluorescent material 26 emits light by ultraviolet rays generated during sustain discharge, so that visible light is emitted outside the cell. In this case, the discharge cell adjusts the discharge sustain period of the cell, that is, the number of sustain discharges, according to the video data, thereby implementing gray scale for displaying an image.

도 2는 도 1에 도시된 방전셀들이 매트릭스 형태로 배열된 3전극 교류형 PDP의 전극배치 구조를 나타낸다. 도 2에서 방전셀들(30)은 주사 전극라인들(Y1 내지 Ym), 유지 전극라인들(Z1 내지 Zm) 및 데이터 전극라인들(X1 내지 Xn)의 교차지점마다 구성된다. FIG. 2 illustrates an electrode arrangement structure of a three-electrode alternating current PDP in which discharge cells shown in FIG. 1 are arranged in a matrix form. In FIG. 2, the discharge cells 30 are configured at the intersections of the scan electrode lines Y1 to Ym, the sustain electrode lines Z1 to Zm, and the data electrode lines X1 to Xn.

주사 전극라인들(Y1 내지 Ym)은 주사펄스와 유지펄스를 공급하여 방전셀들(30)이 라인 단위로 주사되게 함과 아울러 방전셀들(30)에서 방전이 유지되게 한다. 유지 전극라인들(Z1 내지 Zm)은 공통적으로 유지펄스를 공급하여 상기 주사 전극라인들(Y1 내지 Ym)과 함께 방전셀들(30)에서 방전이 유지되게 한다. 데이터 전극라인들(X1 내지 Xn)은 상기 주사펄스와 동기되는 데이터펄스를 라인단위로 공급하여 데이터펄스의 논리값에 따라 방전셀들(30)이 선택되게 한다. The scan electrode lines Y1 to Ym supply the scan pulses and the sustain pulses so that the discharge cells 30 are scanned in units of lines and the discharges are maintained in the discharge cells 30. The sustain electrode lines Z1 to Zm commonly supply a sustain pulse to the storage electrode lines Z1 to Zm. The discharge is maintained in the discharge cells 30 together with the scan electrode lines Y1 to Ym. The data electrode lines X1 to Xn supply data pulses synchronized with the scan pulse on a line basis so that the discharge cells 30 are selected according to the logic value of the data pulses.

이러한 PDP의 구동방법으로는 어드레스기간과 디스플레이기간, 즉 방전유지기간으로 분리되어 구동되게 하는 ADS(Address and Display Separation) 구동방법이 대표적이다. ADS 구동방법에서는 도 3에 도시된 바와 같이 한 프레임(1F)을 n비트 예를 들면, 8비트 영상 데이터의 각 비트에 해당하는 8개의 서브필드(SF1 내지 SF8)로 분할한다. 각 서브필드(SF1 내지 SF8)는 다시 리셋기간(RPD) 및 어드레스기간(APD)과 유지기간(SPD)으로 분할된다. 리셋기간(RPD)은 다음에 어드레싱이 가능하게 초기조건을 형성한다. 다시 말하여, 리셋기간(RPD)은 각 셀이 균일한 밝기를 가지는 안정적인 동작을 하기 위해 어드레스기간(APD) 직전에 벽전하가 재현성있게 일정한 상태를 가지게 한다. 어드레스기간(APD)은 데이터펄스에 따라 온되어야 할 셀들과 오프되어야 할 셀들을 선택한다. 유지기간(SPD)은 어드레스기간(APD)에서 온되어진 셀들에 대한 방전이 유지되게 한다. 각 서브필드(SF1 내지 SF8)의 리셋기간(RPD) 및 어드레스기간(APD)은 동일하고 유지기간(SPD)에 20:21:22:…:2n-1 비율의 가중치를 부여하여 그 유지기간들(SPD)의 조합에 의해 계조를 표현하게 된다. As a driving method of the PDP, an ADS (Address and Display Separation) driving method for driving the PDP is divided into an address period and a display period, that is, a discharge sustain period. In the ADS driving method, as illustrated in FIG. 3, one frame 1F is divided into eight subfields SF1 to SF8 corresponding to n bits, for example, each bit of 8-bit image data. Each subfield SF1 to SF8 is further divided into a reset period RPD, an address period APD, and a sustain period SPD. The reset period RPD forms an initial condition to enable addressing next time. In other words, the reset period RPD causes the wall charge to be reproducibly constant just before the address period APD in order to make each cell perform a stable operation with uniform brightness. The address period APD selects cells to be turned on and cells to be turned off according to the data pulse. The sustain period SPD allows the discharge for the cells turned on in the address period APD to be maintained. The reset period RPD and the address period APD of each subfield SF1 to SF8 are the same, and 20:21:22:... The gray level is expressed by a combination of the sustain periods SPD by giving a weight of a: 2n-1 ratio.

이러한 ADS 구동방법에서 어드레스방법은 크게 선택적 기입(Selective Write) 방법과 선택적 소거(Selective Erase) 방법으로 대별된다. In the ADS driving method, an address method is roughly classified into a selective write method and a selective erase method.

도 4는 선택적 기입 어드레스 방법에 따른 한 서브필드의 구동순서를 나타내 는 흐름도이다. 선택적 기입 어드레스 방법은 데이터에 따라 방전셀을 선택적으로 온시키기 위하여 주사전극과 데이터전극 사이에 방전개시 이상의 전압을 인가하여 방전이 발생되게 한다. 4 shows a driving sequence of one subfield according to the selective write address method. Is a flowchart. In the selective write address method, a discharge is generated by applying a voltage greater than or equal to the discharge start between the scan electrode and the data electrode to selectively turn on the discharge cell in accordance with data.

상세히 하면, 단계 10(S10)에서 패널내의 모든 셀들에 리셋펄스 등을 이용하여 전면기입 방전이 발생되게 한 후 벽전하가 잔류하는 오프상태로 만들어 초기화한다. 단계 12(S12) 내지 단계 16(S16)에서 표시 데이터에 따라 셀들을 선택하여 온 상태가 될 셀들에서는 주사펄스와 데이터펄스를 이용하여 기입방전이 발생되게 하고, 오프 상태가 될 셀들에서는 방전이 발생하지 않게 한다. 단계 18(S18)에서 상기 단계 14(S14) 및 단계 16(S16)에서 결정된 셀의 온/오프 상태를 해당기간동안 유지동작을 수행하여 계조를 구현하게 된다. 특히, 상기 단계 14(S14)에서 기입방전으로 온 상태가 된 셀들에서는 해당기간동안 방전이 유지되게 한다. 이어서, 단계 20(S20)에서 모든 셀의 상태를 오프 상태로 만드는 소거동작을 수행하여 다음 서브필드 동작을 준비하게 되고, 다음 서브필드에서 PDP는 상기 단계 10(S10) 내지 단계 20(S20)의 동작을 반복하게 된다. In detail, in step 10 (S10), all the cells in the panel are reset using a reset pulse or the like, and then the wall charges are left in an off state where they are initialized. In the cells to be turned on by selecting the cells according to the display data in steps 12 (S12) to 16 (S16), the write discharge is generated using the scan pulse and the data pulse, and the discharge is generated in the cells to be turned off. Do not do it. In step 18 (S18), the gray scale is implemented by maintaining the on / off state of the cells determined in steps 14 (S14) and 16 (S16) for the corresponding period. In particular, in the cells which are turned on in the write discharge in step 14 (S14), the discharge is maintained for the corresponding period. Subsequently, in step 20 (S20), an erase operation for turning off the state of all cells is performed to prepare for the next subfield operation, and in the next subfield, the PDP is prepared in steps 10 (S10) to 20 (S20). The operation will be repeated.

도 5는 전술한 선택적 기입 어드레스 방법을 이용한 PDP 구동방법을 설명하기 위한 구동파형도이다. 도 5에서 X는 데이터전극(20), Y는 주사전극(12A), Z는 유지전극(12B)에 하나의 서브필드기간에 공급되는 신호파형을 나타낸다. 5 is a driving waveform diagram for explaining a PDP driving method using the selective write address method described above. In FIG. 5, X denotes a signal waveform supplied to the data electrode 20, Y denotes the scan electrode 12A, and Z denotes the sustain electrode 12B in one subfield period.

도 5에 있어서, 리셋기간(RPD)에서 리셋펄스(RP)을 이용하여 전면기입 방전이 발생되게 한 후 벽전하를 소거하여 셀들은 벽전하가 잔류하는 오프상태로 초기화된다. In FIG. 5, after the front write discharge is generated using the reset pulse RP in the reset period RPD, the wall charges are erased to reset the cells to the off state where the wall charges remain.

상세히 하면, 리셋펄스(RP)로는 스텝전압(Vs)을 기준으로 피크전압(Vr)으로 서서히 증가하는 포지티브-고우잉 램프펄스(Positive-going Ramp Pulse)와 기저전압(0V)로 서서히 감소하는 네가티브 고우잉 램프펄스(Negative-going Ramp Pulse)가 공급된다. 포지티브-고우잉 램프펄스에 의해 주사전극(12A)과 유지전극(12B) 사이 및 주사전극(12A)과 데이터전극(20) 사이에서 1차 다크(Dark) 방전이 발생한다. 이 다크방전으로 주사전극(12A) 상에는 부극성의 벽전하가, 유지전극(12B)과 데이터전극(20) 상에는 정극성의 벽전하가 형성된다. 그 다음, 주사전극(12A)에 공급되는 네가티브-고우잉 램프펄스와 유지전극(12B)에 공급되는 바이어스전압펄스(BP)에 의해 두 전극(12A, 12B)사이에서 2차 다크방전이 발생한다. 이어서 주사전극(12A)은 2차 다크방전으로 생성된 양이온을 끌어당기고 유지전극(12B)은 전자들을 끌어당기기 때문에 네가티브-고우잉 램프전압이 감소함에 따라 주사전극(12A) 및 유지전극(12B)에 형성된 벽전하는 감소하게 된다. 이 경우 네가티브-고우잉 램프전압의 전압조건에 따라 주사전극(12A)과 유지전극(12B)에 형성된 벽전하의 극성은 역전될 수 있다. 여기서 유지전극(12B)에 부극성의 벽전하가 잔류하는 경우 이 부극성의 벽전하는 어드레스기간(APD)을 경과하여 유지기간(SPD)에서 첫번째 유지펄스에 의한 유지방전에 도움을 주게 된다. 이렇게 네가티브-고우잉 램프펄스가 공급되는 동안 데이터전극(20)의 전압은 기저전압(0V)으로 고정된다. 이에 따라 상기 포지티브-고우잉 램프펄스에 의해 데이터전극(20)에 형성된 벽전하가 외부전계를 상쇄시키기 때문에 주사전극(12A)과 데이터전극(20) 사이에서는 방전이 발생하지 않게 된다. 그리고 2차 다크방전으 로 주사전극(12A)에 형성된 벽전하 양이 감소하였으므로 이어지는 어드레스기간(SPD)에서 주사전극(12A) 또는 데이터전극(20)에 공급되는 어드레스전압은 증가되어야만 한다. In detail, as the reset pulse RP, the negative voltage gradually decreases to the positive-going ramp pulse and the base voltage (0 V) gradually increasing to the peak voltage Vr based on the step voltage Vs. Negative-going Ramp Pulses are supplied. The first dark discharge occurs between the scan electrode 12A and the sustain electrode 12B and between the scan electrode 12A and the data electrode 20 by the positive-going ramp pulse. This dark discharge forms negative wall charges on the scan electrodes 12A and positive wall charges on the sustain electrodes 12B and the data electrodes 20. Then, secondary dark discharge is generated between the two electrodes 12A and 12B by the negative-going lamp pulse supplied to the scan electrode 12A and the bias voltage pulse BP supplied to the sustain electrode 12B. . Subsequently, the scan electrode 12A attracts positive ions generated by the secondary dark discharge and the sustain electrode 12B attracts electrons, so the scan electrode 12A and sustain electrode 12B are reduced as the negative-going ramp voltage decreases. The wall charges formed in the wall are reduced. In this case, the polarities of the wall charges formed in the scan electrode 12A and the sustain electrode 12B may be reversed according to the voltage condition of the negative-going ramp voltage. Here, when the negative wall charges remain in the sustain electrode 12B, the negative wall charges assist the sustain discharge by the first sustain pulse in the sustain period SPD after passing through the address period APD. While the negative-going ramp pulse is supplied in this way, the voltage of the data electrode 20 is fixed to the base voltage (0V). Accordingly, since the wall charges formed on the data electrode 20 cancel the external electric field by the positive-going lamp pulse, no discharge occurs between the scan electrode 12A and the data electrode 20. And the second dark discharge Since the amount of wall charges formed in the scan electrode 12A is reduced, the address voltage supplied to the scan electrode 12A or the data electrode 20 must be increased in the subsequent address period SPD.

어드레스기간(APD)에서 주사전극(12A)에 라인별로 Vsc 전압의 주사펄스(SP)를 공급함과 동시에 데이터 "1"에 해당하는 셀의 데이터전극(12A)에 Vd 전압의 데이터펄스(DP)를 공급하여 어드레스 방전이 발생되게 한다. 이러한 어드레스 방전으로 주사전극(12A)과 유지전극(12B)에는 다음의 유지방전을 위한 벽전하가 충분히 형성된 온 상태가 된다. 이 어드레스 방전에 의해 형성된 벽전하의 양은 유지전극(12B)에 공급되는 바이어스전압(BP)이 증가함에 따라 증가하게 된다. 이와 달리, 주사펄스(SP)만 공급된 데이터 "0"에 해당하는 셀에서는 주사전극(12A)과 데이터전극(20) 사이의 전압이 방전개시전압(Firing Voltage)을 초과하지 못하여 방전이 발생하지 않아 오프상태를 유지한다. In the address period APD, the scan pulse SP of the Vsc voltage is supplied to the scan electrode 12A line by line, and the data pulse DP of the Vd voltage is applied to the data electrode 12A of the cell corresponding to the data "1". Supply to cause address discharge. This address discharge causes the scan electrode 12A and the sustain electrode 12B to be in an on state in which wall charges are sufficiently formed for the next sustain discharge. The amount of wall charges formed by this address discharge increases as the bias voltage BP supplied to the sustain electrode 12B increases. On the other hand, in the cell corresponding to the data "0" supplied with only the scanning pulse SP, the voltage between the scan electrode 12A and the data electrode 20 does not exceed the discharge voltage, so that no discharge occurs. Keep it off.

상기 어드레스기간(APD)에서 라인단위로 어드레스 동작이 완료되면 그 다음 유지기간(SPD)에서 주사전극(12A)과 유지전극(12B)에 교번적으로 유지펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스기간에서 결정된 셀의 상태를 유지하게 된다. 상세히 하면, 어드레스기간(APD)에서 벽전하가 충분히 형성된 온 상태의 셀들은 유지펄스(SUSPy, SUSUPz)에 의한 방전으로 온 상태를 유지하고, 오프 상태의 셀들은 방전없이 오프상태를 그대로 유지하게 된다. When the address operation is completed line by line in the address period APD, the sustain pulses SUSPy and SUSPz are alternately supplied to the scan electrode 12A and the sustain electrode 12B in the next sustain period SPD. The state of the cell determined in the period is maintained. In detail, the cells in the on state in which the wall charges are sufficiently formed in the address period APD remain in the on state by the discharge by the sustain pulses SUSPy and SUSUPz, and the cells in the off state remain in the off state without discharge. .

이러한 유지기간(SPD)에 이은 소거기간(EPD)에서는 유지전극(12B)에 소거펄스(EP)를 공급하여 소거방전을 일으킴으로써 모든 셀들에 존해하는 벽전하가 소거 되게 한다. 이 경우, 소거펄스(EP)로는 발광크기가 작게하기 위하여 포지티브-고우잉 램프펄스가 공급된다. In the erase period EPD following the sustain period SPD, the erase pulse EP is supplied to the sustain electrode 12B to cause an erase discharge, thereby erasing wall charges existing in all cells. To be. In this case, the positive-going lamp pulses are supplied to the erasing pulse EP in order to reduce the light emission size.

이러한 선택적 기입 어드레스 방법은 데이터펄스에 따른 기입방전으로 다음의 유지방전에 필요한 벽전하를 충분히 형성하기 위하여 약 3㎲ 이상의 기입방전 기간을 필요로 한다. 이에 따라, 주사펄스와 데이터펄스는 약 3㎲ 이상의 펄스폭을 가져야 하므로 어드레스기간이 길어지게 되고 상대적으로 유지기간이 부족하게 됨으로써 휘도가 낮은 문제점이 있다. 나아가, 선택적 기입 어드레스 방법으로 고해상도 화상을 구현하는 경우 어드레스기간은 더욱 증대되게 되므로 유지기간 부족으로 계조구현이 불가능해지는 문제가 발생하게 된다. This selective write address method requires a write discharge period of about 3 GPa or more to sufficiently form the wall charges required for the next sustain discharge by the write discharge according to the data pulse. Accordingly, since the scan pulse and the data pulse should have a pulse width of about 3 [mu] s or more, the address period becomes long and the sustain period is relatively insufficient, resulting in low luminance. In addition, when the high resolution image is implemented by the selective write address method, the address period is further increased, which causes a problem in that gray scale is impossible due to the lack of the sustain period.

예를 들어, 1280×1024의 고해상도에서 적·녹·청(RGB)의 방전셀, 256 계조(8 bits), 60Hz의 프레임 주파수를 고려하는 경우 처리되어야 하는 데이터양은 초당 1.75Gbits(1024×1280×3×8×60), 매 프레임(NTSC 방식의 영상신호인 경우 16.67ms)당 30Mbits(1024×1280×3×8), 주사라인당 30Kbits(1280×3×8)이며, 해상도가 높아질수록 처리되어야 하는 데이터양은 현저하게 증가된다. 이에 따라, 선택적 기입 어드레스 방법으로는 제한된 시간 내에 고해상도의 모든 데이터가 표시되는 것이 불가능하게 되므로 화면을 다수의 블록으로 분할하여 구동하는 방안이 제안되고 있다. 그러나, 화면을 분할구동하는 경우 각 블록을 구동하기 위하여 보다 많은 구동회로가 필요하게 되므로 코스트가 증가하게 된다. For example, considering the red, green, and blue discharge cells, 256 gray levels (8 bits), and 60 Hz frame frequency at a high resolution of 1280 × 1024, the amount of data to be processed is 1.75 Gbits per second (1024 × 1280 ×). 3 × 8 × 60), 30Mbits (1024 × 1280 × 3 × 8) per frame (16.67ms for NTSC video signal), 30Kbits (1280 × 3 × 8) per scan line. The amount of data that must be increased significantly. Accordingly, the selective write address method makes it impossible to display all of the high resolution data within a limited time. Therefore, a method of dividing and driving the screen into a plurality of blocks has been proposed. However, when the screen is divided and driven, more driving circuits are required to drive each block, which increases the cost.

또한, 선택적 기입 어드레스 방법은 이전 서브필드에서 온 상태를 유지하던 방전셀들과 오프 상태를 유지하던 방전셀들의 내부전계 등과 같은 방전조건을 균일 화하기 위하여 전면기입 방전으로 모든 셀들을 초기화하는 리셋방전을 필요로 하게 된다. 그러나, 리셋방전은 서브필드마다 발생하여 휘도에는 기여하지 않는 불요광을 발생시킴으로써 흑색레벨을 높이게 된다. 이로 인하여 콘트라스트비가 저하되어 표시품질이 떨어지게 된다. In addition, the selective write address method uniforms the discharge conditions such as the internal electric fields of the discharge cells in the on state and the discharge cells in the off state in the previous subfield. To do this, a reset discharge that initializes all the cells with the front write discharge is required. However, the reset discharge is generated for each subfield to generate undesired light that does not contribute to the brightness, thereby increasing the black level. As a result, the contrast ratio is lowered and the display quality is lowered.

유지기간이 불충분한 선택적 기입 어드레스 방법의 문제점을 해결하고자 도 6에 도시된 바와 같은 선택적 소거 어드레스 방법이 제안되어졌다. 선택적 소거 어드레스 방법은 모든 셀에서 기입방전을 발생시켜 벽전하를 충분히 형성한 다음 원하는 셀을 선택적으로 오프시키기 위해 주사펄스와 데이터펄스를 인가하게 된다. In order to solve the problem of the selective write address method having insufficient sustain period, the selective erase address method as shown in FIG. 6 has been proposed. The selective erase address method generates a write discharge in all cells to sufficiently form wall charges, and then applies a scan pulse and a data pulse to selectively turn off a desired cell.

도 6을 참조하면, 단계 22(S22)에서 패널내의 모든 셀들에 기입펄스를 인가하여 전면기입 방전이 발생되게 함으로써 모든 셀들을 온 상태로 만들고 벽전하가 충분히 형성되게 한다. 단계 24(S24) 내지 단계 28(S28)에서 표시 데이터에 따라 셀들을 선택하여 오프 상태가 될 셀들에서는 주사펄스와 데이터펄스를 이용하여 벽전하 소거방전이 발생되게 하고, 온 상태가 될 셀들에서는 방전없이 상기 단계 22(S22)에서 형성된 충분한 벽전하가 유지되게 한다. 단계 30(S30)에서 상기 단계 26(S26) 및 단계 28(S28)에서 결정된 셀의 온/오프 상태가 해당기간동안 유지되게 하여 유지동작을 수행하여 계조가 구현되게 한다. 특히, 상기 단계 26(S26)에서 방전없이 충분히 벽전하가 유지되었던 셀들에서는 해당기간동안 유지방전이 발생하게 된다. 이어서, 단계 32(S32)에서 모든 셀의 상태를 오프 상태로 만드는 소거동작을 수행하여 다음 서브필드 동작을 준비하게 된다. 다음 서브필드에서는 상기 단계 22(S22) 내지 단계 32(S32)의 동작을 반복하게 된다. Referring to FIG. 6, in step 22 (S22), a write pulse is applied to all the cells in the panel to cause the front write discharge to occur, thereby to turn on all the cells and to sufficiently form wall charges. In the cells to be turned off by selecting the cells according to the display data in steps 24 (S24) to 28 (S28), the wall charge erase discharge is generated using the scan pulse and the data pulse, and the discharge is performed in the cells to be turned on. Sufficient wall charge formed in step 22 (S22) is maintained without. In step 30 (S30), the on / off state of the cells determined in steps 26 (S26) and 28 (S28) is maintained for the corresponding period so that the gray scale is implemented by performing the maintenance operation. In particular, sustain discharge occurs during the period in the cells in which the wall charge is sufficiently maintained without discharge in step 26 (S26). Subsequently, in step 32 (S32), an erase operation for turning off the state of all cells is performed to prepare for the next subfield operation. In the next subfield, the operations of steps 22 (S22) to 32 (S32) are repeated.

이러한 선택적 소거 어드레스방법은 리셋기간에서 온 상태가 된 모든 셀들을 데이터에 따른 소거방전으로 선택적으로 오프시키기 위하여 1㎲ 정도의 펄스폭을 필요로 한다. 이에 따라, 선택적 소거 어드레스 방법은 선택적 기입 어드레스 방법에 비하여 고속구동이 가능하게 됨으로써 유지기간 증대로 휘도가 향상됨과 아울러 데이터양이 많은 고해상도 화상 구현에 적합하게 된다. 그러나, 선택적 소거 어드레스 방법은 어드레스기간에서 소거방전으로 발생되는 빛으로 인하여 오프상태 셀에서의 밝기가 선택적 기입 어드레스 방법에 비해 지나지게 밝다는 단점을 가진다. 이로 인하여, 컨트라스트비가 저하되어 표시품질이 떨어지게 된다. 더욱이, 선택적 소거 어드레스 방법은 서브필드마다 리셋기간에서 모든 셀들을 벽전하가 충분히 형성되는 온 상태로 만드는 안정적인 전면 기입방전을 요구한다. 이를 위하여, 리셋기간에는 전면기입방전 후 벽전화 균일화를 위한 안정화방전 등이 더 추가되어야 하므로 불요광이 증대되어 콘트라스트비가 더욱 저하되게 되는 문제점이 있다. This selective erase address method requires a pulse width of about 1 ms in order to selectively turn off all the cells turned on in the reset period with an erase discharge according to data. Accordingly, the selective erase address method is capable of high-speed driving as compared with the selective write address method, thereby improving luminance and increasing the retention period, and is suitable for realizing a high resolution image having a large amount of data. However, the selective erase address method has a disadvantage in that the brightness in the off-state cell is excessively bright compared to the selective write address method due to the light generated by the erase discharge in the address period. As a result, the contrast ratio is lowered and the display quality is lowered. Moreover, the selective erase address method requires a stable front write discharge which makes all the cells in the on state in which the wall charges are sufficiently formed in the reset period for each subfield. To this end, since the stabilization discharge and the like for the wall phone uniformity should be added after the reset period, the unnecessary light is increased and the contrast ratio is further lowered.

이와 같이, 종래의 PDP 구동방법에 적용되고 있는 선택적 기입 어드레스 방법과 선택적 소거 어드레스 방법은 각각 상대적으로 길게 소요되는 어드레스기간과 컨트라스트비의 저하 등의 문제점을 가지고 있다. 이에 따라, PDP를 고속구동하면서도 표시품질을 향상시킬 수 있는 PDP 구동방법이 요구되고 있는 실정이다. As described above, the selective write address method and the selective erase address method applied to the conventional PDP driving method have problems such as a relatively long address period and a decrease in contrast ratio. Accordingly, there is a demand for a PDP driving method capable of improving display quality while driving PDP at high speed.

따라서, 본 발명의 목적은 선택적 반전 방식으로 데이터를 기입함으로써 고속 구동 및 컨트라스트 향상이 가능한 선택적 반전 어드레스 방법을 이용한 PDP의 구동방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a method of driving a PDP using a selective inversion address method capable of high speed driving and contrast enhancement by writing data in a selective inversion scheme.

상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 PDP의 구동방법은 셀들을 전면 기입방전시켜 벽전하를 형성하는 리셋 단계와; 상기 전면 기입방전된 셀들 중 특정 셀들을 어드레스방전시켜 상기 특정 셀들의 벽전하 극성이 반전되게 하는 어드레스 단계와; 상기 특정 셀들을 제외한 나머지 셀들의 벽전하를 소거하는 선택적 소거 단계와; 상기 벽전하 극성이 반전된 특정 셀들만 유지펄스에 의해 유지방전시키는 유지 단계를 포함한다. 상기 어드레스방전이 발생된 특정 셀들의 벽전하 극성은 상기 어드레스 단계에서 상기 모든 셀들에 공급되는 직류레벨에 의해 반전된다. 상기 어드레스단계에서 상기 특정 셀들에서는 주사전극과 데이터전극에 공급되는 주사펄스와 데이터펄스에 의해 어드레스방전이 발생한다. 상기 어드레스방전 후 상기 특정 셀들에 형성된 벽전하의 극성은 상기 유지전극에 공급되는 직류레벨에 의해 반전된다. 상기 어드레스방전 단계는 상기 주사전극에 주사펄스를 공급하고 상기 데이터전극에 데이터펄스를 공급하는 단계를 포함한다. 상기 어드레스방전 단계에서 발생되는 펄스는 3㎲ 미만의 펄스폭을 가진다. 상기 유지단계에서 상기 유지펄스는 상기 전면 기입방전에 의한 벽전하 극성이 어드레스단계에서도 그대로 유지된 나머지 셀들의 벽전하의 극성과 상반되는 극성을 가진다. 상기 선택적 소거 단계는 전압이 점진적으로 감소하는 램프펄스를 상기 주사전극에 공급하는 단계를 포함한다. 상기 선택적 소거 단계는 전압이 점진적으로 증가하는 램프펄스를 상기 유지전극에 공급한다. 상기 PDP의 구동방법은 상기 유지 단계에 이어서 상기 모든 셀들에 소거펄스를 공급하여 벽전하를 모두 소거하는 소거 단계를 더 포함한다. 상기 리셋단계는 상기 주사전극에 포지티브-고우잉 램프펄스를 공급하고 상기 유지전극에 정극성의 바이어스 전압을 공급하는 단계를 포함한다. In order to achieve the above object, a driving method of a PDP according to an aspect of the present invention includes a reset step of forming a wall charge by full-write discharge of cells; An address step of discharging specific cells of the front write-discharged cells to invert the wall charge polarity of the specific cells; Selective erasing the wall charges of the remaining cells except for the specific cells; And a sustaining step of sustaining and discharging the specific cells in which the wall charge polarity is inverted by the sustaining pulse. The wall charge polarity of the specific cells in which the address discharge is generated is inverted by the DC level supplied to all the cells in the address step. In the addressing step, an address discharge is generated by the scan pulse and the data pulse supplied to the scan electrode and the data electrode. The polarity of the wall charges formed in the specific cells after the address discharge is inverted by the DC level supplied to the sustain electrode. The address discharge step includes supplying a scan pulse to the scan electrode and supplying a data pulse to the data electrode. The pulse generated in the address discharge step has a pulse width of less than 3 ms. In the holding step, the holding pulse has a polarity opposite to that of the wall charges of the remaining cells in which the wall charge polarity due to the front surface write discharge is maintained even in the addressing step. The selective erasing step includes supplying a ramp pulse of which the voltage gradually decreases to the scan electrode. The selective erasing step supplies the sustain electrode with a ramp pulse whose voltage gradually increases. The driving method of the PDP further includes an erasing step of eliminating all wall charges by supplying an erase pulse to all the cells after the holding step. The resetting step includes supplying a positive-going lamp pulse to the scan electrode and supplying a positive bias voltage to the sustain electrode.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 7 내지 도 12를 참조하여 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 7 to 12. Let's explain.

도 7은 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법을 단계적으로 나타내는 흐름도이고, 도 8a 내지 도 8e은 도 7에 도시된 구동방법에 따라 온 상태를 유지할 셀들의 벽전하 상태를, 도 9a 내지 도 9e는 오프 상태를 유지할 셀들의 벽전하 상태를 나타내는 단면도이다. 7 is a flowchart illustrating a PDP driving method using a selective inversion address method according to an embodiment of the present invention, and FIGS. 8A to 8E are diagrams illustrating wall charge states of cells to be maintained in an on state according to the driving method illustrated in FIG. 7. 9A to 9E are cross-sectional views illustrating wall charge states of cells to be in an off state.

리셋기간인 단계 34(S34)에서 패널내의 모든 셀들에 기입펄스가 공급되어 전면기입 방전이 발생됨으로써 모든 셀들이 온 상태가 된다. 이러한 전면기입동작으로 도 8a 및 도 9a에 도시된 바와 같이 모든 셀들의 주사전극(12A) 및 유지전극(12B)과 데이터전극(20) 상의 유전층에 충분한 벽전하가 형성된다. In step 34 (S34), which is a reset period, the write pulses are supplied to all the cells in the panel, so that all of the cells are turned on because the overwrite discharge occurs. This front write operation forms sufficient wall charges in the dielectric layers on the scan electrodes 12A, sustain electrodes 12B, and data electrodes 20 of all the cells as shown in FIGS. 8A and 9A.

어드레스기간인 단계 36(S36) 내지 단계 40(S40)에서 온 상태가 될 셀들에서는 주사전극(12A)에 공급되는 주사펄스와 데이터전극(20)에 공급되는 데이터펄스에 의해 어드레스방전이 발생되어 벽전하극성이 반전되고, 오프상태가 될 셀들에서는 방전이 발생되지 않아 이전 벽전하극성을 유지하게 된다. 여기서, 선택적 반전 어드레스 방전을 위하여 주사펄스 및 데이터펄스의 폭은 3㎲ 미만(바람직하게는, 2㎲ 미만)의 세폭펄스를 이용한다. 그리고, 유지전극(12B)에는 상기 어드레스 방전으로 벽전하극성이 반전될 수 있게 도움을 주는 특정의 직류전압이 공급된다. 이 결과, 온 상태가 될 셀들에서는 어드레스 방전으로 도 8b에 도시된 바와 같이 벽전하의 극성이 반전되고, 오프 상태가 될 셀들에서는 방전이 발생되지 않아 도 9b에 도시된 바와 같이 이전 단계인 도 9a와 동일한 극성의 벽전하 상태가 유지된다. In the cells to be turned on in steps 36 (S36) to 40 (S40), which are the address periods, an address discharge is generated by the scan pulse supplied to the scan electrode 12A and the data pulse supplied to the data electrode 20. The charge polarity is reversed and no discharge occurs in the cells to be off, thereby maintaining the previous wall charge polarity. Here, for the selective inversion address discharge, the width of the scan pulse and the data pulse is less than 3 ms (preferably less than 2 ms). The sustain electrode 12B is supplied with a specific DC voltage which helps the wall charge polarity be reversed by the address discharge. As a result, the polarities of the wall charges are reversed as shown in Fig. 8B in the cells to be turned on as shown in Fig. 8B, and no discharge is generated in the cells to be turned off as shown in Fig. 9B. The wall charge state of the same polarity as is maintained.

선택적 소거기간인 단계 42(S42) 및 단계 44(S44)에서 모든 셀들에 소거펄스 가 인가되어 오프상태가 될 셀들에 존재하는 벽전하들이 최대한 소거된다. 이를 위하여 소거펄스의 극성은 온 상태가 될 셀의 벽전하 극성과는 상쇄되고 오프 상태가 될 셀의 벽전화 극성과는 가산되게 설정된다. 이러한 극성의 소거펄스에 의해 온 상태가 될 셀들에서는 도 8c에 도시된 바와 같이 이전 단계인 도 8b와 동일한 극성의 벽전하 상태를 유지하는 반면에, 오프 상태가 될 셀들에서는 도 9c에 도시된 바와 같이 벽전하들이 소거되어진다. An erase pulse is applied to all cells in steps 42 (S42) and 44 (S44), which are selective erasing periods. The wall charges present in the cells to be turned off to be erased as much as possible. For this purpose, the polarity of the erase pulse is set to be offset from the wall charge polarity of the cell to be turned on and added to the wall phone polarity of the cell to be turned off. In the cells to be turned on by the erase pulse of this polarity, as shown in FIG. 8C, the wall charge state of the same polarity as in FIG. 8B is maintained, whereas in the cells to be turned off, as shown in FIG. 9C. Likewise the wall charges are erased.

유지기간인 단계 46(S46)에서 모든 셀들에 유지펄스들이 공급되어 상기 어드레스 및 선택적 소거 단계에서 결정된 셀의 온/오프 상태가 해당기간동안 유지되는 유지동작이 수행됨으로써 계조가 구현된다. 특히, 상기 어드레스 단계에서 극성반전으로 벽전하가 충분히 형성된 셀들은 주사전극(12A) 및 유지전극(12B)에 교번적으로 공급되는 유지펄스들에 의한 유지방전으로 도 8d에 도시된 바와 같이 충분한 벽전하들을 갖는 온 상태를 해당기간동안 유지한다. 반면에, 상기 선택적 소거단계에서 벽전하들이 소거된 셀들은 도 9d에 도시된 바와 같이 오프 상태를 유지한다. In step 46 (S46), which is a sustain period, sustain pulses are supplied to all cells, and grayscales are implemented by performing a sustain operation in which the on / off state of the cell determined in the address and selective erase steps is maintained for a corresponding period. In particular, the cells in which the wall charges are sufficiently formed due to the polarity inversion in the addressing step have sufficient wall discharge as shown in FIG. 8D by the sustain discharge by the sustain pulses alternately supplied to the scan electrode 12A and the sustain electrode 12B. The on state with charges is maintained for that period. On the other hand, cells whose wall charges are erased in the selective erasing step remain off as shown in FIG. 9D.

소거기간인 단계 48(S48)에서 모든 셀들은 소거펄스에 의한 소거동작으로 벽전하가 모두 소거되어 오프 상태가 된다. 이러한 소거동작으로 도 8e 및 도 9e에 도시된 바와 같이 모든 셀들에서 벽전하가 모두 소거됨으로써 다음 서브필드 동작을 준비할 수 있게 된다. 그리고, 다음 서브필드에서 PDP는 상기 단계 34(S34) 내지 단계 48(S48)의 동작을 반복하게 된다. In step 48 (S48), which is an erase period, all the cells are erased by the erase operation by the erase pulse and are turned off. Such an erase operation erases all wall charges in all cells as shown in FIGS. 8E and 9E, thereby preparing for the next subfield operation. In the next subfield, the PDP repeats the operations of steps 34 to 48 (S48).

이와 같이, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방 법은 전면 기입방전으로 모든 셀들을 온 상태로 만든다. 그 다음, 어드레스 방전으로 온 상태가 될 셀들에서만 벽전하 극성을 반전시켜 이어지는 유지기간에서 방전이 유지되게 한다. 이와 달리, 초기 벽전하 극성을 유지하는 오프 상태가 될 셀들은 소거펄스로 벽전하를 소거하여 이어지는 유지기간에서 방전이 발생되지 않게 한다. 이에 따라, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법은 어드레스기간에서 2㎲ 미만의 세폭펄스를 이용함으로써 어드레스기간을 단축할 수 있게 된다. 이 결과, 어드레스기간이 단축된 만큼 유지기간이 증대하여 휘도를 향상시킬 수 있음과 아울러 고해상도 화상구현에 적합하게 된다. 또한, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법은 어드레스기간에서 오프 상태가 될 셀들에서 방전이 발생되지 않게 하므로 불요광에 의한 컨트라스트 저하를 방지할 수 있게 된다. As such, the PDP driving room using the selective inversion address method according to the present invention. The law turns all cells on with a full write discharge. Then, the wall charge polarity is reversed only in the cells to be turned on with the address discharge so that the discharge is maintained in the subsequent sustain period. In contrast, the cells to be in an off state maintaining the initial wall charge polarity erase the wall charge with an erase pulse so that discharge is not generated in the subsequent sustain period. Accordingly, the PDP driving method using the selective inversion address method according to the present invention can shorten the address period by using a narrow pulse of less than 2 ms in the address period. As a result, as the address period is shortened, the sustain period can be increased to improve luminance and to be suitable for high resolution image realization. In addition, the PDP driving method using the selective inversion address method according to the present invention prevents discharge from occurring in the cells to be turned off in the address period, thereby preventing contrast decrease due to unnecessary light.

도 10은 본 발명의 제1 실시 예에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법을 설명하기 위한 구동파형도이다. 도 10에서 X는 데이터전극(20), Y는 주사전극(12A), Z는 유지전극(12B)에 하나의 서브필드기간에 공급되는 신호파형을 나타낸다. 10 is a driving waveform diagram illustrating a PDP driving method using the selective inversion address method according to the first embodiment of the present invention. In FIG. 10, X denotes a signal waveform supplied to the data electrode 20, Y denotes the scan electrode 12A, and Z denotes the sustain electrode 12B in one subfield period.

도 10에 있어서, 리셋기간(RPD)에서 전면 기입방전 동작을 위하여 모든 주사전극(12A)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)로는 기저전압(0V)에서 스텝전압(Vs)으로 점핑한 다음 피크전압(Vr)으로 서서히 증가하는 포지티브-고우잉 램프펄스(Positive-going Ramp Pulse)가 공급된다. 이때, 유지전극(12B)에는 벽전하량 조절을 위하여 Vrc전압을 유지하는 리셋공통 펄스(RCP)가 공급되며, 데이터전극(20)은 기저전압(0V)으로 고정된다. 여기서 유지전극(12B)에 공급되는 리셋공통 펄스(RCP)는 스텝형태로 공급된다. 이러한 리셋펄스(RP)에 의해 전면 기입방전이 발생되어 주사전극(12A) 및 유지전극(12B) 상에는 부극성의 벽전하가, 데이터전극(20) 상에는 정극성의 벽전하가 형성된다. 특히, 포지티브-고우잉 램프펄스(Positive-going Ramp Pulse)에 의한 전면 기입방전으로 빛의 양을 최소화하면서도 벽전하를 충분히 형성할 수 있게 된다. 이렇게 충분히 형성된 벽전하는 도 5에 도시된 바와 같은 종래의 네가티브-고우잉 램프펄스(Negative-going Ramp Pulse)에 의한 소거방전 없이 다음 어드레스기간(APD)에 그대로 이용된다. 이 결과, 리셋기간(RPD)에서의 방전회수가 줄어들어 컨트라스트비를 향상시킬 수 있게 된다. In Fig. 10, the reset pulse RP is supplied to all the scan electrodes 12A for the entire surface write discharge operation in the reset period RPD. The reset pulse RP is supplied with a positive-going ramp pulse that jumps from the base voltage (0V) to the step voltage (Vs) and then gradually increases to the peak voltage (Vr). At this time, the sustain electrode 12B is supplied with a reset common pulse (RCP) for maintaining the Vrc voltage for adjusting the wall charge amount, The data electrode 20 is fixed to the base voltage (0V). Here, the reset common pulse RCP supplied to the sustain electrode 12B is supplied in step form. The front write discharge is generated by the reset pulse RP, so that the negative wall charges are formed on the scan electrode 12A and the sustain electrode 12B, and the positive wall charges are formed on the data electrode 20. In particular, the front-surface write discharge by the positive-going ramp pulse enables the wall charge to be sufficiently formed while minimizing the amount of light. The sufficiently formed wall charge is used as it is in the next address period APD without erasing discharge by the conventional negative-going ramp pulse as shown in FIG. As a result, the number of discharges in the reset period RPD is reduced and the contrast ratio can be improved.

어드레스기간(APD)에서 주사전극(12A)에 라인별로 Vsc 전압의 주사펄스(SP)를 공급함과 동시에 데이터 "1"에 해당하는 셀의 데이터전극(12A)에 Vd 전압의 데이터펄스(DP)를 공급하여 어드레스 방전이 발생되게 한다. 그리고, 주사전극(12A)에는 주사펄스(SP) 다음으로 Vsc전압을 유지하는 직류전압을 공급하여 상기 어드레스 방전으로 생성된 전하들을 끌어당겨 벽전하로 쌓이게 한다. 이때, 유지전극(12B)에는 정극성의 Vscp 전압을 유지하는 주사공통펄스(SCP)를 공급하여 상기 어드레스 방전으로 생성된 전자들을 끌어당겨 벽전하로 쌓이게 한다. 이 결과, 어드레스기간(APD)에서 어드레스 방전이 발생된 셀들에 형성된 벽전하는 상기 리셋기간(RPD)에서 형성된 벽전하 극성과 반대의 극성을 가지게 된다. 다시 말하여, 어드레스 방전이 발생된 셀들의 주사전극(12A) 상에는 정극성의 벽전하가 형성되고 유지전극(12B)과 데이터전극(20) 상에는 부극성의 벽전하가 형성된다. 이러 한 어드레스 방전, 즉 극성반전 방전을 위하여 주사펄스(SP)와 데이터펄스(DP)의 펄스폭은 2㎲ 미만의 세폭으로 설정된다. 반면에, 어드레스기간(APD)에서 데이터 "0"에 해당하는 셀들에서는 방전이 발생하지 않았으므로 리셋기간(RPD)에서 형성된 벽전하 극성을 그대로 유지하게 된다. In the address period APD, the scan pulse SP of the Vsc voltage is supplied to the scan electrode 12A line by line, and the data pulse DP of the Vd voltage is applied to the data electrode 12A of the cell corresponding to the data "1". Supply to cause address discharge. Then, the scan electrode 12A is supplied with a DC voltage holding the Vsc voltage next to the scan pulse SP to attract the charges generated by the address discharge and accumulate as wall charges. In this case, the scan common pulse (SCP) for maintaining the positive Vscp voltage is supplied to the sustain electrode 12B to attract the electrons generated by the address discharge and accumulate the wall charges. As a result, the wall charges formed in the cells in which the address discharge has occurred in the address period APD have a polarity opposite to the wall charge polarity formed in the reset period RPD. In other words, positive wall charges are formed on the scan electrodes 12A of the cells in which the address discharge is generated, and negative wall charges are formed on the sustain electrodes 12B and the data electrodes 20. This For one address discharge, that is, a polarity inversion discharge, the pulse widths of the scan pulse SP and the data pulse DP are set to a narrow width of less than 2 ms. On the other hand, since no discharge occurs in the cells corresponding to the data "0" in the address period APD, the wall charge polarity formed in the reset period RPD is maintained as it is.

상기 어드레스기간(APD)에서 라인단위로 어드레스 동작이 완료되면 그 다음 선택적 소거기간(SEPD)에서 모든 주사전극(12A)에 소거펄스(EP)가 공급된다. 소거펄스(EP)로는 스캔전압(Vsc)에서 기저전위(0V)로 서서히 감소하는 네가티브-고우잉 램프펄스가 공급된다. 이때, 유지전극(12B)과 데이터전극(20) 각각은 Vscp 전압과 0V로 고정된다. 이렇게 점진적으로 감소하는 형태의 소거펄스(EP)에 의해 상기 어드레스기간(APD)에서 어드레스 방전이 발생하지 않은 셀들에 존재하는 벽전하들이 다크방전에 의해 소거된다. When the address operation is completed line by line in the address period APD, the erase pulse EP is supplied to all the scan electrodes 12A in the next selective erase period SEPD. The erase pulse EP is supplied with a negative-going ramp pulse that gradually decreases from the scan voltage Vsc to the base potential (0 V). At this time, each of the sustain electrode 12B and the data electrode 20 is fixed at a Vscp voltage and 0V. By the gradually decreasing erase pulse EP, the wall charges existing in the cells in which the address discharge has not occurred in the address period APD are erased by the dark discharge.

이어서, 유지기간(SPD)에서 주사전극(12A)과 유지전극(12B)에 교번적으로 유지펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스기간(APD) 및 선택적 소거기간에서 결정된 셀의 상태를 유지하게 된다. 상세히 하면, 어드레스기간(APD)에서 극성반전된 벽전하가 충분히 형성된 셀들은 유지펄스(SUSPy, SUSUPz)에 의한 유지방전으로 온 상태를 유지하고, 선택적소거기간(SEPD)에서 벽전하가 소거된 셀들은 오프상태를 그대로 유지하게 된다. Subsequently, sustain pulses SUSPy and SUSPz are alternately supplied to the scan electrode 12A and the sustain electrode 12B during the sustain period SPD to maintain the state of the cell determined in the address period APD and the selective erase period. Done. In detail, the cells in which the wall charges in which the polarity is reversed are sufficiently formed in the address period APD remain in the sustain discharge by the sustain pulses SUSPy and SUSUPz, and the cells in which the wall charges are erased in the selective erasure period SEPD They remain off.

이러한 유지기간(SPD)에 이은 소거기간(EPD)에서는 유지전극(12B)에 소거펄스(EP)를 공급하여 소거방전을 일으킴으로써 모든 셀들에 존해하는 벽전하가 소거되게 한다. 이 경우, 소거펄스(EP)로는 발광크기가 작게하기 위하여 포지티브-고 우잉 램프펄스가 공급된다. In the erase period EPD subsequent to the sustain period SPD, the erase pulse EP is supplied to the sustain electrode 12B to cause an erase discharge, thereby erasing wall charges existing in all cells. In this case, the erasing pulse (EP) is positive-high to reduce the emission size. Wow ramp pulses are supplied.

도 11은 본 발명의 제2 실시 예에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법을 설명하기 위한 구동파형도이다. 도 11에 도시된 구동파형은 도 10에 도시된 구동파형과 대비하여 선택적 소거기간(SEPD)에 셀들에 공급되는 구동파형에만 각별한 차이가 있고, 나머지 기간에 공급되는 구동파형은 동일하다. 11 is a driving waveform diagram illustrating a PDP driving method using the selective inversion address method according to the second embodiment of the present invention. The driving waveform shown in FIG. 11 differs only from the driving waveform supplied to the cells in the selective erasing period SEPD as compared to the driving waveform shown in FIG. 10, and the driving waveform supplied in the remaining period is the same.

도 11에 있어서, 리셋기간(RPD)에서 전면 기입방전 동작을 위하여 모든 주사전극(12A)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)로는 기저전압(0V)에서 스텝전압(Vs)으로 점핑한 다음 피크전압(Vr)으로 서서히 증가하는 포지티브-고우잉 램프펄스가 공급된다. 이때, 유지전극(12B)에는 벽전하량 조절을 위하여 Vrc전압을 유지하는 리셋공통 펄스(RCP)가 공급되며, 데이터전극(20)은 기저전압(0V)으로 고정된다. 여기서 유지전극(12B)에 공급되는 리셋공통 펄스(RCP)는 스텝형태로 공급된다. 이러한 리셋펄스(RP)에 의해 전면 기입방전이 발생되어 주사전극(12A) 및 유지전극(12B) 상에는 부극성의 벽전하가, 데이터전극(20) 상에는 정극성의 벽전하가 형성된다. 특히, 포지티브-고우잉 램프펄스에 의한 전면 기입방전으로 빛의 양을 최소화하면서도 벽전하를 충분히 형성할 수 있게 된다. 이렇게 충분히 형성된 벽전하는 도 5에 도시된 바와 같은 종래의 네가티브-고우잉 램프펄스에 의한 소거동작 없이 다음 어드레스기간(APD)에 그대로 이용된다. 이 결과, 리셋기간(RPD)에서의 방전회수가 줄어들어 컨트라스트비를 향상시킬 수 있게 된다. In Fig. 11, the reset pulse RP is supplied to all the scan electrodes 12A for the entire surface write discharge operation in the reset period RPD. The reset pulse RP is supplied with a positive-going ramp pulse that jumps from the base voltage (0V) to the step voltage (Vs) and then gradually increases to the peak voltage (Vr). In this case, the reset common pulse RCP is supplied to the sustain electrode 12B to maintain the Vrc voltage for adjusting the wall charge amount, and the data electrode 20 is fixed to the base voltage (0V). Here, the reset common pulse RCP supplied to the sustain electrode 12B is supplied in step form. The front write discharge is generated by the reset pulse RP, so that the negative wall charges are formed on the scan electrode 12A and the sustain electrode 12B, and the positive wall charges are formed on the data electrode 20. In particular, the front-surface write discharge by the positive-going lamp pulses can sufficiently form the wall charges while minimizing the amount of light. The sufficiently formed wall charge is used as it is in the next address period APD without the erase operation by the conventional negative-going ramp pulse as shown in FIG. As a result, the number of discharges in the reset period RPD is reduced and the contrast ratio can be improved.

어드레스기간(APD)에서 주사전극(12A)에 라인별로 Vsc 전압의 주사펄스(SP)를 공급함과 동시에 데이터 "1"에 해당하는 셀의 데이터전극(12A)에 Vd 전압의 데 이터펄스(DP)를 공급하여 어드레스 방전이 발생되게 한다. 그리고, 주사전극(12A)에는 주사펄스(SP) 다음으로 Vsc전압을 유지하는 직류전압을 공급하여 상기 어드레스 방전으로 생성된 전하들을 끌어당겨 벽전하로 쌓이게 한다. 이때, 유지전극(12B)에는 정극성의 Vscp 전압을 유지하는 주사공통펄스(SCP)를 공급하여 상기 어드레스 방전으로 생성된 전자들을 끌어당겨 벽전하로 쌓이게 한다. 이 결과, 어드레스기간(APD)에서 어드레스 방전이 발생된 셀들에 형성된 벽전하는 상기 리셋기간(RPD)에서 형성된 벽전하 극성과 반대의 극성을 가지게 된다. 다시 말하여, 어드레스 방전이 발생된 셀들의 주사전극(12A) 상에는 정극성의 벽전하가 형성되고 유지전극(12B)과 데이터전극(20) 상에는 부극성의 벽전하가 형성된다. 이러한 어드레스 방전, 즉 극성반전 방전을 위하여 주사펄스(SP)와 데이터펄스(DP)의 펄스폭은 2㎲ 미만의 세폭으로 설정된다. 반면에, 어드레스기간(APD)에서 데이터 "0"에 해당하는 셀들에서는 방전이 발생하지 않았으므로 리셋기간(RPD)에서 형성된 벽전하 극성을 그대로 유지하게 된다. In the address period APD, the scan pulse SP of the Vsc voltage is supplied to the scan electrode 12A line by line, and the voltage Vd is applied to the data electrode 12A of the cell corresponding to the data "1". The supply pulse DP is supplied to cause address discharge. Then, the scan electrode 12A is supplied with a DC voltage holding the Vsc voltage next to the scan pulse SP to attract the charges generated by the address discharge and accumulate as wall charges. In this case, the scan common pulse (SCP) for maintaining the positive Vscp voltage is supplied to the sustain electrode 12B to attract the electrons generated by the address discharge and accumulate the wall charges. As a result, the wall charges formed in the cells in which the address discharge has occurred in the address period APD have a polarity opposite to the wall charge polarity formed in the reset period RPD. In other words, positive wall charges are formed on the scan electrodes 12A of the cells in which the address discharge is generated, and negative wall charges are formed on the sustain electrodes 12B and the data electrodes 20. For this address discharge, that is, polarity inversion discharge, the pulse widths of the scan pulse SP and the data pulse DP are set to a narrow width of less than 2 ms. On the other hand, since no discharge occurs in the cells corresponding to the data "0" in the address period APD, the wall charge polarity formed in the reset period RPD is maintained as it is.

상기 어드레스기간(APD)에서 라인단위로 어드레스동작이 완료되면 그 다음 선택적 소거기간(SEPD)에서 모든 주사전극(12A)에 제1 소거펄스(EPy)가 공급된다. 제1 소거펄스(EPy)로는 스캔전압(Vsc)에서 기저전위(0V)로 서서히 감소하는 네가티브-고우잉 램프펄스가 공급된다. 이때, 유지전극(12B)과 데이터전극(20) 각각은 Vscp 전압과 0V로 고정된다. 이렇게 점진적으로 감소하는 형태의 제1 소거펄스(EPy)에 의해 상기 어드레스기간(APD)에서 어드레스 방전이 발생하지 않은 셀들에 존재하는 벽전하들이 방전없이 소거된다. 이어서, 유지전극(12B)에 정극성 의 제2 소거펄스(EPz)를 더 공급하여 어드레스방전이 발생하지 않은 셀들에 존재하는 벽전하를 최대한 소거하게 된다. 제2 소거펄스(EPz)로는 포지티브-고우잉 램프펄스가 공급된다. When the address operation is completed line by line in the address period APD, the first erase pulse EPy is supplied to all the scan electrodes 12A in the next selective erase period SEPD. The first erase pulse EPy is supplied with a negative-going ramp pulse that gradually decreases from the scan voltage Vsc to the base potential 0V. At this time, each of the sustain electrode 12B and the data electrode 20 is fixed at a Vscp voltage and 0V. The wall charges existing in the cells in which the address discharge does not occur in the address period APD are erased without the discharge by the gradually decreasing first erase pulse EPy. Subsequently, positive polarity is applied to the sustain electrode 12B. The second erase pulse EPz is further supplied to erase the wall charges existing in the cells in which the address discharge has not occurred. The positive-going ramp pulse is supplied to the second erasing pulse EPz.

이어서, 유지기간(SPD)에서 주사전극(12A)과 유지전극(12B)에 교번적으로 유지펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스기간(APD) 및 선택적 소거기간에서 결정된 셀의 상태를 유지하게 된다. 상세히 하면, 어드레스기간(APD)에서 극성반전된 벽전하가 충분히 형성된 셀들에서는 유지펄스(SUSPy, SUSUPz)에 의한 유지방전으로 온 상태를 유지하고, 선택적소거기간(SEPD)에서 벽전하가 소거된 셀들은 오프상태를 그대로 유지되게 한다. Subsequently, sustain pulses SUSPy and SUSPz are alternately supplied to the scan electrode 12A and the sustain electrode 12B during the sustain period SPD to maintain the state of the cell determined in the address period APD and the selective erase period. Done. In detail, in the cells in which the wall charges in which the polarity is reversed are sufficiently formed in the address period APD, the cells are kept on by the sustain discharge by the sustain pulses SUSPy and SUSUPz, and the wall charges are erased in the selective erasure period SEPD. To remain off.

이러한 유지기간(SPD)에 이은 소거기간(EPD)에서는 유지전극(12B)에 소거펄스(EP)를 공급하여 소거방전을 일으킴으로써 모든 셀들에 존해하는 벽전하가 소거되게 한다. 이 경우, 소거펄스(EP)로는 발광크기가 작게하기 위하여 포지티브-고우잉 램프펄스가 공급된다. In the erase period EPD subsequent to the sustain period SPD, the erase pulse EP is supplied to the sustain electrode 12B to cause an erase discharge, thereby erasing wall charges existing in all cells. In this case, the positive-going lamp pulses are supplied to the erasing pulse EP in order to reduce the light emission size.

도 12는 본 발명의 제3 실시 예에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법을 설명하기 위한 구동파형도이다. 도 12에 도시된 구동파형은 도 10 및 도 11에 도시된 구동파형과 대비하여 선택적 소거기간(SEPD)이 없는 것을 제외하고 나머지 기간에 공급되는 구동파형은 동일하다. 12 is a driving waveform diagram illustrating a PDP driving method using the selective inversion address method according to the third embodiment of the present invention. The driving waveforms shown in FIG. 12 are the same as the driving waveforms supplied in the remaining periods, except that there is no selective erasing period (SEPD) compared to the driving waveforms shown in FIGS. 10 and 11.

도 12에 있어서, 리셋기간(RPD)에서 전면 기입방전 동작을 위하여 모든 주사전극(12A)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)로는 기저전압(0V)에서 스텝전압(Vs)으로 점핑한 다음 피크전압(Vr)으로 서서히 증가하는 포지티브-고우잉 램 프펄스가 공급된다. 이때, 유지전극(12B)에는 벽전하량 조절을 위하여 Vrc전압을 유지하는 리셋공통 펄스(RCP)가 공급되며, 데이터전극(20)은 기저전압(0V)으로 고정된다. 여기서 유지전극(12B)에 공급되는 리셋공통 펄스(RCP)는 스텝형태로 공급된다. 이러한 리셋펄스(RP)에 의해 전면 기입방전이 발생되어 주사전극(12A) 및 유지전극(12B) 상에는 부극성의 벽전하가, 데이터전극(20) 상에는 정극성의 벽전하가 형성된다. 특히, 포지티브-고우잉 램프펄스에 의한 전면 기입방전으로 빛의 양을 최소화하면서도 벽전하를 충분히 형성할 수 있게 된다. 이렇게 충분히 형성된 벽전하는 도 5에 도시된 바와 같은 종래의 네가티브-고우잉 램프펄스에 의한 소거동작 없이 다음 어드레스기간(APD)에 그대로 이용된다. 이 결과, 리셋기간(RPD)에서의 방전회수가 줄어들어 컨트라스트비를 향상시킬 수 있게 된다. In Fig. 12, the reset pulse RP is supplied to all the scan electrodes 12A for the entire surface write discharge operation in the reset period RPD. Positive-going RAM that jumps from base voltage (0V) to step voltage (Vs) and then slowly increases to peak voltage (Vr) with a reset pulse (RP) The pulse is supplied. In this case, the reset common pulse RCP is supplied to the sustain electrode 12B to maintain the Vrc voltage for adjusting the wall charge amount, and the data electrode 20 is fixed to the base voltage (0V). Here, the reset common pulse RCP supplied to the sustain electrode 12B is supplied in step form. The front write discharge is generated by the reset pulse RP, so that the negative wall charges are formed on the scan electrode 12A and the sustain electrode 12B, and the positive wall charges are formed on the data electrode 20. In particular, the front-surface write discharge by the positive-going lamp pulses can sufficiently form the wall charges while minimizing the amount of light. The sufficiently formed wall charge is used as it is in the next address period APD without the erase operation by the conventional negative-going ramp pulse as shown in FIG. As a result, the number of discharges in the reset period RPD is reduced and the contrast ratio can be improved.

어드레스기간(APD)에서 주사전극(12A)에 라인별로 Vsc 전압의 주사펄스(SP)를 공급함과 동시에 데이터 "1"에 해당하는 셀의 데이터전극(12A)에 Vd 전압의 데이터펄스(DP)를 공급하여 어드레스 방전이 발생되게 한다. 그리고, 주사전극(12A)에는 주사펄스(SP) 다음으로 Vsc전압을 유지하는 직류전압을 공급하여 상기 어드레스 방전으로 생성된 전하들을 끌어당겨 벽전하로 쌓이게 한다. 이때, 유지전극(12B)에는 정극성의 Vscp 전압을 유지하는 주사공통펄스(SCP)를 공급하여 상기 어드레스 방전으로 생성된 전자들을 끌어당겨 벽전하로 쌓이게 한다. 이 결과, 어드레스기간(APD)에서 어드레스 방전이 발생된 셀들에 형성된 벽전하는 상기 리셋기간(RPD)에서 형성된 벽전하 극성과 반대의 극성을 가지게 된다. 다시 말하여, 어드레스 방전이 발생된 셀들의 주사전극(12A) 상에는 정극성의 벽전하가 형성 되고 유지전극(12B)과 데이터전극(20) 상에는 부극성의 벽전하가 형성된다. 이러한 어드레스 방전, 즉 극성반전 방전을 위하여 주사펄스(SP)와 데이터펄스(DP)의 펄스폭은 2㎲ 미만의 세폭으로 설정된다. 반면에, 어드레스기간(APD)에서 데이터 "0"에 해당하는 셀들에서는 방전이 발생하지 않았으므로 리셋기간(RPD)에서 형성된 벽전하 극성을 그대로 유지하게 된다. In the address period APD, the scan pulse SP of the Vsc voltage is supplied to the scan electrode 12A line by line, and the data pulse DP of the Vd voltage is applied to the data electrode 12A of the cell corresponding to the data "1". Supply to cause address discharge. Then, the scan electrode 12A is supplied with a DC voltage holding the Vsc voltage next to the scan pulse SP to attract the charges generated by the address discharge and accumulate as wall charges. In this case, the scan common pulse (SCP) for maintaining the positive Vscp voltage is supplied to the sustain electrode 12B to attract the electrons generated by the address discharge and accumulate the wall charges. As a result, the wall charges formed in the cells in which the address discharge has occurred in the address period APD have a polarity opposite to the wall charge polarity formed in the reset period RPD. In other words, positive wall charges are formed on the scan electrodes 12A of the cells in which the address discharge is generated. Then, negative wall charges are formed on the sustain electrode 12B and the data electrode 20. For this address discharge, that is, polarity inversion discharge, the pulse widths of the scan pulse SP and the data pulse DP are set to a narrow width of less than 2 ms. On the other hand, since no discharge occurs in the cells corresponding to the data "0" in the address period APD, the wall charge polarity formed in the reset period RPD is maintained as it is.

상기 어드레스기간(APD)에서 라인단위로 어드레스동작이 완료되면 유지기간(SPD)에서 주사전극(12A)과 유지전극(12B)에 교번적으로 유지펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스기간(APD)에서 결정된 셀의 상태를 유지하게 된다. 상세히 하면, 어드레스기간(APD)에서 극성반전된 벽전하가 충분히 형성된 셀들에서는 유지펄스(SUSPy, SUSUPz)에 의한 유지방전으로 온 상태를 유지하고, 어드레스기간(APD)에서 어드레스방전이 발생되지 않은 셀들은 오프상태를 그대로 유지하게 된다. 이는 주사전극(12A)과 유지전극(12B)에 공급되는 유지펄스(SUSPy, SUSPz)가 상기 어드레스기간(APD)에서 극성이 반전된 벽전하에는 가산되어 방전을 발생시키는 반면에, 리셋기간(RPD)에서의 극성을 그대로 유지하는 벽전하와는 상쇄되어 방전을 발생시키지 못하기 때문이다. 이 경우, 오프상태의 셀들에서 리셋기간(RPD)의 극성을 그대로 유지하는 벽전하들이 유지방전을 교란시키지 않도록 리셋기간(RPD), 어드레스기간(APD), 유지기간(SPD)에 공급되는 각 펄스들의 전압을 적절하게 조정한다. When the address operation is completed on a line-by-line basis in the address period APD, the sustain pulses SUSPy and SUSPz are alternately supplied to the scan electrode 12A and the sustain electrode 12B in the sustain period SPD, thereby providing the address period ( APD) maintains the state of the cell. In detail, in the cells in which the wall charges in which the polarity is reversed in the address period APD are sufficiently formed are maintained on the sustain discharge by the sustain pulses SUSPy and SUSUPz, the cells in which the address discharge has not occurred in the address period APD They remain off. This is because the sustain pulses SUSPy and SUSPz supplied to the scan electrode 12A and the sustain electrode 12B are added to the wall charge whose polarity is reversed in the address period APD to generate a discharge, while the reset period RPD This is because the charge is canceled from the wall charge that maintains the polarity of the same as it is, and no discharge is generated. In this case, the pulses supplied to the reset period RPD, the address period APD, and the sustain period SPD so that the wall charges maintaining the polarity of the reset period RPD in the off cells do not disturb the sustain discharge. Adjust their voltages accordingly.

이러한 유지기간(SPD)에 이은 소거기간(EPD)에서는 유지전극(12B)에 소거펄스(EP)를 공급하여 소거방전을 일으킴으로써 모든 셀들에 존해하는 벽전하가 소거 되게 한다. 이 경우, 소거펄스(EP)로는 발광크기가 작게하기 위하여 포지티브-고우잉 램프펄스가 공급된다. In the erase period EPD following the sustain period SPD, the erase pulse EP is supplied to the sustain electrode 12B to cause an erase discharge, thereby erasing wall charges existing in all cells. To be. In this case, the positive-going lamp pulses are supplied to the erasing pulse EP in order to reduce the light emission size.

상술한 바와 같이, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법은 초기에 모든 셀의 상태를 온상태로 만들고 데이터에 따라 선택적으로 온 상태가 될 셀들에서만 어드레스방전이 발생되게 한 다음 이어지는 직류전압 극성에 의해 벽전하의 극성이 반전되게 한다. 이에 따라, 어드레스기간에서는 3㎲ 미만(바람직하게는, 2㎲ 미만)의 세폭펄스를 이용하여 고속구동이 가능하게 되므로 유지기간 증대로 휘도를 향상시킬 수 있음과 아울러 고해상도 화상구현에 적합하게 된다. 또한, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법에서는 리셋기간에서 벽전하 소거방전이 없으므로 방전횟수가 줄어들고 어드레스기간에서 오프 상태가 될 셀들에서 방전이 발생되지 않게 된다. 이에 따라, 본 발명에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법은 불요광에 의한 컨트라스트 저하를 방지할 수 있게 된다.As described above, the PDP driving method using the selective inversion address method according to the present invention initially turns on the state of all cells and causes address discharge to occur only in cells that will be selectively turned on according to data, and then direct DC The polarity of the wall charges is reversed by the voltage polarity. Accordingly, in the address period, high-speed driving is possible by using the narrow pulse of less than 3 ms (preferably less than 2 ms), so that the luminance can be improved by increasing the sustain period and it is suitable for high resolution image realization. In addition, in the PDP driving method using the selective inversion address method according to the present invention, there is no wall charge erase discharge in the reset period. The number of discharges is reduced and discharges are not generated in the cells to be off in the address period. Accordingly, the PDP driving method using the selective inversion address method according to the present invention can prevent the contrast decrease due to the unnecessary light.

결과적으로, 본 발명에 따른 선택적 반전 어드레스방법을 이용한 PDP 구동방법은 종래의 선택적 소거 어드레스 방법의 단점인 낮은 컨트라스트비와 선택적 기입 어드레스 방법의 단점인 긴 어드레스기간의 문제점을 해결할 수 있게 된다.As a result, The PDP driving method using the selective inversion address method according to the present invention can solve the problems of low contrast ratio, which is a disadvantage of the conventional selective erase address method, and long address period, which is a disadvantage of the selective write address method.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention is not limited to the contents described in the detailed description of the specification. D) shall be determined by the claims.

도 1은 통상적인 3전극 교류 면방전 방식의 PDP에 구성되는 셀을 나타내는 단면도. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view showing a cell constructed in a conventional three-electrode alternating current surface discharge type PDP.

도 2는 도 1에 도시된 셀들로 구성된 PDP의 전극배치도. FIG. 2 is an electrode arrangement diagram of a PDP composed of the cells shown in FIG. 1. FIG.

도 3은 통상의 서브필드 구동방법에 따른 한 프레임의 구성도. 3 is a configuration diagram of one frame according to a conventional subfield driving method.

도 4는 종래의 선택적 기입 어드레스 방법을 이용한 PDP 구동방법을 순차적으로 나타낸 흐름도. 4 is a flowchart sequentially showing a PDP driving method using a conventional selective write address method.

도 5는 도 4에 도시된 PDP 구동방법에 적용되는 구동파형도. FIG. 5 is a driving waveform diagram applied to the PDP driving method shown in FIG. 4.

도 6은 종래의 선택적 소거 어드레스 방법을 이용한 PDP 구동방법을 순차적으로 나타낸 흐름도. 6 is a flowchart sequentially showing a PDP driving method using a conventional selective erase address method.

도 7은 본 발명의 실시 예에 따른 선택적 반전 어드레스 방법을 이용한 PDP 구동방법을 순차적으로 나타낸 흐름도. 7 is a flowchart sequentially illustrating a PDP driving method using a selective inversion address method according to an embodiment of the present invention.

도 8a 내지 도 8e는 도 7에 도시된 구동방법에 따라 온된 방전셀의 방전메카니즘을 순차적으로 나타낸 도면. 8A to 8E are diagrams sequentially showing a discharge mechanism of the discharge cells turned on in accordance with the driving method shown in FIG.

도 9a 내지 도 9e는 도 7에 도시된 구동방법에 따라 오프된 방전셀의 방전메카니즘을 순차적으로 나타낸 도면. 9A to 9E sequentially illustrate the discharge mechanism of the discharge cells that are turned off according to the driving method shown in FIG.

도 10은 본 발명의 실시 예에 따른 PDP 구동방법에 적용되는 구동파형도. 10 is a driving waveform diagram applied to a PDP driving method according to an embodiment of the present invention.

도 11은 본 발명의 다른 실시 예에 따른 PDP 구동방법에 적용되는 구동파형도. 11 is a driving waveform diagram applied to a PDP driving method according to another embodiment of the present invention.

도 12는 본 발명의 또 다른 실시 예에 따른 PDP 구동방법에 적용되는 구동파형도. 12 is a driving waveform diagram applied to a PDP driving method according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

10 : 상부기판 18 : 하부기판 10: upper substrate 18: lower substrate

12A : 주사 전극 12B : 유지전극 12A: scan electrode 12B: sustain electrode

14 : 상부 유전체층 16 : 보호막 14 upper dielectric layer 16 protective film

20 : 데이터전극 22 : 하부 유전체층 20: data electrode 22: lower dielectric layer

24 : 격벽 26 : 형광체 24: partition 26: phosphor

Claims (15)

주사전극, 유지전극, 데이터전극을 가지며 상기 전극들의 교차부에 셀이 배치된 플라즈마 디스플레이 패널의 구동방법에 있어서, A driving method of a plasma display panel having a scan electrode, a sustain electrode, and a data electrode, and a cell disposed at an intersection of the electrodes, 상기 셀들을 전면 기입방전시켜 벽전하를 형성하는 리셋 단계와; Resetting the entire surface by discharging the cells to form wall charges; 상기 전면 기입방전된 셀들 중 특정 셀들을 어드레스방전시켜 상기 특정 셀들의 벽전하 극성이 반전되게 하는 어드레스 단계와; An address step of discharging specific cells of the front write-discharged cells to invert the wall charge polarity of the specific cells; 상기 특정 셀들을 제외한 나머지 셀들의 벽전하를 소거하는 선택적 소거 단계와; Selective erasing the wall charges of the remaining cells except for the specific cells; 상기 벽전하 극성이 반전된 특정 셀들만 유지펄스에 의해 유지방전시키는 유지 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And a sustaining step of sustaining and discharging only certain cells whose polarity of the wall charges are inverted by a sustaining pulse. 제 1 항에 있어서, The method of claim 1, 상기 어드레스방전이 발생된 특정 셀들의 벽전하 극성은 상기 어드레스 단계에서 상기 모든 셀들에 공급되는 직류레벨에 의해 반전되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the wall charge polarity of the specific cells in which the address discharge is generated is inverted by the DC level supplied to all the cells in the address step. 제 1 항에 있어서, The method of claim 1, 상기 어드레스단계에서 상기 특정 셀들에서는 주사전극과 데이터전극에 공급되는 주사펄스와 데이터펄스에 의해 어드레스방전이 발생하고, In the address step, the address discharge is generated by the scan pulse and the data pulse supplied to the scan electrode and the data electrode in the specific cells. 상기 어드레스방전 후 상기 특정 셀들에 형성된 벽전하의 극성은 상기 유지전극에 공급되는 직류레벨에 의해 반전되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the polarity of the wall charges formed in the specific cells after the address discharge is inverted by the DC level supplied to the sustain electrode. 제 1 항에 있어서, The method of claim 1, 상기 어드레스방전 단계는, The address discharge step, 상기 주사전극에 주사펄스를 공급하고 상기 데이터전극에 데이터펄스를 공급하는 단계를 포함하고, Supplying a scan pulse to the scan electrode and supplying a data pulse to the data electrode, 상기 어드레스방전 단계에서 발생되는 펄스는 3㎲ 미만의 펄스폭을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the pulse generated in the address discharge step has a pulse width of less than 3 kHz. 제 1 항에 있어서, The method of claim 1, 상기 유지단계에서 상기 유지펄스는 상기 전면 기입방전에 의한 벽전하 극성이 어드레스단계에서도 그대로 유지된 나머지 셀들의 벽전하의 극성과 상반되는 극성을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the sustain pulse in the sustain step has a polarity opposite to the polarities of the wall charges of the remaining cells in which the wall charge polarity due to the front write discharge is maintained even in the address step. 삭제 delete 제 1 항에 있어서, The method of claim 1, 상기 선택적 소거 단계는 전압이 점진적으로 감소하는 램프펄스를 상기 주사전극에 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. The selective erasing step includes supplying a ramp pulse of which the voltage gradually decreases to the scan electrode. 제 7 항에 있어서, The method of claim 7, wherein 상기 선택적 소거 단계는 전압이 점진적으로 증가하는 램프펄스를 상기 유지전극에 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. The selective erasing step includes supplying a ramp pulse of which the voltage gradually increases to the sustain electrode. 제 1 항에 있어서, The method of claim 1, 상기 유지 단계에 이어서 상기 모든 셀들에 소거펄스를 공급하여 벽전하를 모두 소거하는 소거 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And an erasing step of erasing all wall charges by supplying an erase pulse to all the cells after the holding step. 제 1 항에 있어서, The method of claim 1, 상기 리셋단계는 상기 주사전극에 포지티브-고우잉 램프펄스를 공급하고 상기 유지전극에 정극성의 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. The reset step includes supplying a positive-going lamp pulse to the scan electrode and supplying a positive bias voltage to the sustain electrode. 삭제 delete 삭제 delete 삭제 delete 삭제 delete 삭제 delete
KR10-2002-0013365A 2001-03-26 2002-03-12 Driving Method of Plasma Display Panel Using Selective Inversion Address Method KR100477600B1 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US10/103,754 US7091935B2 (en) 2001-03-26 2002-03-25 Method of driving plasma display panel using selective inversion address method
JP2002085099A JP2002358047A (en) 2001-03-26 2002-03-26 Driving method of plasma display panel using selective inversion address system
EP02252188A EP1246156A1 (en) 2001-03-26 2002-03-26 Method of driving plasma display panel using selective inversion address method
CNB2004100353264A CN100353398C (en) 2001-03-26 2002-03-26 Method for driving plasma display panel using selective inversion address method
CNB021082715A CN100403362C (en) 2001-03-26 2002-03-26 Method for driving plasma display panel using selective switching addressing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20010015754 2001-03-26
KR1020010015754 2001-03-26

Publications (2)

Publication Number Publication Date
KR20020075717A KR20020075717A (en) 2002-10-05
KR100477600B1 true KR100477600B1 (en) 2005-03-18

Family

ID=27698755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0013365A KR100477600B1 (en) 2001-03-26 2002-03-12 Driving Method of Plasma Display Panel Using Selective Inversion Address Method

Country Status (1)

Country Link
KR (1) KR100477600B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480169B1 (en) * 2002-07-12 2005-04-06 엘지전자 주식회사 METHOD Of DRIVING PLASMA DISPLAY PANEL
KR100489279B1 (en) * 2003-02-25 2005-05-17 엘지전자 주식회사 Method and apparatus for driving plasma display panel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08212930A (en) * 1995-02-09 1996-08-20 Matsushita Electron Corp Driving method of gas discharge type display device
JPH10228257A (en) * 1996-10-08 1998-08-25 Hitachi Ltd Method and device for driving plasma display panel and plasma display using them
JP2000214823A (en) * 1999-01-22 2000-08-04 Matsushita Electric Ind Co Ltd Drive method for ac-type plasma display panel
KR20010050047A (en) * 1999-08-12 2001-06-15 쯔우라 다카시 Electrostatic processing chamber for performing electrostatic flocking and coating operations
KR20020001538A (en) * 2000-06-28 2002-01-09 가네꼬 히사시 Method for driving AC plasma display

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08212930A (en) * 1995-02-09 1996-08-20 Matsushita Electron Corp Driving method of gas discharge type display device
JPH10228257A (en) * 1996-10-08 1998-08-25 Hitachi Ltd Method and device for driving plasma display panel and plasma display using them
JP2000214823A (en) * 1999-01-22 2000-08-04 Matsushita Electric Ind Co Ltd Drive method for ac-type plasma display panel
KR20010050047A (en) * 1999-08-12 2001-06-15 쯔우라 다카시 Electrostatic processing chamber for performing electrostatic flocking and coating operations
KR20020001538A (en) * 2000-06-28 2002-01-09 가네꼬 히사시 Method for driving AC plasma display

Also Published As

Publication number Publication date
KR20020075717A (en) 2002-10-05

Similar Documents

Publication Publication Date Title
US6747614B2 (en) Driving method of plasma display panel and display devices
US7907103B2 (en) Plasma display apparatus and driving method thereof
KR20010079354A (en) Driving Method of Plasma Display Panel
KR100547979B1 (en) Apparatus and Method of Driving Plasma Display Panel
JP2005141223A (en) Method of driving plasma display panel
KR100503603B1 (en) Method of driving plasma display panel
JP4089759B2 (en) Driving method of AC type PDP
US6335712B1 (en) Method of driving plasma display panel
KR100524306B1 (en) Reset method and apparatus of plasma display panel
KR20010073684A (en) Method of driving plasma display panel
KR100761120B1 (en) Plasma Display Apparatus
US7091935B2 (en) Method of driving plasma display panel using selective inversion address method
JP4240160B2 (en) AC type PDP driving method and plasma display device
KR100477600B1 (en) Driving Method of Plasma Display Panel Using Selective Inversion Address Method
US7714805B2 (en) Method of driving plasma display panel
KR100774943B1 (en) Plasma Display Apparatus and Driving Method thereof
KR100450200B1 (en) Method for driving plasma display panel
KR20000003392A (en) Method for dirving of plasma display panel and apparatus
JP2002351397A (en) Driving device for plasma display device
KR20040092297A (en) Driving method and apparatus of plasma display panel
KR100482334B1 (en) Plasma Display Panel and Driving Method Thereof
KR100482345B1 (en) Method for driving plasma display panel using liquid crystal
KR100524304B1 (en) Method and apparatus driving of plasma display panel
KR100488456B1 (en) Driving method of plasma display panel
KR100296009B1 (en) Driving Method of Plasma Display Panel

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091230

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee