KR100476932B1 - 커패시터를 포함하는 반도체 소자의 제조 방법 - Google Patents
커패시터를 포함하는 반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100476932B1 KR100476932B1 KR10-2002-0060248A KR20020060248A KR100476932B1 KR 100476932 B1 KR100476932 B1 KR 100476932B1 KR 20020060248 A KR20020060248 A KR 20020060248A KR 100476932 B1 KR100476932 B1 KR 100476932B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- capacitor
- sacrificial
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000003990 capacitor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 94
- 239000011229 interlayer Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000005360 phosphosilicate glass Substances 0.000 claims description 6
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31637—Deposition of Tantalum oxides, e.g. Ta2O5
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
커패시터를 포함하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 지지막 및 희생막을 순차적으로 형성하고, 상기 희생막 및 상기 지지막을 순차적으로 패터닝하여 개구부를 형성하고, 상기 개구부의 내벽과 저면을 덮는 하부전극을 형성하고, 상기 희생막을 습식식각으로 제거하고, 상기 하부전극과 상기 지지막 상에 유전막 및 상부전극을 형성하되, 상기 희생막은 상기 지지막보다 습식 식각 속도가 빠른 물질로 형성한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀 더 상세하게 커패시터를 포함하는 반도체 소자의 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 커패시터의 용량을 줄이지 않으면서 동시에 고집적화를 이루어내는 것이 중요한 과제가 되고 있다. 커패시터의 용량은 커패시터 전극간 거리에 반비례하고 표면적에 비례한다. 따라서, 반도체 장치가 고집적화됨에 따라 커패시터 전극간 거리가 좁아지기에 커패시터의 용량을 일정하게 유지시키기 위해 표면적을 증가시켜야 한다. 표면적을 증가시킨 종래의 커패시터 구조들 중에서 실린더(cylinder)형의 이너 커패시터(inner capacitor)를 일 예로 들어 종래 기술을 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따라 커패시터를 포함하는 반도체 소자를 형성하는 방법을 나타내는 공정 단면도들이다. 도 1a 내지 도 1c에 있어서 참조번호 a는 셀 어레이 영역을 b는 주변회로 영역을 나타낸다.
도 1a를 참조하면, 반도체 기판(1)의 전면 상에 하부층간절연막(10)을 형성한다. 상기 하부층간절연막(10)을 패터닝하고 하부 도전막을 형성하여 상기 셀 어레이 영역(a)과 상기 주변회로 영역(b)에 각각 상기 반도체 기판(1)과 접하는 하부콘택 플러그(12a, 12b)들을 형성한다. 상기 하부콘택 플러그(12a, 12b)들이 형성된 상기 반도체 기판(1)의 전면 상에 제 1 식각 저지막(14), 지지막(16), 제 2 식각 저지막(18), 및 희생막(19)을 순차적으로 형성한다. 상기 셀 어레이 영역(a)에서 건식식각공정으로 상기 막들(19, 18, 16, 14)을 패터닝하여 상기 콘택 플러그(12a) 및 그 주위의 상기 하부층간절연막(10)의 일부를 노출시키는 개구부를 형성한다.
도 1b를 참조하면, 상기 개구부가 형성된 상기 반도체 기판(1)의 전면 상에 제 1 도전막을 콘포말하게 형성하고 상기 제 1 도전막의 일부를 제거하여 상기 개구부의 내벽을 덮는 하부전극(20)을 형성한다. 상기 희생막을 습식식각으로 제거하여 상기 하부전극(20)의 외벽의 상부를 노출시킨다. 상기 반도체 기판(1)의 전면상에 유전막 및 제 2 도전막을 순차적으로 형성하고 패터닝하여, 상기 셀 어레이 영역(a)에서 상기 하부전극(20)을 덮되, 상기 하부전극(20)의 밖으로 돌출되어 상기 제 2 식각 저지막(18)을 덮는 유전막패턴(22) 및 상부전극(24)을 형성하여 커패시터 구조를 완성하며, 상기 주변회로 영역(b)에서 상기 제 2 식각 저지막(18)을 노출시킨다.
도 1c를 참조하면, 상기 반도체 기판(1)의 전면상에 커패시터를 덮도록 층간절연막(26)을 형성한다. 상기 주변회로 영역(b)에서 상기 층간절연막(26), 상기 제 2 식각 저지막(18), 상기 지지막(16), 및 상기 제 1 식각 저지막을 건식식각공정으로 순차적으로 패터닝하여 상부콘택홀을 형성하고 도전막을 채워 상기 콘택 플러그(12b)와 접하는 상부콘택 플러그(28)를 형성한다. 상기 셀 어레이 영역(a)에서 상기 층간절연막(26)을 패터닝하고 도전막을 채워, 상기 하부전극(20)의 밖으로 돌출된 상부전극(24)의 일부분과 접하는 상부전극콘택 플러그(30)를 형성한다.
종래기술에 따른 상기 방법에 있어서, 상기 희생막(19)과 상기 지지막(16)은 서로에 대해 습식식각선택비를 갖지 않는 산화막으로 이루어진다. 따라서 상기 하부전극(20) 형성을 위한 습식식각 공정시 상기 지지막(16)이 제거되는 것을 방지하기 위하여 실리콘질화막으로 이루어지는 상기 제 2 식각저지막(18)을 사용한다. 그러나 상기 제 2 식각저지막(18)을 사용함으로써, 상기 제 2 식각 저지막(18)을 추가로 증착해주어야 하며, 후속공정에서 상부콘택 플러그(28)등을 형성할때 상기 제 2 식각저지막(18)을 부분적으로 제거해야 하기에 공정이 복잡해진다. 또한 막질이 달라서 상기 상부콘택홀의 프로파일이 나빠진다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 식각 저지막 없이 이너 실린더형 커패시터를 포함하는 반도체 소자를 형성하는 방법을 제공하는데 있다.
따라서, 상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 형성 방법은 서로 다른 습식 식각 속도를 갖는 희생막과 지지막을 사용하는 것을 특징으로 한다.
상기 방법에 따르면, 먼저 반도체 기판 상에 지지막 및 희생막을 순차적으로 형성한다. 상기 희생막 및 상기 지지막을 패터닝하여 개구부를 형성한다. 상기 개구부의 내벽과 저면을 덮는 하부전극을 형성한다. 상기 희생막을 습식식각으로 제거한다. 그리고, 상기 하부전극과 상기 지지막 상에 유전막 및 상부전극을 형성한다. 여기서, 상기 희생막은 상기 지지막보다 습식 식각 속도가 빠른 물질로 형성된다.
상기 방법에 있어서, 상기 지지막을 형성하기 전에 상기 반도체 기판 상에 하부 콘택 플러그를 형성할 수 있으며, 이때 상기 개구부는 상기 하부 콘택 플러그를 노출시키도록 형성되고 상기 개구부는 상기 하부 콘택 플러그의 폭보다 넓은 폭을 갖는다.
상기 방법에 있어서, 상기 지지막은 PETEOS(Plasma enhanced tetraethyl orthosilicate) 산화막, 또는 HDP(High density plasma oxide) 산화막으로 이루어진다. 상기 희생막은 HSQ(Hydrogen silsesquioxane) 산화막, BPSG(Borophosphosilicate glass) 산화막, 및 PSG(Phosphosilicate glass) 산화막으로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어진다. 상기 방법에 있어서, 상기 습식 식각은 HF 용액을 사용한다.
상기 방법에 있어서, 상기 상부전극을 포함하는 상기 반도체 기판의 전면 상에 층간 절연막을 형성하고, 상기 층간 절연막과 상기 지지막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀을 도전막으로 채워 콘택플러그를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타내며, 참조 번호 a는 셀 어레이 영역을 그리고 b는 주변회로 영역을 나타낸다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따라 커패시터를 포함하는 반도체 구조를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 2a를 참조하면, 반도체 기판(100)의 전면 상에 하부층간절연막(110)을 형성한다. 상기 하부층간절연막(110)은 산화막 계열의 물질로 이루어질 수 있다. 상기 하부층간절연막(110)을 패터닝하여 하부콘택홀을 형성하고 하부 도전막을 채워 상기 셀 어레이 영역(a)과 상기 주변회로 영역(b)에 각각 상기 반도체 기판(100)과 접하는 하부콘택 플러그들(112a, 112b)을 형성한다. 상기 하부콘택 플러그들(112a, 112b)이 형성된 상기 반도체 기판(100)의 전면 상에 식각 저지막(114), 지지막(116), 및 희생막(118)을 차례로 형성한다. 이때, 상기 지지막(116)과 상기 희생막(118)은 산화막 계열의 물질로 형성하나, 상기 희생막(118)은 상기 지지막(116)보다 빠른 습식 식각 속도를 갖는 물질로 형성한다. 바람직하게는, 상기 지지막(116)은 PETEOS(Plasma enhanced tetraethyl orthosilicate) 산화막, 또는 HDP (High density plasma oxide) 산화막으로 형성하고, 상기 희생막(118)은 HSQ(Hydrogen silsesquioxane) 산화막, BPSG(Borophosphosilicate glass) 산화막, 및 PSG(Phosphosilicate glass) 산화막으로 이루어지는 그룹에서 선택되는 하나의 물질로 형성한다.
도 2b를 참조하면, 상기 셀 어레이 영역(a)에서, 상기 희생막(118), 상기 지지막(116), 및 상기 식각저지막(114)을 순차적으로 이방성 식각하여, 상기 하부콘택 플러그(112a)와 그 주위의 상기 하부층간절연막(110)의 일부를 노출시키는 개구부(120)를 형성한다. 이때, 상기 개구부(120)는 실린더 형태를 갖는다.
도 2c를 참조하면, 상기 개구부(120)가 형성된 상기 반도체 기판(100)의 전면 상에 제 1 도전막을 콘포말하게 형성한다. 상기 제 1 도전막은 티타늄질화막(TiN), 루테늄(Ru), 또는 텅스텐(W)으로 형성할 수 있다. 상기 제 1 도전막 상에 희생산화막(미도시)을 형성하여 상기 개구부(120)를 채운다. 상기 희생산화막은 상기 희생막(118)과 동일한 물질로 형성할 수 있다. 건식 식각 또는 CMP 공정으로 상기 희생산화막과 상기 제 1 도전막의 상부를 제거하고 상기 희생막(118)을 노출시키는 동시에 상기 개구부(120)의 내벽과 저면을 덮는 하부전극(122)을 형성할 수 있다. 상기 희생산화막을 제거한다. 상기 지지막(116)은 상기 하부전극(122)의 쓰러짐을 방지하는 역할을 한다.
도 2d를 참조하면, 상기 희생막(118)을 습식식각 공정으로 제거하여 상기 하부전극(122)의 외벽의 상부 및 상기 지지막(116)을 노출시킨다. 상기 희생산화막이 상기 희생막(118)과 동일한 물질로 이루어진 경우, 상기 희생산화막을 제거할때 상기 희생막(118)도 같이 제거된다. 상기 습식 식각 공정은 HF 용액을 사용하여 진행될 수 있다.
도 2e를 참조하면, 상기 희생막(118)이 제거된 상기 반도체 기판(100)의 전면 상에 유전막(124) 및 제 2 도전막(126)을 콘포말하게 순차적으로 형성한다. 상기 유전막(124)은 탄탈륨산화물(TaOX), 알루미늄산화물(AlOX), 또는 하프늄산화물(HfOX)으로 이루어질 수 있다. 상기 제 2 도전막(126)은 상기 제 1 도전막(122)과 같은 물질인 티타늄질화막(TiN), 루테늄(Ru) 또는 텅스텐(W)으로 형성할 수 있다.
도 2f를 참조하면, 상기 주변회로 영역(b)에서 상기 제 2 도전막(126) 및 상기 유전막(124)을 제거하여, 상기 셀 어레이 영역(a)에서 상기 하부전극(122)의 내벽과 저면 및 외벽의 상부 및 상기 지지막(116)을 덮는 유전막 패턴(124a) 및 상부전극(126a)을 형성하여 이너 실린더형 커패시터의 구조를 완성한다.
도 2h를 참조하면, 상기 반도체 기판(100)의 전면상에 층간 절연막(128)을 형성하여, 상기 상부전극(126a)과 상기 지지막(116)을 덮는다. 상기 층간 절연막(128)은 산화막 계열의 물질로 형성할 수 있다. 상기 주변회로 영역(b)에서, 상기 층간절연막(128), 상기 지지막(116), 및 상기 식각저지막(114)을 순차적으로 패터닝하여 상부콘택홀을 형성하고 상기 상부 콘택홀을 도전성 물질로 채워 상기 하부 콘택 플러그(112b)와 전기적으로 접속하는 상부콘택 플러그(130)를 형성한다. 이와 동시에, 상기 셀 어레이 영역(a)에서 상기 층간절연막(128)을 패터닝하여 상부전극콘택홀을 형성하고 상기 상부전극콘택홀을 도전성 물질로 채워 상기 상부전극과 전기적으로 접속하는 상부전극 콘택 플러그(132)를 형성한다.
따라서, 본 발명에 의한 커패시터를 포함하는 반도체 소자의 형성 방법에 따르면, 습식 식각 속도가 서로 다른 희생막 및 지지막을 사용하여, 그 사이에 식각저지막을 추가로 필요로 하지 않아, 공정이 단순해지며 후속 공정에서 메탈 콘택 플러그의 프로파일이 매끄러워 형성이 용이하다.
도 1a 내지 도 1c는 종래 기술에 따라 커패시터를 포함하는 반도체 구조를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따라 커패시터를 포함하는 반도체 구조를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
Claims (6)
- 반도체 기판 상에 지지막 및 희생막을 순차적으로 형성하고,상기 희생막 및 상기 지지막을 순차적으로 패터닝하여 개구부를 형성하고,상기 개구부의 내벽과 저면을 덮는 하부전극을 형성하고,상기 희생막을 습식식각으로 제거하고, 그리고상기 하부전극과 상기 지지막 상에 유전막 및 상부전극을 형성하되,상기 희생막은 상기 지지막보다 습식 식각 속도가 빠른 물질로 형성되는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 지지막을 형성하기 전에, 상기 반도체 기판 상에 하부 콘택 플러그를 형성하는 것을 더 포함하되, 상기 개구부는 상기 하부 콘택 플러그를 노출시키도록 형성되고 상기 개구부는 상기 하부 콘택 플러그의 폭보다 넓은 폭을 갖는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 지지막은 PETEOS(Plasma enhanced tetraethyl orthosilicate) 산화막, 또는 HDP(High density plasma oxide) 산화막으로 이루어지는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 HSQ(Hydrogen silsesquioxane) 산화막, BPSG(Borophosphosilicate glass) 산화막, 및 PSG(Phosphosilicate glass) 산화막으로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 습식 식각은 HF 용액을 사용하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 상부전극을 포함하는 상기 반도체 기판의 전면 상에 층간 절연막을 형성하고,상기 층간 절연막과 상기 지지막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀을 도전막으로 채워 콘택플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0060248A KR100476932B1 (ko) | 2002-10-02 | 2002-10-02 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
JP2003334208A JP2004128496A (ja) | 2002-10-02 | 2003-09-25 | キャパシタを含む半導体素子の製造方法 |
US10/676,336 US7018903B2 (en) | 2002-10-02 | 2003-10-01 | Method of forming semiconductor device with capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0060248A KR100476932B1 (ko) | 2002-10-02 | 2002-10-02 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040029823A KR20040029823A (ko) | 2004-04-08 |
KR100476932B1 true KR100476932B1 (ko) | 2005-03-16 |
Family
ID=32291686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0060248A KR100476932B1 (ko) | 2002-10-02 | 2002-10-02 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7018903B2 (ko) |
JP (1) | JP2004128496A (ko) |
KR (1) | KR100476932B1 (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100709578B1 (ko) * | 2004-06-30 | 2007-04-20 | 주식회사 하이닉스반도체 | 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법 |
US7829410B2 (en) | 2007-11-26 | 2010-11-09 | Micron Technology, Inc. | Methods of forming capacitors, and methods of forming DRAM arrays |
JP2010251406A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
KR101087846B1 (ko) * | 2010-11-04 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
CN109994421B (zh) | 2017-12-29 | 2021-08-10 | 联华电子股份有限公司 | 形成接触洞的方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000026283A (ko) * | 1998-10-16 | 2000-05-15 | 윤종용 | 커패시터의 제조 방법 |
KR20000072953A (ko) * | 1999-05-03 | 2000-12-05 | 윤종용 | 물리 화학적 연마 저지막을 사용한 커패시터 스토리지 전극 형성 방법 |
KR20010017211A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
KR20010061123A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 제조방법 |
KR20020017764A (ko) * | 2000-08-31 | 2002-03-07 | 박종섭 | 캐패시터의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5310626A (en) * | 1993-03-01 | 1994-05-10 | Motorola, Inc. | Method for forming a patterned layer using dielectric materials as a light-sensitive material |
US5504026A (en) * | 1995-04-14 | 1996-04-02 | Analog Devices, Inc. | Methods for planarization and encapsulation of micromechanical devices in semiconductor processes |
KR100311050B1 (ko) * | 1999-12-14 | 2001-11-05 | 윤종용 | 커패시터의 전극 제조 방법 |
WO2001069448A1 (en) * | 2000-03-13 | 2001-09-20 | Broadfire Technologies Corporation | Information management system |
US20020042830A1 (en) * | 2000-03-31 | 2002-04-11 | Subhra Bose | System, method and applications real-time messaging over HTTP-based protocols |
KR100355239B1 (ko) * | 2000-12-26 | 2002-10-11 | 삼성전자 주식회사 | 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법 |
US6624018B1 (en) * | 2001-04-23 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a DRAM device featuring alternate fin type capacitor structures |
KR100416602B1 (ko) * | 2001-08-08 | 2004-02-05 | 삼성전자주식회사 | 스택형 캐패시터의 제조 방법 |
US6743712B2 (en) * | 2002-07-12 | 2004-06-01 | Intel Corporation | Method of making a semiconductor device by forming a masking layer with a tapered etch profile |
-
2002
- 2002-10-02 KR KR10-2002-0060248A patent/KR100476932B1/ko not_active IP Right Cessation
-
2003
- 2003-09-25 JP JP2003334208A patent/JP2004128496A/ja active Pending
- 2003-10-01 US US10/676,336 patent/US7018903B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000026283A (ko) * | 1998-10-16 | 2000-05-15 | 윤종용 | 커패시터의 제조 방법 |
KR20000072953A (ko) * | 1999-05-03 | 2000-12-05 | 윤종용 | 물리 화학적 연마 저지막을 사용한 커패시터 스토리지 전극 형성 방법 |
KR20010017211A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
KR20010061123A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 제조방법 |
KR20020017764A (ko) * | 2000-08-31 | 2002-03-07 | 박종섭 | 캐패시터의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20040029823A (ko) | 2004-04-08 |
US7018903B2 (en) | 2006-03-28 |
US20040132246A1 (en) | 2004-07-08 |
JP2004128496A (ja) | 2004-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7476922B2 (en) | Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same | |
KR100319560B1 (ko) | 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법 | |
US7307000B2 (en) | Method of fabricating a capacitor for a semiconductor device | |
US20070087562A1 (en) | Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode | |
KR100270211B1 (ko) | 디램 셀 커패시터 및 그의 제조 방법 | |
KR100666387B1 (ko) | 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법. | |
KR100382732B1 (ko) | 반도체 소자의 실린더형 커패시터 제조 방법 | |
KR100572828B1 (ko) | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 | |
KR20040078828A (ko) | 반도체소자의 캐패시터 형성방법 | |
KR100513307B1 (ko) | 등방성 식각 공정을 이용하여 신뢰성 있는 고성능커패시터를 형성하는 방법 | |
US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
US6448146B1 (en) | Methods of manufacturing integrated circuit capacitors having hemispherical grain electrodes | |
KR100476932B1 (ko) | 커패시터를 포함하는 반도체 소자의 제조 방법 | |
KR101168389B1 (ko) | 반도체 소자의 제조 방법 | |
KR100705257B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US7439150B2 (en) | Method of manufacturing a semiconductor device | |
KR20050000908A (ko) | 반도체소자의 캐패시터 하부전극 형성 방법 | |
KR20080098895A (ko) | 오목형구조와 원통형구조가 혼합된 전극을 구비하는캐패시터의 제조 방법 | |
KR20060000485A (ko) | 반도체 캐패시터의 스토리지 노드 전극 형성방법 | |
KR100557956B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
KR100466982B1 (ko) | 캐패시터를 갖는 반도체 장치 및 그 제조방법 | |
KR100967204B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
KR20010036067A (ko) | 실리콘의 선택적 증착을 이용한 커패시터의 하부 전극 제조 방법 | |
KR20050013818A (ko) | 반도체 소자의 실린더형 커패시터 제조 방법 | |
KR100699685B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120229 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |