KR100476373B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 장치의 캐패시터의 유전체 박막이 제조공정상에서 균일한 결정성을 갖도록 하여 반도체 장치의 동작상의 신뢰성이 향상된 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 하부전극용 금속막을 형성하는 단계;상기 하부전극용 금속막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 버퍼용 금속막을 형성하는 단계; 상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계; 상기 하부전극용 전도막,상기 유전체 박막 및 상기 버퍼용 금속막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막과 패터닝된 버퍼용 금속막을 형성하는 단계; 상기 패터닝된 버퍼용 금속막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계; 상기 패터닝된 버퍼용 금속막이 노출되도록 화학적기계적연마 공정으로 상기 층간절연막을 연마하는 단계; 및 패터닝된 상기 버퍼용 금속막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C=ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), SrBi2(Ta1-x,Nbx)2O9(이하 SBTN이라 함), Bi4-xLaxTi3O12(이하 BLT라 함), Bi4 Ti3O12(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하고 있다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 콘택플러그(13)과 연결되는 Pt등의 금속막으로 하부전극(14)을 형성한다.
이어서 도1b에 도시된 바와 같이, 하부전극(14)을 덮을 수 있도록 캐패시터절연막(15)를 형성한다.
이어서 도1c에 도시된 바와 같이, 하부전극(14)이 노출되도록 캐패시터절연막(15)을 화학적기계적 연마 공정등을 이용하여 제거한다. 이어서 그 상부에 유전체 박막(16)을 형성하고 그 상부에 상부전극용 전도막(17)을 형성한다. 상기와 같이 캐패시터를 형성하게 되면 상부전극을 형성하기 전에 따로 평탄화 작업을 하지 않아도 되어 캐패시터의 구조로 인한 단차 때문에 생기는 여러가지 문제가 해결된다.
이어서 도1d에 도시된 바와 같이, 상부전극용 전도막(17)을 패터닝하여 상부전극(17')을 형성한다.
여기서 유전체 박막으로는 SBT,SBTN, BIL, PZT등의 강유전체 물질을 사용하거나 STO, BST 등의 고유전체 물질을 사용하게 됨에 따라 유전체 박막을 형성하고 난 후 유전율 향상을 위한 열저리 공정이 필수적으로 필요하게 되었다.
그러데 전술한 바와 같이 유전체 박막을 형성하고 나서 열처리를 하게 되면 하부전극 주위의 캐패시터 절연막이 형성되어 있는 구조이기 때문에, 열처리 공정시에 핵생성 사이트 및 분포와 결정성의 차이등으로 유전체 박막의 결정성이 열화되는 특성을 가지게 된다. 이는 유전체 박막에 인접한 절연막(15)으로 부터 P,B, Si등이 유전체박막으로 확산 침투되어 유전체 박막의 결정성이 큰 차이를 가지기 된다.
이로 인하여 유전체박막의 특성이 메모리 소자의 단위 셀에 따라 균일성이 극도로 나빠져 메모리 소자의 동작상의 신뢰성이 저하되는 문제점이 있다.
본 발명은 고집적 반도체 장치의 캐패시터의 유전체 박막이 제조공정상에서 균일한 결정성을 갖도록 하여 반도체 장치의 동작상의 신뢰성이 향상된 캐패시터 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해 기판상에 하부전극용 금속막을 형성하는 단계;상기 하부전극용 금속막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 버퍼용 금속막을 형성하는 단계; 상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계; 상기 하부전극용 전도막,상기 유전체 박막 및 상기 버퍼용 금속막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막과 패터닝된 버퍼용 금속막을 형성하는 단계; 상기 패터닝된 버퍼용 금속막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계; 상기 패터닝된 버퍼용 금속막이 노출되도록 화학적기계적연마 공정으로 상기 층간절연막을 연마하는 단계; 및 패터닝된 상기 버퍼용 금속막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다. 층간절연막(22)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
또한 도시되지는 않았지만 콘택플러그를 형성하는 도전성물질이 도전성폴리실리콘일 경우에는 후속공정에서 형성될 금속 하부전극간의 오믹콘택을 이루기 위한 오믹콘택층을 콘택플러그(23)상에 형성하고, 오믹콘택층상에는 베리어 메탈을 형성한다. 베리어메탈은 이웃한 실리콘막과 금속막과의 상호확산방지 및 고온열공정시에 하부구조로의 산소침투를 방지하기 위한 막이다.
콘택플러그가 텅스텐등의 금속막을 형성될 경우에는 활성영역과의 접촉면에 오믹콘택층을 형성하고, 콘택플러그상에 베리어메탈을 형성하게 된다. 오믹콘택층은 티타늄실리사이드등으로 형성하고, 베리어메탈은 티타늄질화막등으로 형성하게 된다.
이어서 하부전극용 전도막(24)를 기판전면에 형성한다. 하부전극용 전도막(24)로는 Pt,Ir,W,Ru 막을 사용한다.
이어서 도2b에 도시된 바와 같이, 하부전극용 전도막(24) 상부에 유전체 박막(25)을 형성한다. 여기서 유전체 박막(25)의 핵생성은 RTA(rpaid thermal anneal)방식으로 400~900℃ 범위로 공정을 진행한다.
이어서 유전체 박막(25) 상부에 버퍼용 금속막(26)을 형성한다. 버퍼용 금속막(26)은 유전체 박막의 고온 열공정시에 주변으로 부터 불순물이 침투하여 유전체 박막의 결정화를 저해하는 것을 막기 위한 박막이다. 버퍼용 금속막(25)은 이리듐, 이리듐산화막 또는 이들의 적층막인 이리듐/이리듐산화막을 이용하여 100 ~ 3000Å범위에서 화학적기상증착법(chemical vapor deposition), 물리적기상증착법 (physical vapor deposition), 스핀코팅(spin coating)등의 방법으로 형성한다.
이어서 유전체 박막의 페롬스카이트 핵을 거대화 시키는 결정립 성장을 위한 열공정으로 로(furnace)에서 500~800℃ 범위에서 O2,N2O,N2+O2,N 2,Ar,Ne,Kr,Xe,He, H2O,H2O2 등의 가스를 사용하여 공정을 진행한다.
이 때 유전체 박막(25)의 상,하부에는 하부전극용 전도막(24)과 버퍼용 금속막이 형성되어 있으므로 종래의 P,B,Si 등의 물질이 유전체 박막(25)으로 침투하지 못해서 열공정시에 유전체 박막의 결정화가 방해 받지 않는다.
유전체 박막(25)으로는 SBT,SBTN,BIT,BLT 또는 PZT등의 강유전체를 사용하거나, Ta2O5, HfO2, Al2O3, SrTiO3, BST등의 고유전체 물질을 사용하고, 50 ~ 3000Å범위의 두께로 형성한다. 유전체 박막(25)은 원자층증착법, 화학적기상증착법, 물리적기상증착법, 스핀코팅, 액체소스 혼합 화학증착법(liquid source mixed deposition)등을 사용한다.
이어서 도2c에 도시된 바와 같이, 하부전극용 전도막(24), 유전체 박막(25)및 버퍼용 금속막(26)을 동시에 패터닝하여 하부전극(24')과 패터닝된 유전체 박막(25')/버퍼용 금속막(26) 형성한다. 여기서 하부전극용 전도막(24), 유전체 박막(25)및 버퍼용 금속막(26)을 동시에 패터닝하기위해서 하드마스크로는 TiN, TiAlN, 폴리실리콘막, 산화막등을 300 ~ 2000Å범위에서 사용할 수 있고, 이들 하드마스크를 제거할 때에는 NH4OH+H2O2+H2O 혼합액을 사용하는 SC-1세정공정, H2SO4+H2O2+H2O 혼합액을 사용하는 Pyranha 세정공정을 사용한다.
하부전극용 전도막(24) 및 유전체 박막(25)을 동시에 패터닝시에 플라즈마 활성화 에너지를 사용하여 식각가스로는 Cl,Ar, N2 를 사용하여 플라즈마 파워는 500 ~ 3000watt 범위에서, 압력은 0.5mtorr ~ 30torr 범위에서 공정을 진행한다.
여기서 하부전극은 전극물질로 사용된 백금, 열공정시 산소침투 방지를 위한 이리듐과 백금과 이리듐의 상호 확산 방지를 위한 이리듐 옥사이드를 적층한 Pt/IrO2/Ir으로 형성할 수 있으며, 이 경우에는 백금은 500 ~ 3000Å 범위로 형성하고, IrO2는 50 ~ 1000Å 범위, Ir은 50 ~ 3000Å 범위로 형성한다.
이어서 도2d에 도시된 바와 같이, 하부전극(24')와 패터닝된 유전체 박막(25')/버퍼용 금속막(26')를 덮을 수 있도록 캐패시터 절연막(27)을 1000 ~ 10000Å범위로 형성하고, 패터닝된 버퍼용 금속막(26')이 노출되도록 화학적 기계적 연마 공정등을 이용하여 캐패시터 절연막(27)을 제거한다. 이 때 버퍼용 금속막(26')이 화학적기계적연마 공정에서 버퍼층으로 작용한다.
여기서 캐패시터 절연막(27)는 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 도2e에 도시된 바와 같이, 패터닝된 유전체 박막(25') 상부에 500~3000Å범위의 두께로 상부전극(28)을 형성한다. 상부전극으로는 Pt, Ir, Ru, RuO2, IrO2, W, WN, TiN, 폴리실리콘막등을 사용할 수 있다. 여기서 상부전극아래에 형성된 버퍼용 금속막은 도전성이므로 따로 제거하는 공정은 필요하지 않다.
전술한 바와 같이 유전체 박막(25)을 하부전극용 전도막(24)과 버퍼용 금속막(26)의 사이에 두고 결정화를 위한 열공정을 진행함으로서 유전체 박막(25)의 결정화를 균일하게 할 수 있어, 캐패시터를 보다 신뢰성 있게 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 캐패시터의 유전체 박막 결정성을 균일하여 제조할 수 있어 신뢰성 높은 고집적 반도체 장치의 캐패시터를 제조할 수 있다.
도1a 내지 도1d는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 활성영역
22 : 층간절연막
23 : 콘택플러그
24 : 하부전극용 전도막
25 : 유전체 박막
26 : 버퍼용 금속막
27 : 캐패시터절연막
28 : 상부전극

Claims (7)

  1. 기판상에 하부전극용 금속막을 형성하는 단계;
    상기 하부전극용 금속막상에 유전체 박막을 형성하는 단계;
    상기 유전체 박막상에 버퍼용 금속막을 형성하는 단계;
    상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계;
    상기 하부전극용 전도막,상기 유전체 박막 및 상기 버퍼용 금속막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막과 패터닝된 버퍼용 금속막을 형성하는 단계;
    상기 패터닝된 버퍼용 금속막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계;
    상기 패터닝된 버퍼용 금속막이 노출되도록 화학적기계적연마 공정으로 상기 층간절연막을 연마하는 단계; 및
    패터닝된 상기 버퍼용 금속막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 버퍼용 금속막은 이리듐, 루테늄, 이리듐산화막, 루테늄산화막 또는 이들의 적층된 막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 버퍼용 금속막은 100 ~ 3000Å범위의 두께인 것을 특징으로 하는 반도 체 장치의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 유전체 박막은 400 ~ 800℃ 범위의 온도에서 급속열처리 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 열공정은 로(furnace)에서 500~800℃ 범위에서 O2,N2O,N2,Ar,Ne,Kr,Xe 또는 He 중에서 선택된 적어도 하나의 가스를 사용하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 유전체 박막은 SBT, SBTN,BIT,BLT 또는 PZT 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 제 6 항에 있어서.
    상기 유전체 박막은 50 ~ 3000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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