KR100475340B1 - Lead-on Chip Package - Google Patents

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KR100475340B1
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Abstract

본 발명은 버스바(bus bar) 또는 내부리드와 반도체칩 사이의 접착테이프를 연장시켜 리드프레임과 반도체칩 사이에 봉지체의 충전제가 채워지지 않도록 한 LOC 패키지에 관한 것이다. The present invention relates to a LOC package in which an adhesive tape between a bus bar or an inner lead and a semiconductor chip is extended so that a filler of an encapsulant is not filled between the lead frame and the semiconductor chip.

본 발명의 목적은 내부리드들과 반도체칩 사이의 겹쳐진 빈 공간을 최소화하여 봉지체의 충전제에 의한 반도체칩의 표면 보호층 손상 발생을 방지시키도록 한 LOC 패키지를 제공하는데 있다. An object of the present invention is to provide a LOC package which minimizes the overlapping empty space between the inner leads and the semiconductor chip to prevent damage to the surface protection layer of the semiconductor chip by the filler of the encapsulation.

본 발명은 LOC 리드프레임의 업셋된 내부리드들 또는 버스바들이 반도체칩의 외측부까지(또는 그 이상) 연장된 접착테이프에 의해 반도체칩에 접착되어 내부리드들 또는 버스바들과 반도체칩 사이에 빈 공간의 존재를 제거하는 것을 특징으로한다. 따라서, 본 발명은 봉지체의 충전제가 반도체칩과 내부리드들 또는 버스바들 사이에 채워지지 않으므로 몰딩공정 완료 후의 내부리드들 또는 버스바들의 압력에 의한 충전제의 열적, 기계적 응력으로부터 반도체칩의 표면 보호층 손상을 보호할 수 있다. The present invention provides a void space between the inner leads or bus bars and the semiconductor chip, wherein the inner leads or bus bars of the LOC leadframe are bonded to the semiconductor chip by an adhesive tape extending to the outer side of the semiconductor chip (or more). Characterized by removing the presence of. Accordingly, the present invention protects the surface of the semiconductor chip from the thermal and mechanical stress of the filler due to the pressure of the inner leads or bus bars after the molding process is completed because the filler of the encapsulation material is not filled between the semiconductor chip and the inner leads or bus bars. Can protect the layer damage.

Description

리드 온 칩 패키지Lead-on chip package

본 발명은 리드 온 칩(Lead On Chip; 이하, LOC로 약하기로 함) 패키지에 관한 것으로, 더욱 상세하게는 버스바 또는 내부리드와 반도체칩 사이의 접착테이프를 연장시켜 리드프레임과 반도체칩 사이에 봉지체의 충전제가 채워지지 않도록 한 LOC 패키지에 관한 것이다. The present invention relates to a lead on chip (hereinafter, referred to as LOC) package, and more particularly, to extend an adhesive tape between a bus bar or an inner lead and a semiconductor chip, between a lead frame and a semiconductor chip. It relates to a LOC package in which the filler of the encapsulation material is not filled.

일반적으로 널리 알려진 바와 같이, 최근, 전자기기와 정보기기의 메모리 용량이 대용량화함에 따라 DRAM과 SRAM과 같은 반도체 메모리소자는 고집적화되면서 칩사이즈가 점차 증대하고 있다. 반면에 상기 반도체칩을 내장하는 반도체칩 패키지는 전자기기와 정보기기의 경량화 추세로 인하여 경박단소화되고 있다.As is generally known, in recent years, as memory capacities of electronic devices and information devices are increased, semiconductor memory devices such as DRAM and SRAM are highly integrated and chip sizes are gradually increasing. On the other hand, the semiconductor chip package incorporating the semiconductor chip is light and short due to the light weight of electronic devices and information devices.

반도체칩 패키지의 면적 대비 반도체칩의 면적이 최대 50% 정도였으나, 반도체칩의 다기능화, 고집적화로 인하여 반도체칩의 점유율이 70 - 80%까지 증가함에 따라 반도체칩의 점유 영역을 제외한 나머지 영역에 내부리드를 평면 배치할 수 있는 공간이 거의 없어지므로 이를 해결하기 위해 LOC(lead on chip) 또는 COL(chip on lead) 형태의 패키지가 개발되었다.The area of the semiconductor chip was up to 50% of the area of the semiconductor chip package, but due to the multifunction and high integration of the semiconductor chip, the share of the semiconductor chip increased to 70-80%, so that the internal area of the semiconductor chip package was excluded. Since there is little space for flat lead placement, packages have been developed in the form of lead on chip (LOC) or chip on lead (COL).

도 1은 종래 기술에 의한 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도이고, 도 2는 도 1의 A-A선에 따른 LOC 패키지의 몰딩공정 후의 구조를 나타낸 단면도이다. 설명의 편의상 도 1 및 도 2를 연관하여 설명하기로 한다.1 is a plan perspective view showing the structure after the wire bonding process of the LOC package according to the prior art, Figure 2 is a cross-sectional view showing the structure after the molding process of the LOC package along the line A-A of FIG. For convenience of description, the description will be made with reference to FIGS. 1 and 2.

도 1에 도시된 바와 같이, LOC리드프레임의 내부리드들(11)과 버스바(12)의 하부면 내측부가 다이어태치용 접착테이프(13)에 의해 반도체칩(1)의 상부면에 다이어태치되어 있고, 반도체칩(1)의 센터패드들(3)이 본딩와이어(15)에 의해 내부리드들(11)과 버스바(12)에 각각 대응하여 전기적으로 연결되어 있고, 봉지체(17)가 상기 각부를 에워싸고 있다.As shown in FIG. 1, the inner leads 11 of the LOC lead frame and the inner side of the lower surface of the bus bar 12 are die-attached to the upper surface of the semiconductor chip 1 by an adhesive tape 13 for attaching the die. The center pads 3 of the semiconductor chip 1 are electrically connected to the inner leads 11 and the bus bars 12 by bonding wires 15, respectively, and the encapsulation member 17 Encloses each part.

이와 같이 구성된 LOC 패키지에서는 봉지체(17), 예를 들어 에폭시계 성형수지가 반도체칩(1)과 내부리드들(11) 및 본딩와이어(15)를 외부 환경으로부터 보호하기 위해 봉지하는데, 이때 접착테이프(13)가 반도체칩(1)의 상부면 외측부까지 내부리드들(11) 또는 버스바들(12)을 따라 연장되지 않았으므로 반도체칩(1)과 내부리드들(11) 또는 버스바들(12)이 겹쳐지는 부분에 빈 공간(5)이 존재한다. 따라서, 봉지체(17)가 빈 공간(5)에도 채워짐은 당연하다.In the LOC package configured as described above, the encapsulation member 17, for example, an epoxy molding resin, is encapsulated to protect the semiconductor chip 1, the inner leads 11, and the bonding wire 15 from the external environment. Since the tape 13 does not extend along the inner leads 11 or the bus bars 12 to the outer side of the upper surface of the semiconductor chip 1, the semiconductor chip 1 and the inner leads 11 or bus bars 12. There exists an empty space 5 in the part where () overlaps. Therefore, it is natural that the sealing body 17 is also filled in the empty space 5.

그러나, 몰딩공정이 완료되고 나면, 반도체칩(1)과 내부리드(11)의 열팽창계수 차이로 인하여 내부리드들(11) 또는 버스바들(12) 모두가 일정한 압력을 받아 내부리드들(11) 또는 버스바들(12)과 반도체칩(1) 사이에 존재하는 봉지체(17), 특히 봉지체를 구성하는 하나의 물질인 충전제(도시 안됨)에 열적, 기계적 응력을 유발시킨다. 여기서, 충전제는 봉지체(17)의 유동성을 조절하고 경도를 높이기 위해 첨가되는 첨가제로서, 수십μm 내지 수백μm의 다양한 직경을 가지며 가끔 수백μm의 직경을 초과하는 등 다양한 직경을 갖고 있다.However, after the molding process is completed, due to the difference in thermal expansion coefficient between the semiconductor chip 1 and the inner lead 11, both the inner leads 11 or the bus bars 12 are subjected to a constant pressure, so that the inner leads 11 Alternatively, thermal and mechanical stresses are induced in the encapsulation body 17 between the busbars 12 and the semiconductor chip 1, in particular, a filler (not shown), which is a material constituting the encapsulation body. Here, the filler is an additive added to control the flowability of the encapsulation body 17 and increase the hardness, and has various diameters, such as several tens of micrometers to several hundred micrometers, sometimes exceeding several hundred micrometers, and the like.

이로 인하여 내부리드들(11) 또는 버스바들(12)에 겹쳐지는 영역에서는 충전 제로 인하여 반도체칩(1)의 표면층인 보호층의 균열이 발생하고 심한 경우, 보호층 아래의 회로패턴들이 손상을 받는다. 결국, LOC 패키지의 특성 불량이 야기되는 것이다. As a result, cracks in the protective layer, which is the surface layer of the semiconductor chip 1, are caused by the filler in the region overlapping the inner leads 11 or the busbars 12, and in severe cases, the circuit patterns under the protective layer are damaged. . As a result, poor characteristics of the LOC package are caused.

따라서, 본 발명의 목적은 내부리드들과 반도체칩 사이의 겹쳐진 빈 공간을 최소화하여 봉지체의 충전제에 의한 반도체칩의 표면 보호층 손상 발생을 방지시키도록 한 LOC 패키지를 제공하는데 있다. Accordingly, an object of the present invention is to provide a LOC package which minimizes the overlapping space between the inner leads and the semiconductor chip to prevent damage to the surface protection layer of the semiconductor chip by the filler of the encapsulation material.

이와 같은 목적을 달성하기 위한 본 발명에 의한 LOC 패키지는 다이어태치용 접착테이프가 내부리드들과 반도체칩 사이에 접착되지 않고 버스바들과 반도체칩 사이에서만 반도체칩의 상부면 외측부보다 더 연장하여 접착되며 상기 접착테이프와의 접착되는 버스바들의 영역이 업셋(upset)된 것을 특징으로 한다. 따라서, 반도체칩과 내부리드들 사이뿐만 아니라 반도체칩과 버스바 사이에도 빈 공간이 존재하지 않으므로 봉지체의 충전제에 의한 반도체칩의 표면 보호층 손상 발생이 억제된다. LOC package according to the present invention for achieving the above object is a die-attach adhesive tape is not bonded between the inner lead and the semiconductor chip, but extended more than the outer side of the upper surface of the semiconductor chip only between the bus bars and the semiconductor chip The area of the bus bars bonded to the adhesive tape is upset. Therefore, since there is no empty space between the semiconductor chip and the inner leads as well as between the semiconductor chip and the bus bar, the occurrence of damage to the surface protective layer of the semiconductor chip by the filler of the encapsulation is suppressed.

또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 LOC 패키지는 다이어태치용 접착테이프가 내부리드들중 소정의 내부리드들과 반도체칩의 사이에서만 반도체칩의 상부면 외측부보다 더 연장하여 접착되는 것을 특징으로 한다. 따라서, 반도체칩과 내부리드들 사이에 빈 공간이 존재하지 않으므로 봉지체의 충전제에 의한 반도체칩의 표면 보호층 손상 발생이 억제된다.In addition, the LOC package according to the present invention for achieving the above object is that the adhesive tape for the die attach is bonded to extend more than the outer side of the upper surface of the semiconductor chip only between the predetermined inner leads and the semiconductor chip of the inner leads. It features. Therefore, since there is no empty space between the semiconductor chip and the inner leads, the occurrence of damage to the surface protective layer of the semiconductor chip by the filler of the encapsulation is suppressed.

이하, 본 발명에 의한 LOC 패키지를 첨부한 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성과 동일한 작용을 하는 부분에는 동일한 부호를 부여한다.Hereinafter, a LOC package according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same function as the conventional part.

도 3은 본 발명에 의한 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도이고, 도 4는 도 3의 A-A선에 따른 몰딩공정 후의 구조를 나타낸 단면도이고, 도 5는 도 3의 B-B선을 따른 몰딩공정 후의 구조를 나타낸 단면도이다. 설명의 편의상 도 3 내지 도 5를 연관하여 설명하기로 한다.Figure 3 is a plan perspective view showing the structure after the wire bonding process of the LOC package according to the present invention, Figure 4 is a cross-sectional view showing the structure after the molding process according to the line AA of Figure 3, Figure 5 is a line along the BB line of Figure 3 It is sectional drawing which shows the structure after a molding process. For convenience of description, the description will be made with reference to FIGS. 3 to 5.

도시된 바와 같이, 본 발명의 LOC 패키지는 내부리드들(11)이 반도체칩(1)의 상부면에 직접 접촉하고 버스바들(32)만이 접착테이프(33)에 의해 반도체칩(1)의 상부면에 접착되어 있는 것을 제외하면, 도 1의 구조와 동일하다.As shown, in the LOC package of the present invention, the inner leads 11 directly contact the upper surface of the semiconductor chip 1 and only the busbars 32 are attached to the upper portion of the semiconductor chip 1 by the adhesive tape 33. It is the same as the structure of FIG. 1 except that it adheres to the surface.

여기서, 접착테이프(33)가 반도체칩(1)의 상부면 외측부까지 연장되거나 외측부보다 더 연장되어 있고, 접착테이프(33)와 접착되는 버스바들(32)의 영역이 접착테이프(33)의 두께만큼 업셋되어 있다. 한편, 버스바들(32)이 반도체칩(1)의 상부면에 직접 접착하고 내부리드들(11)만이 접착테이프(33)에 의해 반도체칩(1)의 상부면에 접착되며 업셋되어도 무방하다.Here, the adhesive tape 33 extends to the outer side of the upper surface of the semiconductor chip 1 or extends further than the outer side, and the area of the bus bars 32 bonded to the adhesive tape 33 is the thickness of the adhesive tape 33. Is upset. Meanwhile, the bus bars 32 may be directly bonded to the upper surface of the semiconductor chip 1, and only the inner leads 11 may be adhered to the upper surface of the semiconductor chip 1 by an adhesive tape 33 and may be upset.

이와 같이 구성된 LOC 패키지에서는 봉지체(17), 예를 들어 에폭시계 성형수지가 반도체칩(1), 내부리드들(11), 버스바들(32) 및 본딩와이어(15)를 외부 환경으로부터 보호하기 위해 봉지하는데, 이때 내부리드들(11) 또는 버스바들(32)과 반도체칩(1) 사이에 빈 공간이 존재하지 않으므로 내부리드들(11) 또는 버스바들(32)과 반도체칩(1) 사이에 봉지체(17)의 충전제가 채워지지 않음은 당연하다.In the LOC package configured as described above, the encapsulation member 17, for example, an epoxy molding resin, protects the semiconductor chip 1, the inner leads 11, the bus bars 32, and the bonding wires 15 from the external environment. In this case, since there is no empty space between the inner leads 11 or the bus bars 32 and the semiconductor chip 1, the inner leads 11 or the bus bars 32 and the semiconductor chip 1 are separated from each other. Of course, the filler of the sealing body 17 is not filled.

따라서, 본 발명은 몰딩공정 후에 내부리드들(11) 또는 버스바(32)의 압력이 발생하더라도 충전제에 의한 반도체칩(1)의 표면 보호층의 균열 발생을 방지할 수 있다. Therefore, the present invention can prevent the occurrence of cracking of the surface protective layer of the semiconductor chip 1 by the filler even if the pressure of the inner leads 11 or the bus bars 32 occurs after the molding process.

도 6은 본 발명에 의한 다른 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도이고, 도 7은 도 6의 A-A선에 따른 몰딩공정 후의 단면도이고, 도 8은 도 6의 B-B선에 따른 몰딩공정 후의 단면도이다. 설명의 편의상 도 6 내지 도 8을 연관하여 설명하기로 한다. 6 is a plan perspective view showing a structure after a wire bonding process of another LOC package according to the present invention, FIG. 7 is a cross-sectional view after a molding process taken along line AA of FIG. 6, and FIG. 8 is a molding process taken along line BB of FIG. 6. The following is a cross-sectional view. For convenience of description, the description will be given with reference to FIGS. 6 to 8.

도시된 바와 같이, 본 발명의 LOC 패키지는 버스바들이 없고 대부분의 중간부분의 내부리드들(11)이 반도체칩(1)의 상부면에 직접 접촉하고, 최외측의 내부리드들(61)만이 접착테이프(63)에 의해 반도체칩(1)의 상부면에 접착되어 있는 것을 제외하면, 도 1의 구조와 동일하다. As shown, the LOC package of the present invention has no busbars and most of the inner leads 11 of the middle portion directly contact the upper surface of the semiconductor chip 1, and only the outermost inner leads 61 are present. The structure is the same as that of FIG. 1 except that the adhesive tape 63 is adhered to the upper surface of the semiconductor chip 1.

여기서, 접착테이프(63)가 반도체칩(1)의 상부면 외측부까지 연장되거나 외측부보다 더 연장되어 있고, 내부리드들(61)이 접착테이프(63)의 두께만큼 업셋되어 있다. 한편, 내부리드들(61)이 최외측에 한정하지 않고 중간부분에 위치하여도 무방하고 내부리드들 모두에 접착테이프(63)가 접착되어도 무방하다.Here, the adhesive tape 63 extends to the outer side of the upper surface of the semiconductor chip 1 or extends further than the outer side, and the inner leads 61 are upset by the thickness of the adhesive tape 63. Meanwhile, the inner leads 61 are not limited to the outermost side but may be positioned in the middle portion, and the adhesive tape 63 may be attached to all of the inner leads.

이와 같이 구성된 LOC 패키지에서는 봉지체(17), 예를 들어 에폭시계 성형수지가 반도체칩(1)과 내부리드들(11),(61) 및 본딩와이어(15)를 외부 환경으로부터 보호하기 위해 봉지하는데, 이때 내부리드들(11),(61)과 반도체칩(1) 사이에 빈 공간이 존재하지 않으므로 내부리드들(11),(61)과 반도체칩(1) 사이에 봉지체(17)의 충전제가 채워지지 않음은 당연하다. In the LOC package configured as described above, the encapsulation member 17, for example, an epoxy molding resin, is encapsulated to protect the semiconductor chip 1, the inner leads 11, 61, and the bonding wire 15 from the external environment. In this case, since an empty space does not exist between the inner leads 11 and 61 and the semiconductor chip 1, the encapsulation member 17 between the inner leads 11 and 61 and the semiconductor chip 1. Of course, the filler is not filled.

따라서, 본 발명은 몰딩공정 후에 내부리드들(11),(61)의 압력이 발생하더라도 충전제에 의한 반도체칩(1)의 표면 보호층의 균열 발생을 방지할 수 있다.Therefore, the present invention can prevent cracking of the surface protective layer of the semiconductor chip 1 by the filler even if the pressure of the inner leads 11 and 61 occurs after the molding process.

이상에서 살펴본 바와 같이, 본 발명에 의한 LOC 패키지는 LOC 리드프레임의 업셋된 내부리드들 또는 버스바들이 반도체칩의 외측부까지(또는 그 이상) 연장된 접착테이프에 의해 반도체칩에 접착되어 내부리드들 또는 버스바들과 반도체칩 사이에 빈 공간의 존재를 제거한다.As described above, the LOC package according to the present invention is bonded to the semiconductor chip by adhesive tapes in which upset inner leads or busbars of the LOC lead frame extend to the outer side of the semiconductor chip (or more). Alternatively, an empty space is removed between the busbars and the semiconductor chip.

따라서, 본 발명은 봉지체의 충전제가 반도체칩과 내부리드들 또는 버스바들 사이에 채워지지 않으므로 몰딩공정 완료 후의 내부리드들 또는 버스바들의 압력에 의한 충전제의 열적, 기계적 응력으로부터 반도체칩의 표면 보호층 손상을 보호할 수 있다. Accordingly, the present invention protects the surface of the semiconductor chip from the thermal and mechanical stress of the filler due to the pressure of the inner leads or bus bars after the molding process is completed because the filler of the encapsulation material is not filled between the semiconductor chip and the inner leads or bus bars. Can protect the layer damage.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위내에서 다양한 형태의 LOC 리드프레임에도 적용 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and the detailed description is applicable to various types of LOC lead frame without departing from the spirit of the present invention is apparent to those skilled in the art. One is true.

도 1은 종래 기술에 의한 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도.1 is a plan perspective view showing a structure after a wire bonding process of a LOC package according to the prior art.

도 2는 도 1의 A-A선에 따른 몰딩공정 후의 구조를 나타낸 단면도.2 is a cross-sectional view showing a structure after the molding process taken along the line A-A of FIG.

도 3은 본 발명에 의한 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도. Figure 3 is a perspective view showing the structure after the wire bonding step of the LOC package according to the present invention.

도 4는 도 3의 A-A선에 따른 몰딩공정 후의 구조를 나타낸 단면도.4 is a cross-sectional view showing a structure after the molding process taken along the line A-A of FIG.

도 5는 도 3의 B-B선에 따른 몰딩공정 후의 구조를 나타낸 단면도.5 is a cross-sectional view showing a structure after the molding process taken along the line B-B of FIG.

도 6은 본 발명에 의한 다른 LOC 패키지의 와이어본딩공정 후의 구조를 나타낸 평면사시도.Figure 6 is a plan perspective view showing a structure after the wire bonding process of another LOC package according to the present invention.

도 7은 도 6의 A-A선에 따른 몰딩공정 후의 구조를 나타낸 단면도.7 is a cross-sectional view showing a structure after the molding process taken along the line A-A of FIG.

도 8은 도 6의 B-B선에 따른 몰딩공정 후의 구조를 나타낸 단면도.8 is a cross-sectional view showing a structure after the molding process taken along the line B-B in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 반도체칩 3: 센터패드 1: semiconductor chip 3: center pad

11: 내부리드 12: 버스바(bus bar) 11: internal lead 12: bus bar

13: 접착테이프 15: 본딩와이어 13: adhesive tape 15: bonding wire

17: 봉지체 32: 버스바 17: Enclosure 32: Busbar

33,63: 접착테이프 61: 내부리드33,63: adhesive tape 61: inner lead

Claims (8)

상부면에 본딩패드들이 형성된 반도체칩;A semiconductor chip having bonding pads formed on an upper surface thereof; 버스바들(bus bar) 및 내부리드들을 갖는 LOC 리드프레임;A LOC leadframe with bus bars and internal leads; 상기 버스바들 및 상기 내부리드들과 상기 반도체칩의 사이에 봉지체의 충전제가 채워지지 않도록 상기 반도체칩의 상부면 외측부까지 또는 그 이상 연장되게 형성되어 상기 버스바들을 접착하는 접착테이프; 및An adhesive tape formed to extend to or beyond an upper surface of the upper surface of the semiconductor chip so that the filler of the encapsulant is not filled between the bus bars and the inner leads and the semiconductor chip; And 상기 본딩패드들에 각각 대응하여 전기적으로 연결하는 본딩와이어를 포함하는 LOC 패키지.And a bonding wire electrically connected to the bonding pads, respectively. 제 1 항에 있어서, 상기 내부리드들이 상기 반도체칩의 상부면에 직접 접촉하도록 상기 접착테이프에 접착된 상기 버스바들의 영역이 업셋된 것을 특징으로 하는 LOC 패키지.The LOC package of claim 1, wherein the bus bars bonded to the adhesive tape are upset such that the inner leads directly contact the upper surface of the semiconductor chip. 상부면에 본딩패드들이 형성된 반도체칩;A semiconductor chip having bonding pads formed on an upper surface thereof; 버스바들(bus bar) 및 내부리드들을 갖는 LOC 리드프레임;A LOC leadframe with bus bars and internal leads; 상기 버스바들 및 상기 내부리드들과 상기 반도체칩의 사이에 봉지체의 충전제가 채워지지 않도록 상기 반도체칩의 상부면 외측부까지 또는 그 이상 연장되게 형성되어 상기 내부리드들을 접착시키는 접착테이프; 및An adhesive tape formed between the bus bars and the inner leads and the semiconductor chip so as to extend to or beyond the upper surface of the upper surface of the semiconductor chip such that the filler of the encapsulant is not filled; And 상기 본딩패드들에 각각 대응하여 전기적으로 연결하는 본딩와이어를 포함하는 LOC 패키지.And a bonding wire electrically connected to the bonding pads, respectively. 제 3 항에 있어서, 상기 버스바들이 상기 반도체칩의 상부면에 직접 접촉하도록 상기 접착테이프에 접착된 상기 내부리드들의 영역이 업셋된 것을 특징으로 하는 LOC 패키지.4. The LOC package of claim 3, wherein an area of the inner leads adhered to the adhesive tape is upset such that the bus bars directly contact the upper surface of the semiconductor chip. 상부면에 본딩패드들이 형성된 반도체칩;A semiconductor chip having bonding pads formed on an upper surface thereof; 내부리드들을 갖는 LOC 리드프레임;A LOC leadframe with internal leads; 상기 내부리드들과 상기 반도체칩의 사이에 봉지체의 충전제가 채워지지 않도록 상기 반도체칩의 상부면 외측부까지 또는 그 이상 연장되게 형성되어 상기 내부리드들 중 소정 내부리드들을 상기 반도체칩의 상부면에 접착하는 접착테이프; 및The inner leads are formed to extend beyond or above the upper surface of the semiconductor chip so that the filler of the encapsulation material is not filled between the inner leads and the semiconductor chip, and certain inner leads of the inner leads are formed on the upper surface of the semiconductor chip. Adhesive tape for bonding; And 상기 본딩패드들에 각각 대응하여 전기적으로 연결하는 본딩와이어를 포함하는 LOC 패키지.And a bonding wire electrically connected to the bonding pads, respectively. 제 5 항에 있어서, 상기 소정의 내부리드들을 제외한 다른 내부리드들이 상기 반도체칩의 상부면에 직접 접촉하도록 상기 소정의 내부리드들이 업셋된 것을 특징으로 하는 LOC 패키지.6. The LOC package of claim 5, wherein the predetermined inner leads are upset such that the other inner leads, except for the predetermined inner leads, directly contact the upper surface of the semiconductor chip. 제 6 항에 있어서, 상기 소정의 내부리드들이 최외측에 위치하는 것을 특징으로 하는 LOC 패키지.7. The LOC package of claim 6, wherein the predetermined inner leads are located at the outermost side. 제 5 항에 있어서, 상기 소정의 내부리드들이 모든 내부리드들인 것을 특징으로 하는 LOC 패키지.6. The LOC package of claim 5, wherein the predetermined inner leads are all inner leads.
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