KR100473189B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
본 발명은 게이트 전극 측벽의 스페이서 프로파일을 정확히 조절 가능하도록 하여 반도체 소자의 동작 신뢰성 및 안정성을 향상시킬 수 있는 반도체소자 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a semiconductor device that can improve the operation reliability and stability of the semiconductor device by accurately adjusting the spacer profile of the sidewall of the gate electrode
본 발명의 반도체소자 제조방법은 반도체 기판의 액티브 영역의 게이트 전극 영역을 마스킹하는 제 1 패턴을 형성하는 단계;와, 상기 제 1 패턴을 마스크로 상기 반도체 기판에 저농도의 이온을 주입하여 LDD를 형성하는 단계;와, 상기 제 1 패턴을 제거한 후 상기 반도체 기판 상부에 게이트 전극 영역보다 일정 폭 넓은 영역이 드러나도록 하는 제 2 패턴을 형성하는 단계;와, 상기 제 2 패턴을 포함한 반도체 기판 상부 전면에 스페이서 형성을 위한 절연막을 형성하고 식각하여 상기 제 2 패턴 측벽의 상기 게이트 전극 영역보다 일정 폭 넓은 영역에 스페이서를 형성하는 단계;와, 상기 게이트 전극 영역의 반도체 기판에 게이트 절연막을 형성하는 단계;와, 상기 스페이서, 제 2 패턴을 포함한 반도체 기판 상부 전면에 도전막을 증착하고 평탄화하여 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계;와, 상기 제 2 패턴을 제거하고 상기 스페이서와 게이트 전극을 마스크로 상기 반도체 기판에 고농도의 이온을 주입하여 소스/드레인을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention may include forming a first pattern masking a gate electrode region of an active region of a semiconductor substrate, and implanting low concentration ions into the semiconductor substrate using the first pattern as a mask to form an LDD. And forming a second pattern on the semiconductor substrate such that a region wider than a gate electrode region is exposed on the semiconductor substrate after removing the first pattern; and on the entire upper surface of the semiconductor substrate including the second pattern. Forming and etching an insulating film for forming a spacer to form a spacer in a region wider than the gate electrode region of the second pattern sidewall; and forming a gate insulating layer on a semiconductor substrate in the gate electrode region; and Depositing and planarizing a conductive film on the entire upper surface of the semiconductor substrate including the spacer and the second pattern; And removing the second pattern and, and forming a source / drain by ion implantation at a high concentration in the semiconductor substrate as a mask, the spacer and the gate electrode; bytes forming a gate electrode on the electrode regions.
Description
본 발명은 반도체소자 제조방법에 관한 것으로서, 보다 상세하게는 게이트 전극 측벽의 스페이서 프로파일을 정확히 조절 가능하도록 하여 반도체 소자의 동작 신뢰성 및 안정성을 향상시킬 수 있는 반도체소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of accurately adjusting a spacer profile of a sidewall of a gate electrode, thereby improving operational reliability and stability of the semiconductor device.
최근 반도체소자가 고집적화됨에 따라 반도체소자의 제조기술이 서브 마이크론 단위로 미세화되고 있다. 이러한 반도체소자의 미세화를 구현함에 있어서 반도체소자의 특성을 고려해야 함은 필수적이다. 예를 들어, 반도체소자의 미세화에 따라 소스/드레인(Source/Drain) 간의 채널길이를 주변 상황을 고려하지 않고 줄이게 되면 원하는 않는 반도체소자의 특성 변화가 나타난다. 그 대표적인 특성 변화가 숏 채널 효과(Short Channel Effect)이다.Recently, as semiconductor devices have been highly integrated, the manufacturing technology of semiconductor devices has been miniaturized in sub-micron units. In realizing such a miniaturization of semiconductor devices, it is essential to consider characteristics of semiconductor devices. For example, if the channel length between sources / drains is reduced according to the miniaturization of semiconductor devices without considering the surrounding situation, unwanted characteristics of semiconductor devices may appear. The representative characteristic change is the short channel effect.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In order to solve the short channel effect, a vertical reduction such as a thickness of the gate insulating layer and a junction depth of a source / drain must be performed along with a horizontal reduction such as a reduction of the gate electrode length. In addition, the horizontal reduction and the vertical reduction reduce the voltage of the applied power supply, increase the doping concentration of the semiconductor substrate, and in particular, control the doping profile of the channel region should be efficiently performed.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.However, since the size of semiconductor devices is being reduced but the operating power required by electronic products is not yet low, for example, in the case of an NMOS transistor, electrons injected from a source are accelerated severely in a high potential gradient state of the drain. Hot carriers are susceptible to fragile structures. Accordingly, a lightly doped drain (LDD) structure has been proposed to improve an NMOS transistor vulnerable to the hot carrier.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
종래의 스페이서 형성 방법을 도면을 참조하여 설명하면 다음과 같다.The conventional spacer formation method is described below with reference to the drawings.
먼저 도 1에 도시한 바와 같이, p형 반도체 기판(101)의 액티브 영역간의 전기적 절연을 위해 상기 반도체 기판의 필드 영역에 STI(Shallow Trench Isolation) 공정에 의해 소자 분리막(102)을 형성시키고, 상기 액티브 영역 상에 게이트 절연막(103)을 열산화공정에 의해 성장시킨다.First, as shown in FIG. 1, the isolation layer 102 is formed by a shallow trench isolation (STI) process in the field region of the semiconductor substrate for electrical insulation between the active regions of the p-type semiconductor substrate 101. The gate insulating film 103 is grown on the active region by a thermal oxidation process.
그런 다음, 상기 게이트 절연막(103) 상에 게이트 전극을 위한 다결정실리콘층을 저압 화학기상증착공정에 의해 적층시킨 후 사진식각공정을 이용하여 게이트 전극의 패턴(104)을 형성시킨다. Thereafter, a polysilicon layer for the gate electrode is laminated on the gate insulating layer 103 by a low pressure chemical vapor deposition process, and then the pattern 104 of the gate electrode is formed using a photolithography process.
이어서, LDD 구조를 위한 저농도(n-) 영역을 형성하기 위해 상기 액티브 영역의 반도체 기판에 인(P)과 같은 불순물을 저농도(n-) 이온주입시켜 저농도 이온 주입층(105)을 형성한다. 이 때, 상기 게이트 전극도 상기 인과 같은 불순물에 의해 저농도 이온 주입시킨다.Subsequently, in order to form a low concentration (n−) region for the LDD structure, a low concentration (n−) ion is implanted into the semiconductor substrate of the active region to form a low concentration ion implantation layer 105. At this time, the gate electrode is also implanted with low concentration ions by impurities such as phosphorus.
도 2에 도시된 바와 같이, 상기 게이트 전극의 형성이 완료되고 나면, 상기 게이트 전극(103)과 상기 게이트 절연막(104) 상에 도 4의 스페이서(120)를 위한 산화막(106)을 200Å 정도의 얇은 두께로 적층한다. 이 때, 상기 산화막은 오존(O3)-TEOS 화학기상증착 공정이나 플라즈마 화학기상증착공정에 의해 형성된다. 이어서, 상기 산화막 상에 저압 화학기상증착 공정에 의해 상기 스페이서를 위한 질화막(107)을 800∼1000Å의 두께로 적층한다. 한편, 상기 산화막의 적층은 생략하고 질화막의 단일층으로 스페이서를 형성할 수도 있다.As shown in FIG. 2, after formation of the gate electrode is completed, an oxide film 106 for the spacer 120 of FIG. 4 is formed on the gate electrode 103 and the gate insulating film 104 by about 200 Å. Laminate to thin thickness. At this time, the oxide film is formed by an ozone (O 3 ) -TEOS chemical vapor deposition process or a plasma chemical vapor deposition process. Subsequently, a nitride film 107 for the spacer is deposited to a thickness of 800 to 1000 kPa on the oxide film by a low pressure chemical vapor deposition process. Meanwhile, the spacer may be formed as a single layer of the nitride film without omitting the oxide film.
도 3에 도시한 바와 같이, 상기 질화막(107)의 적층이 완료되고 나면, 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching; RIE) 공정을 이용하여 상기 게이트 전극 및 상기 소스/드레인을 위한 영역의 반도체 기판 상의 산화막이 노출될 때까지 상기 질화막(107)을 건식 식각한다. 이 때, 상기 게이트 전극의 측벽에 상기 질화막이 남게 된다.As shown in FIG. 3, after the stacking of the nitride film 107 is completed, the gate electrode and the source / source may be formed using a reactive ion etching (RIE) process having anisotropic etching characteristics as an etch back process. The nitride film 107 is dry etched until the oxide film on the semiconductor substrate in the region for draining is exposed. At this time, the nitride film remains on the sidewall of the gate electrode.
도 4에 도시한 바와 같이, 건식 식각 공정을 통해 상기 게이트 전극 및 상기 소스/드레인을 위한 영역의 반도체 기판이 노출될 때까지 상기 산화막(106)을 건식 식각한다. 이에 따라, 상기 질화막에 의해 마스킹된, 상기 게이트 전극의 측벽에 산화막이 남게 된다. 최종적으로, 상기 질화막과 산화막으로 이루어진 스페이서(120)가 완성된다.As shown in FIG. 4, the oxide layer 106 is dry etched through a dry etching process until the semiconductor substrate in the region for the gate electrode and the source / drain is exposed. Accordingly, an oxide film remains on the sidewall of the gate electrode, which is masked by the nitride film. Finally, the spacer 120 including the nitride film and the oxide film is completed.
이후, 고농도(n+) 소스/드레인을 형성하기 위해 상기 스페이서에 의해 마스킹되지 않는 상기 반도체 기판의 액티브 영역에 인과 같은 불순물을 고농도(n) 이온주입시킴으로써, 반도체 기판의 게이트 전극을 사이에 두고 LDD 영역(109) 및 소스/드레인(108)이 형성된다.Subsequently, a high concentration (n) ion is implanted into the active region of the semiconductor substrate that is not masked by the spacer to form a high concentration (n +) source / drain, so that the LDD region is interposed between the gate electrodes of the semiconductor substrate. 109 and source / drain 108 are formed.
그러나, 상기와 같은 종래 기술에 따른 반도체소자 제조방법은 스페이서용 물질을 적층한 후 이를 에치백 등의 식각 공정을 통해 스페이서를 패터닝함에 따라, 미세 프로파일을 형성함에 있어 다소간의 오차가 발생되는 문제점이 있었다. 이와 같이 최소 설계시의 반도체소자의 프로파일과 차이가 발생함에 따라 반도체소자의 동작 특성에 영향을 미치게 되고 소자의 안정성을 저해시키는 요인이 된다.However, the method of manufacturing a semiconductor device according to the prior art as described above has a problem that some errors occur in forming a fine profile by stacking a spacer material and patterning the spacer through an etching process such as an etch back. there was. As described above, the difference between the profile of the semiconductor element in the minimum design affects the operation characteristics of the semiconductor element and causes the stability of the element.
구체적으로, 종래에는 게이트 전극 패턴 형성 이후에 기판 전면에 스페이서용 질화막 또는 산화막을 적층한 후 이에 대해, 이방성 에칭 공정을 진행함에 따라 상기 스페이서의 모서리 부분(111)이 원형의 형상을 갖게 되고 또한, 기판과 접촉하는 스페이서의 하단부는 테일(tail) 형상(112)이 발생되어 미세 선폭의 구현함에 있어 정확한 프로파일의 형성에 어려움이 있었다(도 11 참조).Specifically, conventionally, after the gate electrode pattern is formed, a spacer nitride film or an oxide film is laminated on the entire surface of the substrate, and then, as the anisotropic etching process is performed, the edge portion 111 of the spacer has a circular shape. A tail shape 112 is generated at the lower end of the spacer in contact with the substrate, thereby making it difficult to form an accurate profile in realizing the fine line width (see FIG. 11).
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 게이트 전극 측벽의 스페이서 프로파일을 정확히 조절 가능하도록 하여 반도체 소자의 동작 신뢰성 및 안정성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of precisely adjusting a spacer profile of a gate electrode sidewall, thereby improving operational reliability and stability of the semiconductor device. .
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 반도체 기판의 액티브 영역의 게이트 전극 영역을 마스킹하는 제 1 패턴을 형성하는 단계;와, 상기 제 1 패턴을 마스크로 상기 반도체 기판에 저농도의 이온을 주입하여 LDD를 형성하는 단계;와, 상기 제 1 패턴을 제거한 후 상기 반도체 기판 상부에 게이트 전극 영역보다 일정 폭 넓은 영역이 드러나도록 하는 제 2 패턴을 형성하는 단계;와, 상기 제 2 패턴을 포함한 반도체 기판 상부 전면에 스페이서 형성을 위한 절연막을 형성하고 식각하여 상기 제 2 패턴 측벽의 상기 게이트 전극 영역보다 일정 폭 넓은 영역에 스페이서를 형성하는 단계;와, 상기 게이트 전극 영역의 반도체 기판에 게이트 절연막을 형성하는 단계;와, 상기 스페이서, 제 2 패턴을 포함한 반도체 기판 상부 전면에 도전막을 증착하고 평탄화하여 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계;와, 상기 제 2 패턴을 제거하고 상기 스페이서와 게이트 전극을 마스크로 상기 반도체 기판에 고농도의 이온을 주입하여 소스/드레인을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a first pattern for masking a gate electrode area of an active area of a semiconductor substrate; Forming an LDD by implanting ions of ions; and forming a second pattern on the semiconductor substrate to expose a region wider than a gate electrode region after removing the first pattern; and the second pattern Forming an insulating layer for forming a spacer on the entire upper surface of the semiconductor substrate including a pattern and etching the same to form a spacer in a region wider than the gate electrode region of the sidewall of the second pattern; Forming a gate insulating film; and conducting an upper surface of the semiconductor substrate including the spacer and the second pattern. Depositing and planarizing to form a gate electrode in the gate electrode region; and removing the second pattern and implanting a high concentration of ions into the semiconductor substrate using the spacer and the gate electrode as a mask to form a source / drain. Steps.
바람직하게는, 상기 도전막의 평탄화는 상기 제 2 패턴을 정지점으로 한 화학기계적연마 공정 또는 에치백 공정에 의해 수행할 수 있다.Preferably, planarization of the conductive film may be performed by a chemical mechanical polishing process or an etch back process using the second pattern as a stop point.
바람직하게는, 상기 절연막의 식각은 상기 반도체 기판 상부 전면에 상기 절연막을 증착하고 상기 제 2 패턴 상부의 절연막이 잔류하지 않도록 평탄화한 다음 상기 절연막을 식각할 수 있다.Preferably, the etching of the insulating layer may be performed by depositing the insulating layer on the entire upper surface of the semiconductor substrate, and then flattening the insulating layer on the second pattern so that the insulating layer is not left.
바람직하게는, 상기 평탄화는 화학기계적연마 또는 에치백 공정에 의해 수행할 수 있다.Preferably, the planarization may be performed by a chemical mechanical polishing or etch back process.
본 발명의 특징에 따르면, 스페이서의 형성에 있어서 종래의 방법과는 달리 스페이서 형성용 절연막을 게이트 전극 패턴 형성 공간에 적층한 후, 이를 선택적으로 패터닝함에 따라 종래 기술에서 발생하던 스페이서 모서리의 원형화 및 스페이서 하단부의 테일 발생을 억제할 수 있게 된다.According to a feature of the present invention, unlike the conventional method for forming a spacer, the insulating film for forming a spacer is laminated in the gate electrode pattern formation space, and then selectively patterned, thereby circularizing the edges of the spacer generated in the prior art and It is possible to suppress the generation of the tail of the spacer lower end.
이하, 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법을 상세히 설명하기로 한다. 도 5 내지 도 10는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 5 through 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
먼저 도 5에 도시한 바와 같이, 제 1 도전형인 p형 반도체 기판의(501) 액티브 영역간의 전기적 절연을 위해 상기 반도체 기판의 필드 영역에 STI(Shallow Trench Isolation) 공정에 의해 소자분리막(502)을 형성한다. 여기서, 상기 소자분리막을 STI 공정 대신에 로코스(LOCOS: Local Oxidation of Silicon) 공정에 의해 형성하는 것도 가능하다. First, as shown in FIG. 5, the device isolation film 502 is formed by a shallow trench isolation (STI) process in the field region of the semiconductor substrate for electrical insulation between the active regions of the first conductivity type p-type semiconductor substrate 501. Form. The device isolation layer may be formed by a local oxide of silicon (LOCOS) process instead of the STI process.
그런 다음, 반도체 기판 전면 상에 감광막을 도포하고 상기 액티브 영역 상의 소정 부위에 저농도(n-) 이온 주입층 즉, LDD 구조의 형성을 위해 상기 감광막을 선택적으로 패터닝하여 소자의 게이트 전극 영역에 소정의 마스크 패턴 즉, 제 1 패턴(503)을 형성한다. 이 상태에서, 상기 반도체 기판 전면 상에 인(P)과 같은 제 2 도전형의 저농도(n-) 이온을 주입함으로써 향후 LDD 구조 형성을 위한 저농도 이온 주입층(504)을 형성한다.Then, a photoresist is applied over the entire surface of the semiconductor substrate, and the photoresist is selectively patterned to form a low concentration (n-) ion implantation layer, i.e., an LDD structure, in a predetermined portion on the active region. The mask pattern, that is, the first pattern 503 is formed. In this state, a low concentration (n−) ion of a second conductivity type such as phosphorus (P) is implanted on the entire surface of the semiconductor substrate to form a low concentration ion implantation layer 504 for forming an LDD structure in the future.
도 6에 도시한 바와 같이, 상기 제 1 패턴(503)을 제거하고 기판 전면에 산화막을 적층한 후, 상기 산화막의 소정 부위를 반도체 기판이 드러나도록 이방성 식각 공정을 통해 제거하여 제 2 패턴(505)을 형성한다. 상기 이방성 식각 공정을 통해 제거되는 산화막의 소정 부위는 상기 저농도 이온 주입층 사이 즉, 게이트 전극 패턴이 형성될 공간을 말하며 정확히는, 상기 게이트 전극 및 게이트 전극 측벽에 형성되는 스페이서(spacer)를 포함한 공간을 말한다.As shown in FIG. 6, the first pattern 503 is removed, and an oxide film is stacked on the entire surface of the substrate, and then a predetermined portion of the oxide film is removed through an anisotropic etching process so that the semiconductor substrate is exposed. ). A predetermined portion of the oxide film removed through the anisotropic etching process refers to a space between the low concentration ion implantation layers, that is, a space where a gate electrode pattern is to be formed, and precisely, a space including a spacer formed on the gate electrode and a sidewall of the gate electrode. Say.
도 7에 도시한 바와 같이, 상기 산화막을 포함한 반도체 기판 전면 상에 스페이서용 절연막(506)을 적층하여 상기 게이트 전극 패턴이 형성될 공간을 충분히 채우도록 한다. 상기 스페이서용 절연막(506)으로는 질화물이 사용될 수 있다. 이어, 상기 제 2 패턴(505)의 표면이 드러나도록 상기 스페이서용 절연막(506)을 식각, 제거하여 평탄화한다. 이 때, 상기 스페이서용 절연막(506)의 식각은 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching; RIE) 공정을 이용할 수 있다. As shown in FIG. 7, a spacer insulating film 506 is stacked on the entire surface of the semiconductor substrate including the oxide film to sufficiently fill a space in which the gate electrode pattern is to be formed. Nitride may be used as the spacer insulating layer 506. Subsequently, the spacer insulating layer 506 is etched and removed to planarize the surface of the second pattern 505. In this case, the spacer insulating layer 506 may be etched using a reactive ion etching (RIE) process having anisotropic etching characteristics.
이와 같은 상태에서, 도 8에 도시한 바와 같이 상기 스페이서용 절연막에 대해서 통상적인 포토리소그래피 공정을 이용하여 선택적으로 패터닝하는 작업을 진행하는데, 이 때 패터닝으로 제거되는 부위는 게이트 전극 패턴이 형성될 공간에 상응한다. 이 때의 식각 공정 역시, 상술한 이방성 식각 특성을 갖는 반응성 이온 에칭 공정을 이용한다. 상기 식각 공정의 결과, 게이트 전극의 측벽에 구비되는 스페이서(506a)의 형성이 완성된다. 이와 같이, 본 발명은 스페이서의 형성에 있어서 종래의 방법과는 달리 스페이서 형성용 물질인 질화막을 게이트 전극 패턴 형성 공간에 적층한 후, 이를 선택적으로 패터닝함에 따라 종래 기술에서 발생하던 스페이서 모서리의 원형화 및 스페이서 하단부의 테일 발생을 억제할 수 있게 된다.In such a state, as shown in FIG. 8, the patterning operation is selectively performed on the insulating film for spacers using a conventional photolithography process. In this case, the region removed by the patterning is a space where a gate electrode pattern is to be formed. Corresponds to The etching process at this time also uses the reactive ion etching process which has the above-mentioned anisotropic etching characteristic. As a result of the etching process, formation of the spacer 506a provided on the sidewall of the gate electrode is completed. As described above, the present invention, unlike the conventional method for forming a spacer, after stacking a nitride film, which is a material for forming a spacer, into a gate electrode pattern formation space, and selectively patterning it, circularization of the edge of the spacer, which has occurred in the prior art, is formed. And it is possible to suppress the generation of the tail of the spacer lower end.
상기 스페이서(506a)가 형성된 상태에서, 도 9에 도시한 바와 같이, 상기 스페이서(506a) 사이의 게이트 전극 영역의 반도체 기판 상에 게이트 절연막(510)을 형성한다. 그런 다음, 상기 기판 전면에 폴리 실리콘과 같은 게이트 전극 형성용 물질층을 적층한다. 이어, 에치백 공정 또는 화학기계적연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 상기 산화막 및 스페이서의 표면이 드러나도록 상기 게이트 전극 형성용 물질층을 평탄화하여 게이트 전극 패턴(507)을 형성한다. 그런 다음, 상기 제 2 패턴을 습식 식각 공정을 통해 제거한다.In the state where the spacer 506a is formed, as shown in FIG. 9, a gate insulating film 510 is formed on the semiconductor substrate in the gate electrode region between the spacers 506a. Then, a material layer for forming a gate electrode, such as polysilicon, is stacked on the entire surface of the substrate. Subsequently, the gate electrode pattern 507 is formed by planarizing the material layer for forming the gate electrode so that the surfaces of the oxide layer and the spacer are exposed by an etch back process or a chemical mechanical polishing (CMP) process. Then, the second pattern is removed through a wet etching process.
상기 공정을 통해 게이트 전극(507) 및 게이트 전극 측벽에 구비되는 스페이서(506a)의 형성이 완성된다. 이후, 도 10에 도시한 바와 같이, 고농도(n+) 소스/드레인을 형성하기 위해 상기 반도체 기판 전면에 인(P)과 같은 제 2 도전형의 불순물을 고농도(n+) 이온 주입시킴으로써 소스/드레인(508)을 형성함과 동시에 스페이서의 하부의 기판에 LDD 영역(509)을 형성한다.Through this process, formation of the gate electrode 507 and the spacer 506a provided on the sidewalls of the gate electrode is completed. Thereafter, as shown in FIG. 10, to form a high concentration (n +) source / drain, a high concentration (n +) ion is implanted into the entire surface of the semiconductor substrate such as phosphorus (P) to form a high concentration (n +) source / drain ( 508 is formed and the LDD region 509 is formed on the substrate under the spacer.
상술한 바와 같은 본 발명의 반도체 소자 제조방법은 종래 기술과는 스페이서를 게이트 전극의 형성에 앞서 완성시키는 방법을 택하고, 구체적인 구현 방법에 있어서 게이트 전극 및 스페이서 형성 공간에 스페이서 형성용 절연막 예를 들어 질화막을 적층시킨 후 이를 선택적으로 패터닝하는 방법을 택함에 따라 정확한 프로파일을 구현할 수 있게 된다. The semiconductor device fabrication method of the present invention as described above takes the method of completing the spacer prior to the formation of the gate electrode in the prior art, and in a specific implementation method, an insulating film for forming a spacer in the gate electrode and the spacer formation space, for example, By stacking nitride films and then selectively patterning them, an accurate profile can be realized.
이를 통해, 종래 기술에서 발생하던 스페이서 상단의 원형화 및 스페이서 하단의 테일 형상을 방지할 수 있게 된다. 따라서, 게이트 전극 측벽의 스페이서 프로파일을 정확히 조절 가능하게 되고 반도체 소자의 동작 신뢰성 및 안정성을 향상시킬 수 있게 된다. Through this, it is possible to prevent the circular shape of the top of the spacer and the tail shape of the bottom of the spacer that occurred in the prior art. Therefore, the spacer profile of the sidewall of the gate electrode can be precisely adjusted and the operation reliability and stability of the semiconductor device can be improved.
도 1 내지 도 4는 종래 기술에 따른 반도체소자 제조방법을 설명하기 위한 공정 단면도.1 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 5 내지 도 10은 본 발명에 따른 반도체소자 제조방법을 설명하기 위한 공정 단면도.5 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 11은 종래 기술에 따른 반도체소자의 단면도.11 is a cross-sectional view of a semiconductor device according to the prior art.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
501 : 반도체 기판 502 : 소자 분리막501 semiconductor substrate 502 device isolation film
504 : 저농도 이온 주입층 505 : 제 2 패턴504: low concentration ion implantation layer 505: second pattern
506a : 스페이서506a: spacer
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