KR100470129B1 - 계면특성이 우수한 박막 트랜지스터의 제조방법 - Google Patents
계면특성이 우수한 박막 트랜지스터의 제조방법 Download PDFInfo
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Abstract
본 발명은 계면특성이 우수한 박막 트랜지스터의 제조방법에 관한 것으로서, 폴리실리콘 반도체막 위에 이산화규소 절연막을 1차 증착시킨 다음, 증착된 절연막을 산소, 질소 또는 산화질소로 플라즈마 처리하고, 이어서 절연막을 추가로 증착시키는 본 발명의 방법에 따르면, 반도체막과 절연막 간의 계면부 및 전이영역의 결함을 감소시키고 전기적 화학적 특성을 개선시켜 우수한 전기적 특성을 갖는 박막 트랜지스터를 제조할 수 있다.
Description
본 발명은 계면특성이 우수한 박막 트랜지스터의 제조방법에 관한 것으로서, 구체적으로는 반도체막 위에 절연막을 증착시키는 중간에 플라즈마 처리를 수행함으로써, 반도체막과 절연막 간의 계면부 및 전이영역의 결함을 감소시키고 전기적화학적 특성을 개선시켜 우수한 계면 특성을 가지는 박막 트랜지스터를 제조하는 방법에 관한 것이다.
일반적인 박막 트랜지스터는 다층으로 구성되며, 반도체막, 절연막, 보호막 및 전극 등을 포함한다. 폴리실리콘 반도체막 및 이산화규소 절연막을 포함하는 박막 트랜지스터를 제조함에 있어서, 플라즈마 화학증착법을 이용하여 반도체막 위에 이산화규소 절연막을 증착시키는 경우 플라즈마에 의한 계면의 결함(damage)을 최소화하고 두 막 사이의 계면특성을 개선시키고자 하는 다양한 노력이 계속적으로 진행되어 왔다.
반도체막과 절연막 간의 계면특성을 개선하기 위한 일환으로서, 원격(remote) 플라즈마 화학증착법 및 전자-사이클로트론 공명(electron-cyclotron resonance) 플라즈마 화학증착법과 같은 다양한 증착법을 적용하거나, 또는 절연막 증착에 앞서 반도체막의 표면을 수소 또는 산소 등으로 플라즈마 처리하는 방법이 소개되었다.
그러나, 상기한 증착법에 사용되는 기구들은 대면적의 기판에 적용하기에는 한계가 있어 실제 TFT-LCD 등의 기판에 적용이 불가능하다는 문제점을 가진다. 또한, 상기한 표면 전처리방법은 그 개선효과가 미비하여 실공정에 거의 적용되지 못하고 있는 실정이다.
이에 본 발명자들은 예의 연구한 결과, 폴리실리콘 반도체막 위에 이산화규소 절연막을 증착시키는 중간에 플라즈마 처리를 수행함으로써, 반도체막과 절연막 간의 계면부 및 전이영역의 결함을 감소시키고 전기적 화학적 특성을 개선시켜 우수한 계면특성을 가지는 박막 트랜지스터를 제조할 수 있음을 발견하고 본 발명을 완성하게 되었다.
본 발명의 목적은 폴리실리콘 반도체막과 이산화규소 절연막 간의 계면특성이 우수한 박막 트랜지스터의 제조방법을 제공하는 것이다.
도 1은 본 발명에 따른 절연막 증착공정을 단계별로 보여주는 개략도이고;
도 2a 내지 2c 각각은, 실시예 1, 2 및 비교예 각각에서 얻어진, 반도체막과 절연막 간의 계면부 및 전이영역(transition region)에 대해 XPS(X-ray Photoelectron Spectroscopy) 분석한 결과 그래프를 나타내며;
도 3a 및 3b 각각은, 실시예 1 및 2에 있어서, 플라즈마 처리 이전에 증착시키는 절연막의 두께 변화에 따른 반도체막과 절연막 간의 계면부의 계면 결함 밀도 및 플랫밴드(flat band) 전이 변화 그래프 각각을 나타낸다.
상기 목적을 달성하기 위하여 본 발명에서는, 폴리실리콘 반도체막 및 이산화규소 절연막을 포함하는 박막 트랜지스터를 제조함에 있어서, 반도체막 위에 절연막을 1차 증착시킨 다음, 증착된 절연막을 산소, 질소 또는 산화질소로 플라즈마 처리하고, 이어서 절연막을 추가로 증착시키는 것을 특징으로 하는, 박막 트랜지스터의 제조방법을 제공한다.
이하 본 발명에 대하여 보다 상세히 설명한다.
본 발명의 방법은 이산화규소 절연막 증착 도중에 산소, 질소 또는 산화질소로 플라즈마 처리를 수행함으로써 절연막을 두 번에 나누어 증착시키는 것을 기술구성상 특징으로 한다.
본 발명에 따른 절연막 증착공정을 단계별로 보여주는 개략도를 도 1에 나타내었다. 도 1에 도시된 공정을 살펴보면, 단계 1)에서는 예를 들어, TEOS(테트라에톡시실란)/O2반응기체를 폴리실리콘 반도체막 위에 플라즈마 화학증착시켜 이산화규소 절연막을 형성하는데, 이때 형성하는 절연막의 두께는 추후 단계에서의 플라즈마 처리가 반도체막과 절연막 간의 계면부에까지 영향을 미칠 수 있게 하는 3 내지 9nm의 범위가 바람직하다. 상기한 절연막의 플라즈마 화학증착은 통상적으로 100 내지 500℃ 및 0.1 내지 10 torr의 조건 하에서 수행될 수 있다.
단계 2)에서는, 증착된 절연막을 산소, 질소 또는 산화질소로 플라즈마 처리하여 플라즈마에 의해 이온화되거나 활성화된 라디칼들을 절연막에 침투시켜 계면부 및 전이영역까지 도달시킴으로써, 계면부 및 전이영역의 화학적 결합을 보다 치밀하게 하고 미반응 및 불완전반응된 실리콘의 산화상태를 우수하게 하여, 결함 상태가 많이 존재하는 전이영역의 두께를 감소시킨다.
이러한 산소, 질소 또는 산화질소로의 플라즈마 처리는 100 내지 500℃ 및 0.1 내지 100 torr 하에서 10초 내지 10분 동안 수행될 수 있다.
이어, 단계 3)에서는, 이산화규소 절연막을 상기 단계 1)에서와 동일한 조건하에서 원하는 두께까지 추가로 증착시켜 절연막의 증착을 완료한다. 통상적으로, 형성된 절연막은 50 내지 200nm의 두께를 가진다.
이와 같이 형성된 폴리실리콘 반도체막 및 이산화규소 절연막(게이트 절연막) 위에 게이트막, 층간 절연막 및 전극을 통상적인 방법에 따라 차례로 형성시켜 박막 트랜지스터를 제조할 수 있다.
본 발명의 방법에 따라 제조된 박막 트랜지스터는 결함이 감소되고 전기적화학적 특성이 개선된, 폴리실리콘 반도체막과 이산화규소 절연막 간의 계면부 및 전이영역을 포함하므로 우수한 전기적 특성을 나타낸다.
이하, 본 발명을 하기 실시예에 의거하여 좀더 상세하게 설명하고자 한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들만으로 제한되는 것은 아니다.
실시예 1
실리콘 기판 위에 형성된 폴리실리콘 반도체막 위에, 350℃ 및 1 torr 조건 하에서 TEOS/O2반응기체를 플라즈마 화학증착시켜 이산화규소 절연막을 형성하였다. 이때, 형성되는 절연막의 두께를 0, 3, 6, 9 및 12nm로 변화시켰다. 증착된 절연막을 350℃ 및 1 torr 하에서 산소로 1분 동안 플라즈마 처리한 다음, 절연막의 증착을 다시 수행하여 두께 100nm의 이산화규소 절연막을 형성하였다.
실시예 2
산소 대신에 질소를 사용하여 플라즈마 처리한 것을 제외하고는, 상기 실시예 1과 동일한 방법을 수행하여 두께 100nm의 이산화규소 절연막을 형성하였다.
비교예
실리콘 기판 위에 형성된 폴리실리콘 반도체막 위에, 350℃ 및 1 torr 조건하에서 TEOS/O2반응기체를 플라즈마 화학증착시켜 두께 100nm의 이산화규소 절연막을 한번에 형성하였다.
XPS(X-ray Photoelectron Spectroscopy) 분석
상기 실시예 1, 2 및 비교예 각각에서 얻어진, 반도체막과 절연막 간의 계면부 및 전이영역(transition region)에 대해 XPS 분석을 수행하여, 그 결과를 도 2a 내지 2c 및 하기 표 1에 나타내었다. 이때, 도 2 및 표 1의 결과값은 실시예 1 및 2에서 플라즈마 처리 이전에 형성된 절연막의 두께가 6nm인 것에 대한 데이터이다.
| NSiOx *a(x1015/cm2) | θ1 *b | θ2 | θ3 | |
| 비교예 | 1.25 | 0.37 | 0.37 | 0.26 |
| 실시예 1 | 1.07 | 0.37 | 0.33 | 0.30 |
| 실시예 2 | 0.91 | 0.36 | 0.33 | 0.31 |
| *a : 전이영역에서의 실리콘 원자의 표면 밀도*b : θi= Sii+/(Si1++Si2++Si3+) (이때, i는 1, 2 또는 3이다) |
도 2a 내지 2c의 그래프에서, Six+의 x는 실리콘에 결합되어 있는 산소 원자 수를 의미하므로, 실시예 1 및 2의 계면부 및 전이영역의 실리콘의 산화 상태가 비교예보다 더 우수함을 알 수 있다.
아울러, 상기 표 1로부터 알 수 있듯이, 실시예 1 및 2의 전이영역의 실리콘 원자의 표면 밀도가 비교예보다 더 작으며, 이는 전이영역의 두께가 감소했음을 의미한다. 또한, 실시예 1 및 2의 경우, 비교예의 경우보다 θ3의 값이 더 커서 전이영역내에서 실리콘의 산화 상태가 보다 우수함을 알 수 있다.
최초 절연막의 두께에 따른 계면 결함 정도 분석
상기 실시예 1 및 2에 있어서, 플라즈마 처리 이전에 증착시키는 절연막(최초 절연막)의 두께 변화에 따른 반도체막과 절연막 간의 계면부의 계면 결함 밀도 및 플랫밴드(flat band) 전이 변화를 측정하여, 그 결과를 도 3a 및 3b에 각각 나타내었다.
도 3a 및 3b에 있어서, 계면 결함 밀도 및 플랫밴드 전이는 최초 절연막의 두께에 따라 계속 변하는데, 두께 3 내지 9nm에 해당하는 영역에서 계면 결함의 감소가 두드러짐을 알 수 있으며(도 3a), 절연막 내에 양으로 대전된 결함이 증가할수록 음으로 이동하는 플랫밴드 전위 역시 두께 3 내지 9nm에 해당하는 영역에서 0V(이상적인 플랫밴드 전위값)에 가깝게 측정됨을 알 수 있다(도 3b).
이와 같이, 본 발명의 방법에 의하면, 폴리실리콘 반도체막과 이산화규소 절연막 간의 계면부 및 전이영역의 결함이 감소되고 전기적 화학적 특성이 개선되므로, 이를 포함하는 박막 트랜지스터는 우수한 전기적 특성을 나타낼 수 있다.
Claims (5)
- 폴리실리콘 반도체막 및 이산화규소 절연막을 포함하는 박막 트랜지스터를 제조함에 있어서, 반도체막 위에 절연막을 3 내지 9 nm의 두께로 1차 증착시킨 다음, 증착된 절연막을 산소, 질소 또는 산화질소 플라즈마로 처리하고, 이어서 나머지 두께의 절연막을 추가로 증착시키는 것을 특징으로 하는, 박막 트랜지스터의 제조방법.
- 삭제
- 제 1 항에 있어서,플라즈마 처리를 100 내지 500℃ 및 0.1 내지 10 torr 하에서 10초 내지 10분 동안 수행하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,절연막을 100 내지 500℃ 및 0.1 내지 10 torr의 조건 하에서 플라즈마 화학증착시키는 것을 특징으로 하는 방법.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항의 방법에 의해 제조된, 폴리실리콘 반도체막 및 이산화규소 절연막을 포함하는 박막 트랜지스터.
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Families Citing this family (1)
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186170A (ja) * | 1994-12-28 | 1996-07-16 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| KR970030863A (ko) * | 1995-11-20 | 1997-06-26 | 김주용 | 박막 트랜지스터의 게이트 절연막 제조방법 |
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2002
- 2002-01-25 KR KR10-2002-0004378A patent/KR100470129B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08186170A (ja) * | 1994-12-28 | 1996-07-16 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| KR970030863A (ko) * | 1995-11-20 | 1997-06-26 | 김주용 | 박막 트랜지스터의 게이트 절연막 제조방법 |
| KR970052338A (ko) * | 1995-12-23 | 1997-07-29 | 김주용 | 반도체 소자의 제조방법 |
| JP2000068261A (ja) * | 1998-08-19 | 2000-03-03 | Toshiba Corp | 半導体装置の製造方法 |
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| KR20030063989A (ko) | 2003-07-31 |
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