KR100465873B1

KR100465873B1 - Clock hold circuit

Info

Publication number: KR100465873B1
Application number: KR1019970045598A
Authority: KR
Inventors: 임영헌
Original assignee: 삼성전자주식회사
Priority date: 1997-09-03
Filing date: 1997-09-03
Publication date: 2005-05-18
Also published as: KR19990024478A

Abstract

본 발명은 클럭 홀드 회로를 공개한다. 그 회로는 외부 클럭신호에 응답하여 준비신호의 토글링 시점을 상기 외부 클럭 신호의 논리 '하이' 레벨 시점까지 래치하여 출력하기 위한 래치; 상기 래치의 출력신호와 상기 외부 클럭신호를 논리합하여 내부 클럭신호를 발생하기 위한 OR게이트로 구성된 것을 특징으로 한다. 따라서, 칩의 전력 다운 모드 수행시에 준비신호의 형태에 상관없이 정확하고 안정적인 내부 클럭신호를 발생할 수 있다.The present invention discloses a clock hold circuit. The circuit includes a latch for latching and outputting a toggling time point of a ready signal to a logic 'high' level time point of the external clock signal in response to an external clock signal; And an OR gate for generating an internal clock signal by logically combining the output signal of the latch and the external clock signal. Therefore, an accurate and stable internal clock signal can be generated regardless of the type of the ready signal when the chip power down mode is performed.

Description

클럭 홀드 회로 Clock hold circuit

본 발명은 클럭 홀드 회로에 관한 것으로, 칩 외부로 부터의 클럭신호를 입력하여 안정적인 칩 내부의 클럭신호를 발생하는 클럭 홀드 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock hold circuit, and more particularly, to a clock hold circuit that receives a clock signal from an outside of a chip and generates a clock signal inside a stable chip.

현재의 집적화 칩에 있어서 전력 소모의 방지는 중요한 문제중의 하나라고 할 수 있다. 이를 위하여 많은 칩에서는 전력 다운 모드(power down mode)를 지원하고 있다. 전력 다운 모드는 칩에서의 시스템 클럭을 홀드함으로써 칩 내부의 동작을 중단시키고 이를 통하여 전력 소모를 줄이는데 있다.In the current integrated chip, the prevention of power consumption is one of the important problems. To this end, many chips support a power down mode. The power down mode is to hold down the system clock on the chip to stop the operation inside the chip, thereby reducing power consumption.

도1은 종래의 클럭 홀드 회로의 논리 회로도로서, 외부로 부터 입력되는 클럭신호(ECLK)와 준비 신호(READY)를 논리합하여 내부 클럭신호(ICLK)를 발생하는 OR게이트(10)로 구성되어 있다.FIG. 1 is a logic circuit diagram of a conventional clock hold circuit, and is composed of an OR gate 10 that generates an internal clock signal ICLK by logically combining a clock signal ECLK and a ready signal READY input from an external source. .

도2(가)-(다)도는 종래의 클럭 홀드 회로의 정상 동작을 설명하기 위한 동작 타이밍도로서, 도2(가)는 외부 클럭신호(ECLK)를, 도2b는 준비 신호(READY)를, 도2(다)는 내부 클럭신호(ICLK)를 각각 나타내는 것이다. OR게이트(10)는 칩의 외부로 부터 도2(가)에 나타낸 클럭신호(ECLK)와 준비 신호(READY)를 논리합하여 도2(다)에 나타낸 것과 같은 내부 클럭신호(ICLK)를 발생하게 된다. 준비 신호(READY)가 도2b에 나타낸 것과 같이 발생하면 안정적인 내부 클럭신호(ICLK)가 발생된다.2A to 2C are operation timing diagrams for explaining the normal operation of a conventional clock hold circuit. FIG. 2A is an external clock signal ECLK, and FIG. 2B is a preparation signal READY. 2 (C) shows the internal clock signal ICLK, respectively. The OR gate 10 combines the clock signal ECLK and the ready signal READY shown in FIG. 2 (a) from the outside of the chip to generate the internal clock signal ICLK as shown in FIG. do. When the ready signal READY occurs as shown in Fig. 2B, a stable internal clock signal ICLK is generated.

그러나, 준비 신호(READY)가 도2b에 나타낸 것과 달리 인가되는 경우에는 내부 클럭신호(ICLK)의 "로우"레벨 기간이 짧아지는 경우가 발생하여 내부 클럭신호(ICLK)를 이용하는 칩 내부의 회로들의 오동작을 일으킬 수 있다.However, when the ready signal READY is applied differently from that shown in Fig. 2B, the "low" level period of the internal clock signal ICLK may be shortened, so that the circuits in the chip using the internal clock signal ICLK may occur. It may cause malfunction.

도3(가)-(다), 4(가)-(다), 및 5(가)-(다)는 도1에 나타낸 클럭 홀드 회로의동작 타이밍도를 나타내는 것으로, 내부 클럭신호(ICLK)가 정확하지 않게 발생하는 때의 동작을 설명하기 위한 실시예들이다. 즉, 준비 신호(READY)가 도3b, 4b, 및 5b와 같이 발생되는 경우에는 정확하지 못한 내부 클럭신호들(11, 12, 13, 14)이 발생하게 된다는 문제점이 있었다.3 (A)-(C), 4 (A)-(C), and 5 (A)-(C) show the operation timing diagram of the clock hold circuit shown in Fig. 1, and the internal clock signal ICLK Are examples for explaining the operation when the occurs incorrectly. That is, when the ready signal READY is generated as shown in FIGS. 3B, 4B, and 5B, incorrect internal clock signals 11, 12, 13, and 14 are generated.

즉, 종래의 클럭 홀드 회로는 준비 신호(READY)가 외부 클럭신호(ECLK)의 "로우"레벨에서 토글링하게 되면 정확하지 못한 내부 클럭신호가 발생하게 된다. That is, in the conventional clock hold circuit, when the ready signal READY toggles at the "low" level of the external clock signal ECLK, an incorrect internal clock signal is generated.

본 발명의 목적은 칩의 전력 다운 모드 수행시에 정확하고 안정적인 내부 클럭신호를 발생할 수 있는 클럭 홀드 회로를 제공하는데 있다.An object of the present invention is to provide a clock hold circuit capable of generating an accurate and stable internal clock signal when a chip performs a power down mode.

이와같은 목적을 달성하기 위한 본 발명의 클럭 홀드 회로는 외부 클럭신호에 응답하여 준비신호의 토글링 시점을 상기 외부 클럭 신호의 논리 '하이' 레벨 시점까지 래치하여 출력하기 위한 래치수단, 상기 래치수단의 출력신호와 상기 외부 클럭신호를 논리합하여 내부 클럭신호를 발생하기 위한 논리합수단을 구비한 것을 특징으로 한다.The clock hold circuit of the present invention for achieving the above object is a latch means for latching and outputting a toggling time of a ready signal to a logic 'high' level time point of the external clock signal in response to an external clock signal, the latch means And a logic sum means for generating an internal clock signal by ORing the output signal and the external clock signal.

이하, 첨부된 도면을 참고로 하여 본 발명의 클럭 홀드 회로를 설명하면 다음과 같다.Hereinafter, the clock hold circuit of the present invention will be described with reference to the accompanying drawings.

도6은 본 발명의 클럭 홀드 회로의 논리 회로도로서, 외부 클럭신호(ECLK)에 응답하여 준비 신호(READY)를 출력하기 위한 D플립플롭(20), 및 D플립플롭(20)의 출력신호와 외부 클럭신호(ECLK)를 논리합하여 내부 클럭신호(ICLK)를 발생하기 위한 OR게이트(30)로 구성되어 있다.FIG. 6 is a logic circuit diagram of a clock hold circuit of the present invention, in which a D flip-flop 20 for outputting a ready signal READY in response to an external clock signal ECLK, and an output signal of the D flip-flop 20 The OR gate 30 is configured to OR the external clock signal ECLK to generate the internal clock signal ICLK.

즉, 본 발명의 클럭 홀드 회로는 종래 기술의 문제점을 해결하기 위하여 외부 클럭신호(ECLK)가 "로우"레벨일 때 준비신호(READY)가 토글링하더라도 잘못된 내부 클럭신호(ICLK)가 발생하는 것을 방지하기 위해 D플립플롭(30)을 사용하였다. D플립플롭(30)은 외부 클럭신호(ECLK)에 응답하여 준비신호(READY)를 입력하는데 외부 클럭신호(ECLK)가 "로우"레벨인 경우에 준비신호(READY)가 토글링하더라도 다음 외부 클럭신호(ECLK)의 상승 엣지까지 플립플롭(20)의 출력신호가 이전 상태를 유지하게 한다. 따라서, 내부 클럭신호(ICLK)가 외부 클럭신호(ECLK)에 정확하게 동기되어 발생하게 된다.That is, in order to solve the problems of the prior art, the clock hold circuit according to the present invention generates a wrong internal clock signal ICLK even when the ready signal READY is toggled when the external clock signal ECLK is at the "low" level. In order to prevent the D flip-flop (30) was used. The D flip-flop 30 inputs the ready signal READY in response to the external clock signal ECLK, but the next external clock even if the ready signal READY toggles when the external clock signal ECLK is at the "low" level. The output signal of the flip-flop 20 is maintained at the previous state until the rising edge of the signal ECLK. Therefore, the internal clock signal ICLK is generated in synchronization with the external clock signal ECLK.

도7(가)-(다)는 본 발명의 클럭 홀드 회로의 동작을 설명하기 위한 타이밍도로서, 도7(가)-(다)에 나타낸 신호는 각각 도2(가)-(다)에 대응하는 신호를 나타내는 것으로, 정확한 내부 클럭신호(ICLK)가 발생되었음을 알 수 있다.7 (a)-(c) are timing diagrams for explaining the operation of the clock hold circuit of the present invention, and the signals shown in FIGS. 7 (a)-(c) are respectively shown in FIGS. 2 (a)-(c). By indicating the corresponding signal, it can be seen that the correct internal clock signal ICLK has been generated.

도8(가)-(다), 도9(가)-(다), 및 도10(가)-(다)는 본 발명의 클럭 홀드 회로의 동작을 설명하기 위한 타이밍도로서, 도8(가)-(다), 도9(가)-(다), 및 도10(가)-(다)는 각각 도3(가)-(다), 도4(가)-(다), 및 도5(가)-(다)에 대응하는 신호를 나타내는 것으로, 도3(가)-(다), 도4(가)-(다), 및 도5(가)-(다)에 나타낸 잘못된 클럭신호들(11, 12, 13, 14)이 발생하지 않았음을 알 수 있다. 도3(다)에 나타낸 클럭신호(11)가 발생되는 시점에서 외부 클럭신호(ECLK)가 "로우"레벨이고 준비 신호(READY)가 토글링하더라도 D플립플롭(20)의 출력신호가 이전의 출력신호인 "하이"레벨을 다음 외부 클럭신호(ECLK)의 상승 엣지까지 연장함으로써 도8(다)에 나타낸 것과 같은 정확한 내부 클럭신호를 발생할 수 있다. 도4(다)에 나타낸 내부 클럭신호들(12, 13), 및 도5(다)에 나타낸 내부 클럭신호들(13, 14)도 마찬가지로 도6에 나타낸 D플립플롭(20)을 사용하여 정확한 내부 클럭신호(ICLK)를 발생할 수 있게 된다.8 (a)-(c), 9 (a)-(c), and 10 (a)-(c) are timing charts for explaining the operation of the clock hold circuit of the present invention. (A)-(c), Figures 9 (a)-(c), and Figures 10 (a)-(c) are Figures 3 (a)-(c), 4 (a)-(c), and 5 (A)-(C), which are the signals corresponding to FIGS. 3 (A)-(C), 4 (A)-(C), and 5 (A)-(C) It can be seen that the clock signals 11, 12, 13, and 14 do not occur. Even when the external clock signal ECLK is at " low " level and the ready signal READY is toggled at the time when the clock signal 11 shown in Fig. 3 (C) is generated, the output signal of the D flip-flop 20 is the same as before. By extending the "high" level, which is an output signal, to the rising edge of the next external clock signal ECLK, an accurate internal clock signal as shown in Fig. 8C can be generated. The internal clock signals 12 and 13 shown in FIG. 4 (C) and the internal clock signals 13 and 14 shown in FIG. 5 (C) are also corrected using the D flip-flop 20 shown in FIG. The internal clock signal ICLK can be generated.

따라서, 본 발명의 클럭 홀드 회로는 칩의 전력 다운 모드 수행시에 준비신호의 형태에 상관없이 정확하고 안정적인 내부 클럭신호를 발생할 수 있다.Accordingly, the clock hold circuit of the present invention can generate an accurate and stable internal clock signal regardless of the type of the ready signal when the chip performs the power down mode.

도1은 종래의 클럭 홀드 회로의 회로도이다.1 is a circuit diagram of a conventional clock hold circuit.

도2(가)-(다)는 종래의 클럭 홀드 회로의 제1실시예의 동작 타이밍도이다.2 (a)-(c) are operation timing diagrams of the first embodiment of the conventional clock hold circuit.

도3(가)-(다)는 종래의 클럭 홀드 회로의 제2실시예의 동작 타이밍도이다.3 (a)-(c) are operation timing diagrams of the second embodiment of the conventional clock hold circuit.

도4(가)-(다)는 종래의 클럭 홀드 회로의 제3실시예의 동작 타이밍도이다.4 (a)-(c) are operation timing diagrams of the third embodiment of the conventional clock hold circuit.

도5(가)-(다)는 종래의 클럭 홀드 회로의 제4실시예의 동작 타이밍도이다.5A to 5C are operation timing diagrams of a fourth embodiment of a conventional clock hold circuit.

도6도는 본 발명의 클럭 홀드 회로의 회로도이다.6 is a circuit diagram of a clock hold circuit of the present invention.

도7(가)-(다)는 본 발명의 클럭 홀드 회로의 제1실시예의 동작 타이밍도이다.7A to 7C are operation timing diagrams of the first embodiment of the clock hold circuit of the present invention.

도8(가)-(다)는 본 발명의 클럭 홀드 회로의 제2실시예의 동작 타이밍도이다.8A to 8C are operation timing diagrams of the second embodiment of the clock hold circuit of the present invention.

도9(가)-(다)는 본 발명의 클럭 홀드 회로의 제3실시예의 동작 타이밍도이다.9A to 9C are operation timing diagrams of the third embodiment of the clock hold circuit of the present invention.

도10(가)-(다)는 본 발명의 클럭 홀드 회로의 제4실시예의 동작 타이밍도이다.10A to 10C are operation timing charts of the fourth embodiment of the clock hold circuit of the present invention.

Claims

외부 클럭신호에 응답하여 준비신호의 토글링 시점을 상기 외부 클럭신호의 논리 '하이' 레벨 시점까지 래치하여 출력하기 위한 래치수단; 상기 래치수단의 출력신호와 상기 외부 클럭신호를 논리합하여 내부 클럭신호를 발생하기 위한 논리합수단을 구비한 것을 특징으로 하는 클럭 홀드 회로.Latch means for latching and outputting a ready signal in response to an external clock signal to a logic 'high' level time point of the external clock signal; And a logic summation means for generating an internal clock signal by ORing the output signal of the latch means and the external clock signal.

제1항에 있어서, 상기 래치수단은 D플립플롭인 것을 특징으로 하는 클럭 홀드 회로.The clock hold circuit as claimed in claim 1, wherein the latch means is a D flip flop.

제1항에 있어서, 상기 논리합수단은 OR게이트인 것을 특징으로 하는 클럭 홀드 회로.The clock hold circuit as claimed in claim 1, wherein the logical sum means is an OR gate.