JPH04238413A - Clock generation circuit - Google Patents
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- 230000000694 effects Effects 0.000 description 3
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- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はクロック生成回路に関し
、特にディジタル回路における多相クロックのパルス幅
及びスリット幅の変動を抑えることのできるクロック生
成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit, and more particularly to a clock generation circuit capable of suppressing variations in pulse width and slit width of a multiphase clock in a digital circuit.
【０００２】0002
【従来の技術】従来、ディジタル回路、例えばマイクロ
プロセッサやディジタル信号処理ＬＳＩ等には動作クロ
ック信号として、２相クロック等の信号が用いられてい
る。２相クロックは周知のように図２に示すような２本
のクロック信号より成り一周期中に２本のクロックが共
にローレベルになる期間（以下スリットと称す）が２回
存在する。スリットはディジタル回路の論理信号の同期
をとるために必要であり、２相クロックシステムにおい
ては必ず存在しなければならないが、一方、ディジタル
回路においては通常クロック周期は一定であリ、スリッ
ト幅が過大であれば、クロックのハイレベル幅（パルス
幅）を圧迫することになる。例えば第２図のように、ク
ロック周期Ａ，スリット幅ＴＳ ，パルス幅ＴＰ の関
係は式（１）のようになり、2. Description of the Related Art Conventionally, signals such as two-phase clocks have been used as operating clock signals in digital circuits, such as microprocessors and digital signal processing LSIs. As is well known, the two-phase clock consists of two clock signals as shown in FIG. 2, and there are two periods (hereinafter referred to as slits) in which both of the two clocks are at a low level in one cycle. Slits are necessary to synchronize logic signals in digital circuits, and must always exist in a two-phase clock system.On the other hand, in digital circuits, the clock period is usually constant, and the slit width is too large. If so, the high level width (pulse width) of the clock will be compressed. For example, as shown in Fig. 2, the relationship among the clock period A, slit width TS, and pulse width TP is as shown in equation (1),
【０００３】0003
【０００４】ＴＳ → Ａ／２のとき、ＴＰ →０
となってしまう。[0004] When TS → A/2, TP → 0
It becomes.
【０００５】図３に２相クロック生成回路の従来例を示
す。ＣＬＫは周期２０ｎｓ，デューティ５０％の基準ク
ロック入力信号で、インバータ，ＮＡＮＤゲート，バッ
ファ等の１個あたりの伝搬遅延時間Ｔｄは簡単のためす
べて同一とする。ｎはスリット生成のためのインバータ
の段数である。この回路で２相クロックφ１，φ２を生
成した場合、クロック周期をＡ（＝２０ｎｓ）とすると
、φ１のパルス幅ＴＰφ１ およびφ２のパルス幅ＴＰ
φ２ は夫々式（２），（３）のようになる。FIG. 3 shows a conventional example of a two-phase clock generation circuit. CLK is a reference clock input signal with a period of 20 ns and a duty of 50%, and the propagation delay time Td of each inverter, NAND gate, buffer, etc. is assumed to be the same for simplicity. n is the number of inverter stages for slit generation. When this circuit generates two-phase clocks φ1 and φ2, and the clock period is A (=20ns), the pulse width TPφ1 of φ1 and the pulse width TP of φ2
φ2 becomes as shown in equations (2) and (3), respectively.
【０００６】[0006]
【０００７】[0007]
【０００８】また、スリット幅がｍＴｄ，（ｍ＋１）Ｔ
ｄの２つのスリットが出来る。基準クロックＣＬＫとφ
１，φ２のタイミング関係を図３（ｂ）に示す。ここで
パルス幅，スリット幅が２種類できるのは図３（ａ）の
インバータαのＴｄによるものである。スリット幅ＴＳ
＝ｍＴｄ（または（ｍ＋１）Ｔｄ）に着目すると、イ
ンバータ段数ｍはシステムにより設定される固定値であ
り、従って、スリット幅ＴＳ はゲートの伝搬遅延時間
Ｔｄに比例することがわかる。一般にＴｄは製造上のバ
ラツキ等により大幅に変動する値であり、例えばｍ＝１
０，Ｔｄの最小値０．２ｎｓ，Ｔｄの最大値０．７ｎｓ
の場合、スリット幅は２ｎｓから７．７ｎｓ程度まで変
動し、クロックのパルス幅も２．３ｎｓから８ｎｓ程度
まで変動することになる。前述のようにスリット幅はク
ロック配線をひきまわした場合も必ず存在しなければな
らないので、通常スリット幅の最小値を保証するように
設計するが、一方スリット幅が最大となる場合（クロッ
クパルス幅が最小となる場合）特に高速ディジタル回路
でクロック周期が非常に短い場合、ディジタル回路の論
理確定のために必要なクロックパルス幅を確保すること
が非常に困難となっていた。この問題はディジタル回路
設計の根幹にかかわる問題であり、クロックパルス幅を
確保するために、ディジタル回路の動作速度が制限され
てしまうという非常に大きな問題の原因となっていた。[0008] Also, the slit width is mTd, (m+1)T
Two slits d are created. Reference clock CLK and φ
1 and φ2 is shown in FIG. 3(b). The reason why there are two types of pulse width and slit width here is due to the Td of the inverter α in FIG. 3(a). Slit width TS
=mTd (or (m+1)Td), it can be seen that the number of inverter stages m is a fixed value set by the system, and therefore the slit width TS is proportional to the gate propagation delay time Td. In general, Td is a value that fluctuates significantly due to manufacturing variations, etc. For example, m = 1
0, minimum value of Td 0.2ns, maximum value of Td 0.7ns
In this case, the slit width varies from about 2 ns to about 7.7 ns, and the clock pulse width also varies from about 2.3 ns to about 8 ns. As mentioned above, the slit width must always exist even when the clock wiring is routed, so the slit width is usually designed to guarantee the minimum value, but on the other hand, when the slit width is the maximum (clock pulse width In particular, when the clock period is very short in high-speed digital circuits (minimum), it has been extremely difficult to secure the clock pulse width necessary for determining the logic of the digital circuit. This problem is related to the fundamentals of digital circuit design, and has caused a very serious problem in that the operating speed of the digital circuit is limited in order to ensure the clock pulse width.
【０００９】[0009]
【発明が解決しようとする課題】上述のように従来のク
ロック生成回路では製造上のバラツキ等によりゲートの
伝搬遅延時間が変動し、それに伴い、クロックパルス幅
，スリット幅が大きく変動していた。従って特に高速デ
ィジタル回路で、クロック周期を非常に短くし、高速化
を図ろうとしてもスリット幅の最小値を保証しながら、
ディジタル回路の論理確定のために必要なクロックパル
ス幅を確保することが非常に困難であった。このため、
従来、必要なクロックパルス幅を確保するためにディジ
タル回路の動作速度を制限せざるを得ないという非常に
重大な問題があった。As described above, in conventional clock generation circuits, the gate propagation delay time fluctuates due to manufacturing variations and the like, and the clock pulse width and slit width vary accordingly. Therefore, especially in high-speed digital circuits, even if you try to make the clock period very short and increase the speed, you will have to guarantee the minimum value of the slit width.
It has been extremely difficult to secure the clock pulse width necessary for determining the logic of digital circuits. For this reason,
Conventionally, there has been a very serious problem in that the operating speed of digital circuits has to be limited in order to secure the necessary clock pulse width.
【００１０】本発明はこの問題に対し、クロックパルス
幅，スリット幅の変動を従来の１／２程度に縮小できる
クロック生成回路を提供しようとするものである。The present invention aims to solve this problem by providing a clock generation circuit that can reduce fluctuations in clock pulse width and slit width to about 1/2 of conventional clock generation circuits.
【００１１】[0011]
【課題を解決するための手段】上記問題を克服するため
に、本発明はゲートの多段接続により構成される第１の
遅延回路を２個内蔵するフリップフロップ回路とこのフ
リップフロップ回路の出力パルスを検出する検出回路と
、第２の遅延回路と、検出回路及び第２の遅延回路のタ
イミングよりパルスを生成するパルス生成回路と、論理
和ゲート回路とを備えている。[Means for Solving the Problems] In order to overcome the above-mentioned problems, the present invention provides a flip-flop circuit incorporating two first delay circuits configured by multi-stage connection of gates, and an output pulse of this flip-flop circuit. The device includes a detection circuit that performs detection, a second delay circuit, a pulse generation circuit that generates a pulse based on the timing of the detection circuit and the second delay circuit, and an OR gate circuit.
【００１２】0012
【実施例】以下、実施例につき詳述する。図１は本発明
の一実施例の構成図である。１はクロック生成回路で図
３（ａ）と同一である。２，３，４，は各々立上りエッ
ジ検出回路，ディレー回路，ＳＲフリップフロップで図
４（ａ）にその回路例を示す。５はＯＲゲートである。
図４（ｂ）は同図（ａ）のタイミングチャートで、Ａ，
Ｂは各々（ａ）に示す回路上のＡ点，Ｂ点のタイミング
を示す。[Examples] Examples will be described in detail below. FIG. 1 is a configuration diagram of an embodiment of the present invention. 1 is a clock generation circuit, which is the same as that in FIG. 3(a). 2, 3, and 4 are a rising edge detection circuit, a delay circuit, and an SR flip-flop, respectively, and an example of the circuit is shown in FIG. 4(a). 5 is an OR gate. FIG. 4(b) is a timing chart of FIG. 4(a), in which A,
B indicates the timing of points A and B on the circuit shown in (a), respectively.
【００１３】図４（ａ）のインバータ，ＮＡＮＤゲート
，ＮＯＲゲートの１個あたりの伝搬遅延時間Ｔｄは簡単
のためすべて同一とし、かつ、図３（ａ）の各ゲートの
伝搬遅延時間とも同一とする。ｎはディレー生成のため
のインバータの段数である。この回路構成より、Ｂ点の
立下がりは入力信号φ１の立上りより（ｎ＋３）Ｔｄ後
となる。For simplicity, the propagation delay time Td of each inverter, NAND gate, and NOR gate in FIG. 4(a) is assumed to be the same, and the propagation delay time of each gate in FIG. 3(a) is also assumed to be the same. do. n is the number of inverter stages for delay generation. With this circuit configuration, the fall of point B occurs after (n+3) Td from the rise of input signal φ1.
【００１４】図１の回路ブロック（ｂ）は回路ブロック
（ａ）と同一構成であり、クロックφ２を入力するブロ
ックとなっている。従来の技術の説明で述べたとおり、
クロック生成回路１より出力されるクロック信号φ１，
φ２のパルス幅は各々（Ａ／２）−（ｍ＋１）Ｔｄ，（
Ａ／２）−ｍＴｄとなっている。Circuit block (b) in FIG. 1 has the same configuration as circuit block (a), and is a block to which clock φ2 is input. As mentioned in the explanation of the conventional technology,
Clock signal φ1 output from clock generation circuit 1,
The pulse width of φ2 is (A/2)-(m+1)Td, (
A/2)-mTd.
【００１５】従って、図１に示す回路の出力信号φ１Ｍ
，及びφ２Ｍのパルス幅Ｔφ１Ｍ，Ｔφ２Ｍはφ１Ｍに
ついて式（４）となり、Therefore, the output signal φ1M of the circuit shown in FIG.
, and the pulse widths Tφ1M and Tφ2M of φ2M are expressed as formula (4) for φ1M,
【００１６】[0016]
【００１７】φ２Ｍについては式（５）となる。[0017] Regarding φ2M, the equation (5) is obtained.
【００１８】[0018]
【００１９】図５にＴφ２ＭとＴｄとの相関関係を示す
。
この図ではｍ＝１０，ｎ＝８の場合を示している。図よ
り明らかなとおり、Ｔｄが０．２ｎｓから０．７ｎｓま
で変動した場合、信号φ２Ｍのパルス幅は従来８ｎｓか
ら３ｎｓまで変動していたのに対し、本発明の回路を用
いれば８ｎｓから５．２ｎｓ程度まで変動することにな
り、変動幅を大幅に縮小することができる。もちろんこ
の場合も、スリット幅の最小値２ｎｓは保証することが
できる。FIG. 5 shows the correlation between Tφ2M and Td. This figure shows the case where m=10 and n=8. As is clear from the figure, when Td varies from 0.2 ns to 0.7 ns, the pulse width of signal φ2M conventionally varied from 8 ns to 3 ns, but with the circuit of the present invention, from 8 ns to 5.0 ns. This results in fluctuations of up to about 2 ns, and the range of fluctuations can be significantly reduced. Of course, in this case as well, the minimum slit width of 2 ns can be guaranteed.
【００２０】図５は信号φ２Ｍについて示したものであ
るが、信号φ１Ｍについても同様であり、本発明の回路
を用いることにより、クロック信号のスリット幅の最小
値を保証しながら、クロックパルス幅，スリット幅の変
動を従来の半分程度に抑えることが可能なことは明らか
であるなお、本発明のインバータ段数等は本実施例に制
限されることなく、適切に設定できることは言うまでも
ない。Although FIG. 5 shows the signal φ2M, the same applies to the signal φ1M. By using the circuit of the present invention, while guaranteeing the minimum value of the clock signal slit width, the clock pulse width, It is clear that the variation in slit width can be suppressed to about half that of the conventional one, but it goes without saying that the number of inverter stages of the present invention is not limited to this embodiment and can be appropriately set.
【００２１】図６に本発明の第２の実施例の回路構成図
を示す。本図において、ブロック（ｂ）はブロック（ａ
）と同一の構成であり、クロック信号φ２を入力する。FIG. 6 shows a circuit diagram of a second embodiment of the present invention. In this figure, block (b) is block (a
), and inputs the clock signal φ2.
【００２２】本実施例においては、前述の実施例の立上
りエッジ検出回路部分が立下りエッジ検出回路となって
いる。またＳＲフリップフロップもＲＳフリップフロッ
プとなっている。In this embodiment, the rising edge detection circuit portion of the previous embodiment is replaced by a falling edge detection circuit. The SR flip-flop is also an RS flip-flop.
【００２３】第２の実施例の動作，効果共に、前述の実
施例と同様である。The operation and effects of the second embodiment are similar to those of the previous embodiment.
【００２４】[0024]
【発明の効果】以上説明したように、本発明によればゲ
ートの伝搬遅延時間の大幅な変動に対し、２相クロック
信号のクロックパルス幅，スリット幅の変動を従来の１
／２程度に抑えることのできるクロック生成回路を提供
することができる。例えば、上述のように、従来クロッ
クパルス幅が８ｎｓから３ｎｓまで変動し、これに伴い
スリット幅が２ｎｓから７ｎｓまで変動するシステムに
おいて、本発明の回路を付加することにより、クロック
パルス幅変動を８ｎｓから５．２ｎｓ程度までの範囲に
抑制し、合わせて、スリット幅の最小値２ｎｓを保証で
きるシステムとすることができる。As explained above, according to the present invention, fluctuations in the clock pulse width and slit width of a two-phase clock signal can be reduced compared to the conventional method in response to large fluctuations in gate propagation delay time.
It is possible to provide a clock generation circuit that can suppress the clock frequency to about /2. For example, as mentioned above, in a system in which the conventional clock pulse width fluctuates from 8 ns to 3 ns and the slit width accordingly fluctuates from 2 ns to 7 ns, by adding the circuit of the present invention, the clock pulse width fluctuation can be reduced to 8 ns. to about 5.2 ns, and a system that can guarantee the minimum slit width of 2 ns can be created.
【００２５】従来はスリット幅の最小値２ｎｓを保証し
ながらクロックパルス幅の最小値（例えば５ｎｓ）を確
保するためにはクロック周期を４ｎｓ拡大し、２４ｎｓ
とする必要があったが、本発明の回路を用いればクロッ
ク周期２０ｎｓで必要なクロックパルス幅を確保するこ
とができる。すなわち、２０％のスピードアップ（２０
％のクロック周期縮小）が可能となる。Conventionally, in order to guarantee the minimum value of the clock pulse width (for example, 5 ns) while guaranteeing the minimum value of the slit width of 2 ns, the clock period was expanded by 4 ns, and the clock period was increased to 24 ns.
However, by using the circuit of the present invention, the necessary clock pulse width can be secured with a clock period of 20 ns. i.e. 20% speedup (20%
% clock cycle reduction).
【００２６】本発明による非常に小規模の回路を付加す
ることでディジタル回路システムの大幅なスピードアッ
プを図ることができる。その効果は非常に大きい。By adding very small-scale circuits according to the present invention, a digital circuit system can be significantly speeded up. The effect is huge.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】従来の２相クロック信号タイミングチャートで
ある。FIG. 2 is a conventional two-phase clock signal timing chart.
【図３】従来の２相クロック信号生成回路図である。FIG. 3 is a diagram of a conventional two-phase clock signal generation circuit.
【図４】図１に示したブロック内の回路図である。FIG. 4 is a circuit diagram within the block shown in FIG. 1;
【図５】本発明の効果を示すグラフであってゲート伝搬
遅延時間Ｔｄと、クロック信号パルス幅Ｔφ２Ｍとの関
係を示すグラフである。FIG. 5 is a graph showing the effects of the present invention, and is a graph showing the relationship between gate propagation delay time Td and clock signal pulse width Tφ2M.
【図６】本発明の第２の実施例の回路構成図である。FIG. 6 is a circuit configuration diagram of a second embodiment of the present invention.
Claims (3)
理反転信号を入力すると共に、ゲートの多段接続により
構成される第１の遅延回路を２個内蔵するフリップフロ
ップ回路と、前記フリップフロップ回路の出力信号上の
パルスの前縁を検出する検出回路と、前記検出回路の出
力を時間遅延する第２の遅延回路と、前記検出回路の出
力及び第２の遅延回路の出力により定まるタイミングで
パルスを生成するパルス生成回路と、前記フリップフロ
ップ回路の出力及び、前記パルス生成の出力の論理和を
出力するゲート回路とを有することを特徴とするクロッ
ク生成回路。1. A flip-flop circuit which inputs a clock signal and a logical inversion signal of the clock signal and includes two first delay circuits configured by multi-stage connection of gates, and an output signal of the flip-flop circuit. a detection circuit that detects the leading edge of the upper pulse, a second delay circuit that delays the output of the detection circuit, and generates a pulse at a timing determined by the output of the detection circuit and the output of the second delay circuit. A clock generation circuit comprising: a pulse generation circuit; and a gate circuit that outputs a logical sum of the output of the flip-flop circuit and the output of the pulse generation.
いて、第１の遅延回路は前記フリップフロップ回路のセ
ット出力の後縁からリセット出力の前縁までの時間を規
定し、また、リセット出力の後縁からセット出力の前縁
までの時間を規定することを特徴とするクロック生成回
路。2. The clock generation circuit according to claim 1, wherein the first delay circuit defines the time from the trailing edge of the set output of the flip-flop circuit to the leading edge of the reset output; A clock generation circuit that defines a time from an edge to a leading edge of a set output.
いて、前記検出回路，第２の遅延回路，前記パルス生成
回路および前記ゲート回路を各々２系統備え、一方の前
記パルス生成回路は前記フリップフロップ回路のセット
出力に接続され、他方の前記パルス生成回路は前記フリ
ップフロップ回路のリセット出力に接続されることを特
徴とするクロック生成回路。3. The clock generation circuit according to claim 1, wherein the detection circuit, the second delay circuit, the pulse generation circuit, and the gate circuit each include two systems, and one of the pulse generation circuits is connected to the flip-flop circuit. The clock generation circuit is connected to a set output of the flip-flop circuit, and the other pulse generation circuit is connected to a reset output of the flip-flop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP630891A JPH04238413A (en) | 1991-01-23 | 1991-01-23 | Clock generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP630891A JPH04238413A (en) | 1991-01-23 | 1991-01-23 | Clock generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238413A true JPH04238413A (en) | 1992-08-26 |
Family
ID=11634747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP630891A Pending JPH04238413A (en) | 1991-01-23 | 1991-01-23 | Clock generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238413A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465873B1 (en) * | 1997-09-03 | 2005-05-18 | 삼성전자주식회사 | Clock hold circuit |
| JP2007267096A (en) * | 2006-03-29 | 2007-10-11 | Ntt Electornics Corp | Signal transmission circuit |
-
1991
- 1991-01-23 JP JP630891A patent/JPH04238413A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465873B1 (en) * | 1997-09-03 | 2005-05-18 | 삼성전자주식회사 | Clock hold circuit |
| JP2007267096A (en) * | 2006-03-29 | 2007-10-11 | Ntt Electornics Corp | Signal transmission circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010313 |