KR100461786B1 - 반도체 소자의 콘택홀 제조 방법 - Google Patents
반도체 소자의 콘택홀 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 콘택홀 제조 방법에 관한 것으로서, 반도체 기판에 소자 분리막과 반도체 소자를 형성하는 단계와, 구조물 전면에 산화막을 증착한 후 에치 백 공정을 진행하여 활성 영역과 비활성 영역의 경계에 존재하는 소자 분리막의 패인 부분에 산화물을 채우는 단계와, 구조물 전면에 식각 정지막을 형성하는 단계와, 식각 정지막 상부 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 및 식각 정지막을 식각하여 소자 분리막 및 반도체 소자의 활성 영역이 개방되는 콘택홀을 형성하는 단계를 포함하며, 콘택홀 식각 공정시 반도체 기판의 접합 표면이 드러나거나 소자 분리막의 에지가 과도 식각되는 등의 식각 불량이 발생되지 않아 콘택 스파이크 현상으로 인한 소자의 수율 및 제품의 신뢰성 저하를 미연에 방지할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 콘택홀 제조 방법에 관한 것으로서, 더욱 상세하게는 소자 분리막이 형성된 구조물 전면에 산화막을 증착 후 에치 백하여 소자 분리막의 활성 영역과 비활성 영역과의 경계에 존재하는 패인 부분을 산화물로서 채워 콘택홀의 식각 불량이 발생되지 않도록 한 반도체 소자의 콘택홀 제조 방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세 선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 소자의 고집적화에 직접적으로 영향을 미치는 콘택홀의 마진(margin)또한 아주 미세해지고 있다. 고집적 반도체소자의 콘택홀을 형성하기 위한 식각 공정으로는 콘택홀의 크기를 정확하게 조절하기가 용이한 건식 식각공정이 널리 사용된다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 우선 소자의 활성 영역과 비활성 영역사이를 분리하기 위한 소자 분리막(12)을 형성한다.
이어서, 소자 분리막(12)이 형성된 실리콘 기판에 반도체 소자로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 형성한다. 이때, MOSFET는 게이트 전극(14), 스페이서(16), 소오스/드레인 접합(18)으로 구성되며 게이트 전극(14) 및 소오스/드레인 접합(18) 표면에는 실리사이드막(20)이 추가 형성되어 전기 저항을 낮출 수 있다.이후 도 1b에 도시된 바와 같이, MOSFET가 형성된 반도체 기판(10) 전면에 식각 정지막(22)으로서 실리콘 질화막을 얇게 형성한다. 식각 정지막(22) 상부 전면에 층간 절연막(PMD: Poly Metal Dielectric layer)(24)으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 증착 및 어닐링한다.
다음으로, 화학적기계적연마(Chemical Mechanical Polishing)로 층간 절연막(24) 표면을 평탄화한다. 도면에 도시하지는 않았지만, 화학적기계적연마 공정시 발생된 스크래치(scratch)를 보상해주기 위하여 층간 절연막(24) 상부에 캐핑막을 추가 형성할 수도 있다.이후, 층간 절연막(24) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고, 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(24)을 식각하며, 그 하부의 식각 정지막(22)을 건식 식각한 후에 상기 마스크 패턴을 제거한다. 그러면 층간 절연막(24) 및 식각 정지막(22)에 MOSFET의 소오스/드레인 접합(18)이 드러나는 콘택홀(도시 생략됨)이 형성된다.
한편, 최근에는 반도체 소자가 고집적화됨에 따라 소자의 크기가 더욱 축소되고 있는데, 콘택홀이 활성 영역과 비활성 영역에 걸쳐 있을 경우나 마스크 패턴이 미스얼라인될 경우 콘택 스파이크(contact spiking) 현상이 발생된다.
도 2a는 종래 기술의 콘택홀 제조 공정에 따른 층간 절연막 증착 이후의 공정 단면도이고, 도 2b는 콘택홀 식각 형태를 나타낸 공정 단면도이다.
종래 기술에 따르면 도 2a에 나타낸 바와 같이 활성 영영과 비활성 영역 사이의 단차로 인해 식각 정지막(22)이 불규칙하게 증착되며, 도 2b에 나타낸 바와 같이 콘택홀 형성시 식각 균일도가 불량하게 될 경우 소오스/드레인 접합(18) 상부의 실리사이드막(20)까지 과도 식각되어 기판 표면이 드러나거나 소자분리막(12) 에지가 과도 식각(도 2a의 점선 부분)된다. 이러한 식각 정지막(22)의 식각 불량으로 인해 콘택 스파이크(contact spiking) 현상이 발생하게 되어 소자의 수율 및 제품의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 그 목적하는 바는 콘택홀 식각 공정시 반도체 기판의 접합 표면이 드러나거나 소자 분리막의 에지가 과도 식각되는 등의 식각 불량이 발생되지 않도록 하는 데 있다.
이와 같은 목적을 실현하기 위한 본 발명은, 소자 분리막이 형성된 구조물 전면에 산화막을 증착 후 에치 백하여 소자 분리막의 활성 영역과 비활성 영역과의 경계에 존재하는 패인 부분을 산화물로서 채우는 것을 특징으로 한다.
즉, 본 발명은 반도체 소자와 소자 분리막이 형성된 반도체 기판에 콘택홀을 형성함에 있어서, 상기 반도체 기판에 상기 소자 분리막과 반도체 소자를 형성하는 단계와, 상기 구조물 전면에 산화막을 증착한 후 에치 백 공정을 진행하여 활성 영역과 비활성 영역의 경계에 존재하는 상기 소자 분리막의 패인 부분에 산화물을 채우는 단계와, 상기 구조물 전면에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상부 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소자 분리막 및 반도체 소자의 활성 영역이 개방되는 콘택홀을 형성하는 단계를 포함한다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도,
도 2a 및 도 2b는 종래 기술의 콘택홀 제조 공정에 따른 콘택홀 식각 형태를 나타낸 단면도,
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도로서, 전체 공정 중에서 본 발명의 요지가 되는 주요 공정만을 나타낸 것이며, 이하의 공정 설명은 도 1a를 함께 참조하기로 한다.
반도체 기판(10)으로서 실리콘 기판에 우선 소자의 활성 영역과 비활성 영역사이를 분리하기 위한 소자 분리막(12)을 형성한다.
이어서, 소자 분리막(12)이 형성된 실리콘 기판에 반도체 소자로서, MOSFET를 형성한다. 이때, MOSFET는 게이트 전극(14), 스페이서(16), 소오스/드레인 접합(18)으로 구성되며 게이트 전극(14) 및 소오스/드레인 접합(18) 표면에는 실리사이드막(20)이 추가 형성되어 전기 저항을 낮출 수 있다.이후, 도 3a에 도시된 바와 같이, MOSFET가 형성된 반도체 기판(10) 전면에 플로윙(flowing) 성질을 갖는 산화막(105)을 증착한다. 이때, 산화막(105)은 점도를 갖는 SOG(spin on glass), BPSG(BoroPhospho Silicate Glass), NSG(Nondoped Silicate Glass) 막으로 형성할 수도 있다.
그 다음, 도 3b에 나타낸 바와 같이 산화막(105)의 에치 백 공정을 진행하는데, 전면에 건식 식각을 수행하면 같은 양의 산화물이 에치되고 활성 영역과 비활성 영역의 경계에 존재하는 소자 분리막(12)의 패인 부분(도 3b의 점선 부분)에 산화물이 채워져 도 3c와 같은 구조물이 만들어진다. 이때, 필요에 따라 에치 백 공정 이전에 베이크(bake) 공정을 수행할 수도 있다.그리고, 기판(10) 전면에 식각 정지막(22)으로서 실리콘 질화막을 얇게 형성한다. 식각 정지막(22) 상부 전면에 층간 절연막(PMD)(24)으로서 질화물, BPSG 또는 PSG를 증착 및 어닐링한다. 여기서, 소자 분리막(12)의 패인 부분에 채워진 산화막(105)의 작용으로 식각 정지막(22)은 활성 영역과 비활성 영역 전면에 걸쳐 균일하게 형성된다. 이는 후속의 콘택홀 형성 공정에서 식각 균일도를 제공하여 식각 불량으로 인한 콘택 스파이크(contact spiking) 현상의 발생 우려를 배제한다.
다음으로, 화학적기계적연마(Chemical Mechanical Polishing)로 층간 절연막(24) 표면을 평탄화한다. 도면에 도시하지는 않았지만, 화학적기계적연마 공정시 발생된 스크래치(scratch)를 보상해주기 위하여 층간 절연막(24) 상부에 캐핑막을 추가 형성할 수도 있다.이후, 층간 절연막(24) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고, 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(24)을 식각하며, 그 하부의 식각 정지막(22)을 건식 식각한 후에 상기 마스크 패턴을 제거한다. 그러면 층간 절연막(24) 및 식각 정지막(22)에 MOSFET의 소오스/드레인 접합(18)이 드러나는 콘택홀(도시 생략됨)이 형성된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
이상 설명한 바와 같이, 본 발명은 산화막을 증착 후 에치 백하여 소자 분리막의 활성 영역과 비활성 영역과의 경계에 존재하는 패인 부분을 산화물로서 채움으로써, 콘택홀 식각 공정시 반도체 기판의 접합 표면이 드러나거나 소자 분리막의 에지가 과도 식각되는 등의 식각 불량이 발생되지 않는다.따라서 본 발명은 식각 정지막의 식각 불량을 막아 콘택 스파이크 현상으로 인한 소자의 수율 및 제품의 신뢰성 저하를 미연에 방지할 수 있는 효과가 있다.
Claims (3)
- 반도체 소자와 소자 분리막이 형성된 반도체 기판에 콘택홀을 형성함에 있어서,상기 반도체 기판에 상기 소자 분리막과 반도체 소자를 형성하는 단계;상기 구조물 전면에 산화막을 증착한 후 에치 백 공정을 진행하여 활성 영역과 비활성 영역의 경계에 존재하는 상기 소자 분리막의 패인 부분에 산화물을 채우는 단계;상기 구조물 전면에 식각 정지막을 형성하는 단계;상기 식각 정지막 상부 전면에 층간 절연막을 형성하는 단계; 및상기 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소자 분리막 및 반도체 소자의 활성 영역이 개방되는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 제조 방법.
- 제 1 항에 있어서, 상기 산화막은산화물, SOG, BPSG, NSG 중 어느 하나의 재료를 이용하는 것을 특징으로 한 반도체 소자의 콘택홀 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 콘택홀에 의해 개방된 상기 반도체 소자의 활성 영역 표면에는 실리사이드막이 형성된 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
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| E902 | Notification of reason for refusal | ||
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