KR100458360B1 - 고체디바이스에서높은에스팩트의콘택홀에칭방법 - Google Patents

고체디바이스에서높은에스팩트의콘택홀에칭방법 Download PDF

Info

Publication number
KR100458360B1
KR100458360B1 KR1019970009250A KR19970009250A KR100458360B1 KR 100458360 B1 KR100458360 B1 KR 100458360B1 KR 1019970009250 A KR1019970009250 A KR 1019970009250A KR 19970009250 A KR19970009250 A KR 19970009250A KR 100458360 B1 KR100458360 B1 KR 100458360B1
Authority
KR
South Korea
Prior art keywords
layer
polysilicon
dielectric layer
forming
etching
Prior art date
Application number
KR1019970009250A
Other languages
English (en)
Inventor
치-화 양
폴커 베. 라욱스
비린더 에스. 그레발
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 지멘스 악티엔게젤샤프트 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Application granted granted Critical
Publication of KR100458360B1 publication Critical patent/KR100458360B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/952—Utilizing antireflective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

유전층을 관통하는 콘택 홀은 유전층 상의 0.02㎛ 내지 0.15㎛의 두께를 가지는 폴리실리콘 층을 형성하고, 폴리실리콘 층 상에 0.4㎛ 내지 0.6㎛ 두께의 레지스트 층을 형성하고, 레지스트 층의 마스크를 만들고, 이를 이용하여 폴리실리콘 층에 마스크를 형성하고, 폴리실리콘 마스크 내의 개구를 통하여 유전층을 에칭 가스에 노출시켜 유전층에 콘택 홀을 에칭함으로써 형성된다. 유전층이 폴리실리콘 마스크에 인접한 산화물 층, 및 이 산화물 층과 디바이스의 소자들 사이에 질화물 층을 포함할 경우, 레지스트 마스크는 콘택 홀을 에칭하기 전에 제거되며, C4F8; Ar, H, F 중의 하나 ; CO ; CF4또는 C2F6의 가스혼합물이 사용된다. 콘택 홀은 유전체를 관통하여 기판 내의 전도체까지 같은 방법에 의해 만들어지며, 그리고 제 2의 레지스트 마스크의 사용과 유전층에 대한 선택적 에칭을 수반하는 폴리실리콘에 대한 선택적 에칭에 의해 원하는 단면이 얻어진다. 이 구조는 적층될 수 있고 적절한 상호접속이 설명된 방법에 의해 원하는 단면이 이루어질 수 있다. 게이트 전극까지의 콘택 홀은 기본적 단계를 사용함으로써 에칭될 수 있다.

Description

고체 디바이스에서 높은 에스팩트의 콘택 홀 에칭 방법{ETCHING HIGH ASPECT CONTACT HOLES IN SOLID STATE DEVICES}
본 발명은 고체 전기 디바이스 제조분야에 관한 것이다.
일반적으로, 고체 디바이스 소자들은 실리콘 기판의 표면 가까이 형성되며 유전층으로 덮여 있다. 소자들의 전기적 접속은 유전층에 에칭된 콘택 홀을 금속으로 충진시킴으로써 이루어진다. 레지스트 마스크의 구멍을 통하여 플라즈마 상태의 적절한 가스에 유전층을 노출시킴으로써 행해지는 콘택 홀 에칭은 때때로 제어가 곤란하다. 왜냐하면, 레지스트 마스크로부터 발생된 탄소가 콘택 홀에 중합체를 형성하여 콘택 홀이 소정의 소자에 이르기 전에 에칭단계를 끝내기 때문이다.
이 문제를 해결하기 위하여, 유전층 상에 폴리실리콘 층이 형성되고, 그 상부에 형성되는 레지스트 마스크 내의 구멍을 통해서 폴리실리콘 층을 에칭가스에 노출시킴으로써 개구를 갖는 마스크 층이 만들어졌다. 레지스트 마스크는 제거되고, 폴리실리콘 마스크에 있는 개구를 통해 적절한 이온화된 가스에 유전층을 노출시킴으로써 유전층에 콘택 홀이 에칭된다. 후자의 단계 중에 레지스트 마스크가 없기 때문에 탄소의 발생이 줄어들며, 또한 중합체의 형성이 줄어든다. 이 공정의 예가 91년 7월 2일자로 특허된 미국 특허 제5,028,550호 반도체 디바이스 제조방법", 84년 9월 25일자로 특허된 미국 특허 제4,473,435호 "플라즈마 에천트 혼합", 및 94년 1월 18일자로 특허된 미국 특허 제5,279,981호 ""고밀도 반도체 디바이스의 미소접촉을 형성하는 방법"에 기술되어 있다.
기판에 평행한 방향으로 디바이스의 치수가 감소함에 따라 콘택 홀의 직경도 감소될 필요가 있다. 미국 특허 제5,279,989호에 언급된 바와 같이, 레지스트 마스킹 단계를 이용하여 얻어질 수 있는 콘택 홀의 최소 직경에는 한계가 있으며, 이는 폴리실리콘 마스크에 형성된 개구의 최소반경이 너무 크기 때문이다. 이 특허에서 비록 언급되지는 않았지만, 이 직경은 표준기술이 사용될 경우 0.6㎛이다. 이 특허와 관련하여 폴리실리콘 마스크의 개구 직경을 효과적으로 줄이기 위하여,개구를 형성하기 위해 사용된 레지스트 마스크를 제거하고 새로 노출된 폴리실리콘 마스크를 산화실리콘으로 덮는다. 이때 산화실리콘 층은 스페이서로 불리는 개구의 내부 에지와 접속하는 부분을 제외하고는 블랭킷 에칭단계에 의해 완전히 제거된다. 그러나 폴리실리콘 층은 영향을 받지 않는다. 이어서 폴리실리콘 마스크의 개구보다 직경이 작은 스페이서들을 통하여 유전층을 에칭가스에 노출시킴으로써 유전층에 액세스 홀들이 에칭된다.
본 발명은 고체 전기 디바이스에서 높은 에스팩트 콘택 홀 에칭 방법을 제공하는 것에 관한 것이다.
도 1A 내지 1F는 질화물 및 산화물 유전층을 가지는 디바이스에 있어서 콘택 홀들을 에칭하는 방법의 단계를 나타내는 도면.
도 2A 내지 2I는 다층 박막 상호접속을 위한 콘택 홀을 에칭하는 방법의 단계를 나타내는 도면.
도 3A 내지 3D는 게이트 전극 에칭 방법의 단계를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
32, 34 : 도체 36 : 표면
38 : 유전층 40 :폴리실리콘 층
44, 46 : 구멍 52, 54 : 콘택 홀
본 발명에 따르면, 0.25㎛이하의 직경과 8:1 보다 큰 종횡비를 가지는 콘택 홀이 위에서 언급한 미국 특허 제5,279,989호에서보다 훨씬 더 용이하고 따라서 저 비용의 공정에 의해 만들어진다. 반면에 레지스트 마스크는 전통적으로 0.8㎛ 내지 1.5㎛의 두께를 가지며, 폴리실리콘 마스크는 전통적으로 3㎛의 두께를 가지는데, 본 발명에 사용된 레지스트 마스크의 두께는 0.1㎛와 0.6㎛사이에 있으며 바람직하게는 폴리실리콘 마스크의 두께는 0.02㎛과 0.15㎛사이이다. 폴리실리콘 마스크의 개구는 예를 들면, 레지스트 마스크의 구멍을 통하여 HBr, HCl 및 SF6과 같은 이온화된 가스에 폴리실리콘을 노출시킴으로써 에칭된다. 그런 후, 레지스트 마스크는 제거되고, 폴리실리콘을 에칭하는 것보다 빨리 유전층을 에칭하는 즉 폴리실리콘에 대해 유전층을 선택적으로 에칭하는 이온화된 가스에 유전층을 폴리실리콘 마스크의 개구를 통하여 노출시킴으로써 유전층에 콘택 홀이 에칭된다.
본 발명의 다른 관점은 질화물로 만들어진 기판에 인접한 층과 질화물상의 산화실리콘 층으로 구성된 유전층을 가지는 디바이스에 있어서의 콘택 홀 에칭에 사용되는 가스들은 C4F8; Ar, He 및 Ne 중의 하나; CO; CHF3, CF4및 C2F6중의 하나의 혼합물을 포함한다. 이와 같은 가스들의 사용은 산화실리콘의 에칭속도를 질화물의 에칭속도보다 30배 크게 하며, 이에 따라 콘택 홀이 충분히 에칭되기 전에 디바이스를 손상시킬 만큼 질화물이 에칭되는 것을 막아준다. 또한 이 가스들은 폴리실리콘 마스크를 에칭하는 속도보다 50배 빠른 속도로 실리콘 이산화물을 에칭하므로, 콘택 홀의 에칭이 완료되기 전에 폴리실리콘 내의 개구가 현저히 확장되지 않게끔 한다. 폴리실리콘 마스크의 개구의 확장은 콘택 홀의 직경을 증가시키게 되므로 이것은 중요하다.
본 발명의 또 다른 관점은 규소화물과 도핑된 다결정 실리콘의 연속된 층들에 의해 다음의 방법으로 기판으로부터 분리되는 질화물 또는 산화물의 유전층을 가지는 디바이스에 콘택 홀들이 에칭된다. 이전과 같이, 박막 폴리실리콘과 박막 포토레지스트의 연속된 층들이 유전층 상에 형성되며, 포토레지스트는 콘택 홀들이 위치하게 되는 구멍을 가지는 마스크 상에 형성된다. 레지스트 마스크의 구멍을 통해서 HBr, HCl 또는 SF6의 화학물질에 폴리실리콘을 노출시킴으로써 폴리실리콘에 개구가 형성된다. 그런 후, 레지스트의 구멍과 폴리실리콘의 개구를 통하여CHF3/CF4또는 C4F8/CF4의 이온화된 가스에 유전층을 노출시킴으로써 유전층의 콘택 홀 부분이 에칭된다. 여기에서, 포토레지스트 마스크는 제거되며, 규소화물과 도핑된 폴리실리콘 층들을 거쳐 기판까지 콘택 홀들을 에칭하기 위하여 앞서 언급한 이온화된 가스들 중 하나에 의한 에칭이 다시 시작된다.
본 발명의 또 다른 관점은 트랜지스터들간의 상호접속은 접촉개구를 금속으로 채우고 금속 표면을 연마하고 폴리마스크뿐만 아니라 여분의 금속을 제거하고 마지막으로 유전층에서 끝냄으로써 만들어질 수 있다. 또 다른 디바이스가 추가된 유전층에 형성될 수 있으며, 상기에서 언급한 바와 같이 형성된 콘택 홀에 의해서 이전에 형성된 디바이스에 접속될 수 있다.
도 1A에서 1F는 기판(2), 게이트 전극(4,6,8) 및 질화물로 만들어진 유전층(10)과 산화물로 만들어진 유전층(12)의 두 유전층으로 이루어진 DRAM과 같은 고체 디바이스에 콘택 홀을 에칭하는 방법의 단계를 도시한다. 같은 요소들은 이 도면들에 있어서 같은 번호에 의해 표시된다.
도 1A는 0.02㎛와 0.15㎛ 사이의 박막 폴리실리콘 층(14)이 추가된 것을 도시한다.
도 1B에 도시된 바와 같이, 폴리실리콘 층(14) 상에 포토레지스트 층(16)이 형성되며, 도 1C와 같이, 공지된 리소그라피 공정에 의해 포토레지스트 층(16)에 구멍(18,20)이 형성되어 레지스트 마스크를 형성한다. 폴리실리콘 층(14)이 영향을 받지 않는다는 점에 주목하라.
도 1D는 폴리실리콘 층(14)의 개구(22,24)의 형성을 도시하는데, 이는 레지스트 층(16)으로부터 형성된 레지스트 마스크의 각각의 구멍(18,20)을 통하여 폴리실리콘 층(14)을 HBr, HCl 또는 F 화학물질에 노출시킴으로써 이루어진다. 여기서 주의할 것은 산화물 유전층(12)은 영향을 받지 않는다는 점이다.
도 1E에 도시된 바와 같이, 레지스트 층(16)으로부터 형성된 레지스트 마스크는 제거되며, 콘택 홀(26,28)은 산화물 층(12)을 거쳐 질화물 층(10), 기판(21)까지 에칭된다. 그 에칭은 산화물 층(12)을 C4F8, 그리고 Ar, He, Ne, Co 중의 하나, 그리고 CHF3, CF4, C2F6중 하나의 기체 혼합물에 노출시킴으로써 이루어진다. 이 혼합물은 질화물 층(10)을 에칭하는 속도보다 약 30배 빠른 속도로 산화물 층(12)을 에칭하기 때문에, 콘택 홀(26,28)은 질화물 층(10)에 대한 큰 영향 없이 도 1E에 도시된 바와 같이 산화물 층(10) 밑부분까지 빨리 에칭된다. 이어서 도 1F에 도시된 바와 같이 콘택 홀(26,28)은 디바이스에 손상을 주지 않고 기판(2)에 포함된 고체 디바이스의 적절한 소자들과 접촉하기 위하여 더 깊이 에칭된다. 동시에 그와 같은 가스 혼합물은 폴리실리콘(14)을 에칭하는 속도보다 50배 빠른 속도로 산화물 층(12)을 에칭함으로써, 폴리실리콘 층(14)으로부터 형성된 폴리실리콘 마스크의 개구(22,24)를 현저히 확대시키지 않아 콘택 홀(26,28)의 직경을 확대시키지 않으면서 콘택 홀(26,28)이 완전히 에칭되도록 한다.
본 발명에 따른 다층의 박막 상호 접속에 있어서 콘택 홀이 어떻게 형성되는지에 대한 설명을 위하여 도 2A에서 2I까지 참조된다. 같은 요소들은 이 도면에있어서 같은 번호에 의해 표시된다.
도시된 바와 같이, 박막 상호 접속은 한 표면(36)내에 일정간격의 도체(32,34)가 매립된 제 1 실리콘 층과, 표면(36)과 접촉하는 유전층(38)으로 이루어져 있다. 유전층(38)에 접촉 개구를 에칭하는 것이 바람직하다. 본 발명에 따라, 이것은 도 1A 내지 1E까지와 관련하여 이전에 설명된 것과 유사한 방법으로 행해진다. 도 2A에 도시된 바와 같이, 0.02㎛ 내지 0.15㎛의 두께를 가지는 폴리실리콘 박막층(40)이 유전층(38) 상에 형성되며, 도 2B에 도시된 바와 같이, 예를 들어 0.4㎛ 내지 0.6㎛의 두께를 가지는 포토레지스트 박막층(42)이 폴리실리콘 층(40) 상에 형성된다.
도 2C에 도시된 바와 같이, 리소그라피 기술에 의해 레지스트 층(42)에 구멍(44,46)이 형성되어 레지스트 마스크를 형성한다. 그리고 HBr, HCl 또는 SF6가스를 사용함으로써 도 2D에 도시된 바와 같이 폴리실리콘 층(40)에 개구(48,50)가 형성되어 폴리실리콘 마스크를 형성한다.
여기서, 레지스트 층(42)에 형성된 포토레지스트 마스크는 제거되며, 그런 후 도 2E에 도시된 바와 같이 폴리실리콘 층(40)을 에칭하는 속도보다 빨리 유전층(38)을 에칭하는 어떤 가스를 주입함으로써 콘택 홀의 부분(52,54)이 에칭된다.
도 2E의 부분적으로 완성된 콘택 홀(52,54)은 도 2F의 위치(56,58,60)에 포토레지스트의 층을 첨가하고 유전층(38) 보다 빨리 폴리실리콘을 에칭하는 에칭가스로 에칭함으로써 완성될 수 있다. 레지스트를 제거하면 도 2G에 나타낸 구조가 만들어진다. 노출된 폴리실리콘이 제거될 때 유전층(38)은 거의 영향을 받지 않는다. 왜냐하면, 후자 즉 노출된 폴리실리콘이 너무나 얇기 때문이다.
단일 에칭에 의하여 얻어지는 것과는 다른 단면을 갖는 도 2H의 콘택 홀(68,70)을 만들어내기 위하여 폴리실리콘보다 빨리 산화물을 에칭하는 에칭가스로 마지막 에칭이 행해진다.
도 2I는 설명된 제 1 방법에 의하여 형성된 것과 다른 형태의 콘택 홀(72,74,76)을 도시하고 있다. 폴리실리콘 층(40)이 제거되며 콘택 홀은 금속으로 채워진다. 홀(72,74,76) 상의 금속은 화학적으로 그리고 기계적으로 평면(78)으로 연마되며, 표면(78) 상에 유전층(80)이 형성된다. 전도체(32,34)와 같은 다른 전도체들이 층(80)에 형성될 수 있으며, 도 2A에서 시작하여 설명된 단계에 의해 형성된 콘택 홀을 통하여 요구되는 대로 접속될 수 있다.
도 3A 내지 3E는 게이트 구조를 형성하는 방법의 단계를 도시하고 있다. 이 도면들에 있어 일치하는 요소들은 같은 식별부호로 식별된다. 게이트의 소자들이 실리콘 기판(82)에 형성되며, 실리콘 기판(82) 상에는 도핑된 폴리실리콘 층(84), 전도성 규소화물 층(86), 질화물 층 또는 산화물 층(88), 그리고 두께가 0.02㎛ 내지 0.15㎛인 폴리실리콘 층(90)이 있다. 폴리실리콘 층(90)상에 레지스트 층(92)이 형성되어, 도 3C에 도시된 바와 같이, 게이트 전도체의 위치와 구멍일치하는 구멍(94,96)을 가지는 레지스트 마스크로 형성된다. HBr, HCl, 또는 SF6와 같은 가스가 구멍(94, 96)에 유입되어 폴리실리콘 층(90)에 개구(98,100)를 에칭한다. 도 3D의 102,104와 같은 게이트 전도체 외부의 액세스 물질이 CHF3/CF4및 C4F8/CF4이온화 가스 중 하나를 사용하여 질화물 또는 산화물 층(88)에 형성되며, 층(92)의 포토레지스트 마스크 구조는 제거된다. 그런 후, 층(90)의 폴리실리콘 마스크를 제거하기 위하여 밑줄 친 라인(106,108,110,112)으로 표시된 바와 같이 기판(82)까지 에칭이 계속된다.
비록 본 발명에 여러 가지 구체예가 도시되고 여기에서 설명되어지긴 했으나, 이것이 본 발명의 한정을 의미하는 것은 아니다. 당업자는 이들 구체예에 대한 어떤 변경을 인식할 수 있으며, 그러한 변경은 첨부된 클레임의 범위에 포함된다.
본 발명의 콘택 홀 형성 방법에 따르면, 고체 전기 디바이스에 높은 에스팩트 콘택 홀을 에칭할 수 있다.

Claims (5)

  1. 다층의 집적 디바이스의 한 층으로서 사용되는 디바이스용 콘택 홀을 형성하는 방법으로서,
    제 1 기판의 표면 내에 평행한 전도체들을 형성하는 단계;
    상기 표면 상에 유전층을 형성하는 단계;
    상기 유전층 상에 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 상에 제 1 레지스트 층을 형성하는 단계;
    상기 유전층에 콘택 홀이 형성될 부분에만 상기 레지스트 층에 구멍을 형성하는 단계;
    상기 구멍을 통하여 상기 폴리실리콘 층을 에칭가스에 노출시킴으로써 상기 폴리실리콘 층에 개구를 형성하는 단계;
    상기 개구를 통해서 상기 유전층을 에칭가스에 노출시킴으로써 상기 유전층에 콘택 홀의 제 1 부분을 형성하는 단계;
    상기 구멍이 형성된 상기 제 1 레지스트 층을 제거하는 단계;
    새로 노출된 상기 폴리실리콘 층의 선택된 영역에 제 2 레지스트 층을 형성하는 단계;
    유전층을 에칭하는 것보다 빨리 폴리실리콘을 에칭하는 가스로 상기 노출된 폴리실리콘을 에칭하는 단계; 및
    상기 노출된 폴리실리콘을 에칭하는 것보다 빨리 유전층을 에칭하는 가스로상기 유전층을 에칭하여 전도체까지 연장하는 콘택 홀의 제 2 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 콘택 홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택 홀의 상기 제 1 부분 및 제 2 부분을 금속으로 채우는 단계; 및
    상기 금속을 연마하여 상기 유전층의 소정의 표면과 접촉하는 표면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 홀 형성 방법.
  3. 제 2 항에 있어서,
    평행한 전도체를 갖는 상기 소정의 표면 상에 제 2 유전층을 형성하는 단계; 및
    제 2 항에 따른 방법으로 상기 제 2 유전층에 콘택 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 홀 형성 방법.
  4. 기판에 게이트 전극용 콘택 홀을 형성하는 방법으로서,
    상기 기판 상에 도핑된 폴리실리콘 층을 형성하는 단계;
    상기 도핑된 폴리실리콘 층 상에 전도성 규소화물 층을 형성하는 단계;
    상기 규소화물 층 상에 산화물과 질화물 중 하나로 이루어진 유전층을 형성하는 단계;
    상기 유전층 상에 폴리실리콘 박막층을 형성하는 단계;
    상기 폴리실리콘 박막층 상에 레지스트 층을 형성하는 단계;
    콘택 홀이 형성될 위치에서 상기 레지스트 층에 구멍을 형성하는 단계;
    상기 레지스트 층의 상기 구멍을 통하여 상기 폴리실리콘 박막층을 에칭가스에 노출시킴으로써 상기 폴리실리콘 박막층에 개구를 형성하는 단계;
    상기 개구를 통하여 상기 유전층을 CHF3/CF4및 C4F8/CF4중 하나의 에칭가스에 노출시킴으로써 상기 유전층을 관통하는 통로의 일부까지만 연장되는 콘택 홀 부분을 형성하는 단계;
    상기 레지스트 층을 제거하는 단계; 및
    에칭을 계속하여 상기 폴리실리콘 층을 제거하고 상기 기판까지 상기 콘택 홀을 연장시키는 단계를 포함하는 것을 특징으로 하는 콘택 홀 형성 방법.
  5. 제 4 항에 있어서,
    상기 폴리실리콘 박막층에 개구를 형성하는 데 사용되는 에칭가스는 HBr, HCl 및 F 중 하나인 것을 특징으로 하는 콘택 홀 형성 방법.
KR1019970009250A 1996-03-19 1997-03-19 고체디바이스에서높은에스팩트의콘택홀에칭방법 KR100458360B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/618,161 1996-03-19
US08/618,161 US6008121A (en) 1996-03-19 1996-03-19 Etching high aspect contact holes in solid state devices

Publications (1)

Publication Number Publication Date
KR100458360B1 true KR100458360B1 (ko) 2005-02-05

Family

ID=24476564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970009250A KR100458360B1 (ko) 1996-03-19 1997-03-19 고체디바이스에서높은에스팩트의콘택홀에칭방법

Country Status (5)

Country Link
US (1) US6008121A (ko)
EP (1) EP0797242A3 (ko)
JP (1) JPH1032250A (ko)
KR (1) KR100458360B1 (ko)
TW (1) TW357445B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5928967A (en) * 1996-06-10 1999-07-27 International Business Machines Corporation Selective oxide-to-nitride etch process using C4 F8 /CO/Ar
US6274292B1 (en) 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6268282B1 (en) 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6162728A (en) * 1998-12-18 2000-12-19 Texas Instruments Incorporated Method to optimize copper chemical-mechanical polishing in a copper damascene interconnect process for integrated circuit applications
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US6147007A (en) * 1999-06-11 2000-11-14 United Microelectronics Corp. Method for forming a contact hole on a semiconductor wafer
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6461963B1 (en) 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
DE10229188A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes
JP3543968B1 (ja) * 2003-01-31 2004-07-21 沖電気工業株式会社 半導体装置の製造方法
CN103972154B (zh) * 2013-02-01 2017-04-05 中芯国际集成电路制造(上海)有限公司 插塞的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
EP0554123A1 (en) * 1992-01-31 1993-08-04 STMicroelectronics, Inc. A method for forming a contact

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473435A (en) * 1983-03-23 1984-09-25 Drytek Plasma etchant mixture
US4631806A (en) * 1985-05-22 1986-12-30 Gte Laboratories Incorporated Method of producing integrated circuit structures
US5208067A (en) * 1986-04-14 1993-05-04 International Business Machines Corporation Surface modification of organic materials to improve adhesion
US5532143A (en) * 1987-08-07 1996-07-02 The Medical Research Council Isolated DNA molecules for intergration site independent gene expression in mammalian host cells
JPH0817180B2 (ja) * 1989-06-27 1996-02-21 株式会社東芝 半導体装置の製造方法
EP0416809A3 (en) * 1989-09-08 1991-08-07 American Telephone And Telegraph Company Reduced size etching method for integrated circuits
US5279990A (en) * 1990-03-02 1994-01-18 Motorola, Inc. Method of making a small geometry contact using sidewall spacers
FR2663784B1 (fr) * 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
FR2664095B1 (fr) * 1990-06-28 1993-12-17 Commissariat A Energie Atomique Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis.
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
JP2957669B2 (ja) * 1990-09-28 1999-10-06 株式会社東芝 反射マスク及びこれを用いた荷電ビーム露光装置
NL9100094A (nl) * 1991-01-21 1992-08-17 Koninkl Philips Electronics Nv Halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5182787A (en) * 1991-04-29 1993-01-26 At&T Bell Laboratories Optical waveguide structure including reflective asymmetric cavity
KR950000660B1 (ko) * 1992-02-29 1995-01-27 현대전자산업 주식회사 고집적 소자용 미세콘택 형성방법
DE4219213C2 (de) * 1992-06-12 1995-04-20 Loehr & Bromkamp Gmbh Lageranordnung für eine Radnaben-Gleichlaufdrehgelenk-Einheit
JP2901423B2 (ja) * 1992-08-04 1999-06-07 三菱電機株式会社 電界効果トランジスタの製造方法
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5607879A (en) * 1995-06-28 1997-03-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for forming buried plug contacts on semiconductor integrated circuits
US5550085A (en) * 1995-09-07 1996-08-27 Winbond Electronics Corp. Method for making a buried contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
EP0554123A1 (en) * 1992-01-31 1993-08-04 STMicroelectronics, Inc. A method for forming a contact

Also Published As

Publication number Publication date
EP0797242A3 (en) 1997-11-26
JPH1032250A (ja) 1998-02-03
US6008121A (en) 1999-12-28
TW357445B (en) 1999-05-01
EP0797242A2 (en) 1997-09-24

Similar Documents

Publication Publication Date Title
US6939798B2 (en) Method for forming T-shaped conductor wires of semiconductor device
KR100458360B1 (ko) 고체디바이스에서높은에스팩트의콘택홀에칭방법
US6028001A (en) Methods of fabricating contact holes for integrated circuit substrates by etching to define a sidewall and concurrently forming a polymer on the sidewall
US6878637B2 (en) Method for fabricating semiconductor device capable of improving process margin of self align contact
US20060110910A1 (en) Method for forming landing plug poly of semiconductor device
KR100400302B1 (ko) 반도체 소자의 제조 방법
KR100275340B1 (ko) 반도체소자의콘택홀형성방법
KR0161878B1 (ko) 반도체장치의 콘택홀 형성방법
KR100474541B1 (ko) 반도체소자의비트라인형성방법
KR0139072B1 (ko) 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법
KR100682167B1 (ko) 금속 배선 형성 방법
KR100527572B1 (ko) 콘택홀 형성 방법
KR100399963B1 (ko) 반도체 장치의 전하저장전극 형성방법
KR100258370B1 (ko) 반도체소자의 콘택방법
KR19990050866A (ko) 반도체소자의 플러그 형성방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR100780616B1 (ko) 반도체 소자의 제조 방법
KR100281269B1 (ko) 반도체소자의 게이트전극 형성방법
KR100322883B1 (ko) 반도체소자의 콘택 형성방법
KR19990055129A (ko) 반도체 장치의 콘택홀 형성 방법
KR970030678A (ko) 반도체 장치의 커패시터 제조 방법
KR20010036161A (ko) 하드마스크를 이용한 자기정렬 콘택의 콘택홀 형성방법
KR20000003342A (ko) 반도체 장치의 자기정렬 콘택홀 형성방법
KR19980050135A (ko) 반도체소자의 콘택홀 제조방법
KR20000026810A (ko) 반도체 소자의 미세 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121105

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131107

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 13

EXPY Expiration of term