KR100455693B1 - Chip size package and its manufacturing method - Google Patents
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Abstract
이 발명은 칩싸이즈패키지 및 그 제조 방법에 관한 것으로, 봉지 공정후 세라믹 기판의 휘어짐을 방지하고, 또한 낱개의 패키지로 소잉(Sawing)시 봉지부와 회로기판 사이의 박리 현상을 방지할 수 있도록, 상호 반대면으로서 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 칩 본딩 패드 및 와이어 본딩 패드가 형성되어 있으며, 상기 칩 본딩 패드 및 와이어 본딩 패드의 외주연인 제1면의 둘레에는 일정 두께의 댐이 형성되어 있고, 상기 제2면에는 상기 칩 본딩 패드 및 와이어 본딩 패드와 도통 가능하게 입출력 패드가 형성된 세라믹 기판과, 상기 칩 본딩 패드에 접착된 반도체칩과, 상기 반도체칩과 와이어 본딩 패드를 상호 전기적으로 연결하는 도전성 와이어와, 상기 세라믹 기판의 제1면에 위치된 반도체칩, 도전성와이어 및 댐 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 함.The present invention relates to a chip size package and a method of manufacturing the same, to prevent the ceramic substrate from bending after the sealing process and to prevent peeling between the encapsulation and the circuit board when sawing in a single package. A first surface and a second surface which are substantially planar surfaces, which are opposite to each other, have a chip bonding pad and a wire bonding pad formed on the first surface, and a circumference of the first surface which is an outer circumference of the chip bonding pad and the wire bonding pad. A dam having a predetermined thickness, a ceramic substrate having an input / output pad formed on the second surface so as to be conductive with the chip bonding pad and the wire bonding pad, a semiconductor chip bonded to the chip bonding pad, and the semiconductor chip; Conductive wires electrically connecting the wire bonding pads to each other, and semiconductor chips, conductive wires and dams located on the first surface of the ceramic substrate, By encapsulation with encapsulation material to protect it from the box characterized in that made in comprising a bag formed.
Description
본 발명은 칩싸이즈패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 봉지 공정후 세라믹 기판의 휘어짐을 방지하고, 또한 낱개의 패키지로 소잉(Sawing)시 봉지부와 회로기판 사이의 박리 현상을 방지할 수 있는 칩싸이즈패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a chip size package and a method of manufacturing the same, and more specifically, to prevent warpage of a ceramic substrate after an encapsulation process, and to prevent peeling between the encapsulation portion and the circuit board when sawing into a single package. It relates to a chip size package that can be prevented and a method of manufacturing the same.
일반적으로 칩싸이즈패키지라 함은 패키지의 크기가 반도체칩의 크기에 가깝게 제조된 것을 말한다. 이러한 칩싸이즈패키지는 저가인 동시에 공간과 속도의 조건을 만족시켜야 하는 통신기기, 셀룰러폰, 노트북, PDA(Personal Digital Assistant) 그리고 무선 시스템 등의 요구를 충족시키기에 적합함으로써, 최근 대량 생산 추세에 있다.In general, the chip size package means that the size of the package is made close to that of the semiconductor chip. These chip size packages have recently been mass-produced, making them suitable for the needs of low cost, space-speed communication devices, cellular phones, notebooks, personal digital assistants (PDAs), and wireless systems. .
상기와 같은 칩싸이즈패키지(100')의 일반적인 구조가 도1a 및 도1b에 도시되어 있으며 이를 참조하여 그 구조를 설명하면 다음과 같다.A general structure of the chip size package 100 'as described above is illustrated in FIGS. 1A and 1B and the structure thereof will be described below with reference to the drawings.
도시된 바와 같이 대략 판상으로서, 상면에는 칩 본딩 패드(15') 및 와이어본딩 패드(16')가 형성되어 있고, 하면에는 입출력 패드(19a',19b')가 형성되어 있으며, 상기 칩 본딩 패드(15') 및 와이어 본딩 패드(16')와 입출력 패드(19a',19b')는 도전성 비아(18a',18b')로 상호 연결된 세라믹 기판(10')이 구비되어 있다.As shown in the figure, the chip bonding pad 15 'and the wire bonding pad 16' are formed on the upper surface, and the input / output pads 19a 'and 19b' are formed on the lower surface of the chip bonding pad. 15 'and the wire bonding pad 16 ′ and the input / output pads 19 a ′ and 19 b ′ are provided with a ceramic substrate 10 ′ interconnected by conductive vias 18 a ′ and 18 b ′.
또한, 상기 칩 본딩 패드(15')의 상면에는 반도체칩(30')이 접착되어 있으며, 상기 반도체칩(30')은 도전성 와이어(40')에 의해 상기 와이어 본딩 패드(16')에 전기적으로 연결되어 있다.In addition, a semiconductor chip 30 'is attached to an upper surface of the chip bonding pad 15', and the semiconductor chip 30 'is electrically connected to the wire bonding pad 16' by a conductive wire 40 '. Is connected.
더불어, 상기 세라믹 기판(10')의 상면에 위치된 반도체칩(30'), 도전성 와이어(40') 등은 봉지재로 봉지되어 소정 형태의 봉지부(50')가 형성되어 있다.In addition, the semiconductor chip 30 ′ and the conductive wire 40 ′ positioned on the upper surface of the ceramic substrate 10 ′ are encapsulated with an encapsulant to form an encapsulation portion 50 ′ of a predetermined shape.
이러한 칩싸이즈패키지(100')는 반도체칩(30')의 전기적 신호가 도전성 와이어(40'), 와이어 본딩 패드(16'), 도전성 비아(18b') 및 입출력 패드(19b')를 통해 외부장치로 전달되며, 외부장치로부터 상기 반도체칩(30')으로의 전기적 신호는 그 역순으로 전달된다. 또한, 상기 반도체칩(30')의 접지신호 또는 열은 칩 본딩 패드(15'), 도전성 비아(18a') 및 입출력 패드(19a')를 통해 외부 장치에 전달된다.In the chip size package 100 ', an electrical signal of the semiconductor chip 30' is externally connected through the conductive wire 40 ', the wire bonding pad 16', the conductive via 18b ', and the input / output pad 19b'. The electrical signal from the external device to the semiconductor chip 30 'is transmitted in the reverse order. In addition, the ground signal or the column of the semiconductor chip 30 'is transmitted to the external device through the chip bonding pad 15', the conductive via 18a ', and the input / output pad 19a'.
계속해서, 도2a 내지 도2e를 참조하여 상기와 같은 칩싸이즈패키지의 제조 방법을 설명하면 다음과 같다.Subsequently, a method of manufacturing the chip size package as described above will be described with reference to FIGS. 2A to 2E.
대략 판상으로서, 상면에는 다수의 칩 본딩 패드(15') 및 와이어 본딩 패드(16')가 형성되어 있고, 하면에는 다수의 입출력 패드(19a',19b')가 형성되어 있으며, 상기 각각의 칩 본딩 패드(15') 및 와이어 본딩 패드(16')는 도전성비아(18a',18b')로 연결된 세라믹 기판 유닛(u')(이하, 유닛(u')으로 약칭함)을 제공한다. 여기서, 상기 유닛(u')은 대략 매트릭스 형태로 배열되어 있으며, 이를 세라믹 기판 스트립(s')(이하, 스트립(s')으로 약칭함)으로 정의한다.(도2a 참조)In a substantially plate shape, a plurality of chip bonding pads 15 'and a wire bonding pad 16' are formed on an upper surface thereof, and a plurality of input / output pads 19a 'and 19b' are formed on a lower surface thereof. The bonding pad 15 'and the wire bonding pad 16' provide a ceramic substrate unit u '(hereinafter, abbreviated as unit u') connected to conductive vias 18a 'and 18b'. Here, the units u 'are arranged in a substantially matrix form, which is defined as a ceramic substrate strip s' (hereinafter, abbreviated as strip s') (see FIG. 2A).
또한, 다수의 상기 유닛(u')을 포함하는 상기 스트립(s')의 최외곽 둘레에는 하기할 봉지재의 넘침을 방지하기 위해 일정 두께의 댐(17')이 형성되어 있다.In addition, a dam 17 'having a predetermined thickness is formed around the outermost circumference of the strip s' including the plurality of units u' to prevent overflow of the encapsulant to be described below.
이어서, 상기 스트립(s')의 각 유닛(u')에 형성된 칩 본딩 패드(15')에 반도체칩(30')을 접착시키고, 상기 반도체칩(30')과 그 측부에 위치된 와이어 본딩 패드(16')를 도전성 와이어(40')로 상호 전기적으로 연결시킨다.(도2b 참조)Subsequently, the semiconductor chip 30 'is adhered to the chip bonding pads 15' formed in each unit u 'of the strip s', and the wire bonding is located at the side of the semiconductor chip 30'. Pads 16 'are electrically connected to each other by conductive wires 40' (see Figure 2b).
이어서, 상기 스트립(s')의 상면에 디스펜서(60')를 이용하여 액상의 봉지재를 디스펜싱한다.(도2c 참조)Subsequently, a liquid encapsulant is dispensed on the upper surface of the strip s 'using a dispenser 60' (see FIG. 2C).
상기와 같이 하여 각 반도체칩(30') 및 도전성 와이어(40')를 갖는 각 유닛(u')의 상면은 도시된 바와 같이 공통된 하나의 봉지부(50') 내측에 위치하게 된다. 이때, 상기 봉지부(50')는 스트립(s')의 최외곽 둘레에 형성된 댐(17')에 의해, 상기 스트립(s')의 외측으로 더 이상 진행하여 형성되지는 않으며, 또한 상기 공통된 봉지부(50')의 형태는 상면이 대략 볼록(Convex)한 형태로 형성된다.As described above, the upper surface of each unit u 'having the semiconductor chip 30' and the conductive wire 40 'is positioned inside one common encapsulation portion 50' as shown. In this case, the encapsulation portion 50 'is not formed by further damaging the outer side of the strip s' by the dam 17 'formed around the outermost edge of the strip s'. The encapsulation portion 50 'is formed to have a convex shape on its upper surface.
이어서, 그라인더(80')를 이용하여 상기 봉지부(50')의 볼록한 상면을 그라인딩(Grinding)함으로써, 상기 봉지부(50') 상면의 평평도가 균일해지도록 한다.(도2d 참조)Then, by grinding the convex upper surface of the encapsulation portion 50 'using a grinder 80', the flatness of the upper surface of the encapsulation portion 50 'is made uniform (see Fig. 2D).
마지막으로, 블레이드(70')를 이용하여 상기 스트립(s')에서 낱개의 유닛(u')이 이루는 경계를 소잉함으로써, 독립된 다수의 칩싸이즈패키지를 구현한다.(도2e 참조)Finally, the blade 70 'is used to saw the boundaries of the individual units u' in the strip s', thereby implementing a plurality of independent chip size packages (see FIG. 2E).
즉, 블레이드(70')를 이용하여, 상기 봉지부(50') 및 스트립(s')을 일괄하여 소잉함으로써, 각각의 유닛(u')이 분리되도록 한다.That is, by using the blade 70 ', the encapsulation portion 50' and the strip s 'are collectively sawed so that each unit u' is separated.
그러나, 이러한 종래의 칩싸이즈패키지의 제조 방법은 다음과 같은 문제점이 있다.However, the conventional method for manufacturing a chip size package has the following problems.
첫째, 다수의 유닛을 갖는 스트립의 상면 전체에 상기 스트립과 물성이 전혀 다른 공통된 하나의 봉지부가 형성됨으로써, 상기 스트립이 볼록하게 또는 오목하게 휘어지는 단점이 있다. 즉, 액상 봉지재를 이용하여 봉지부를 형성한 후에는 통상 경화 공정이 따르는데 이때 상기 봉지부는 약간 수축하게 된다. 한편, 상기 봉지부와 접착된 스트립은 수축하지 않게 됨으로써, 결국 상기 스트립은 볼록하게 또는 오목하게 휘어지는 현상이 발생한다. 따라서, 상기와 같이 휘어진 스트립은 낱개의 유닛 또는 칩싸이즈패키지로 소잉시 파손되기 쉽고, 또한 상기 봉지부와 유닛 또는 스트립 사이에 박리 현상이 발생한다.First, since a single encapsulation part having completely different physical properties from the strip is formed on the entire upper surface of the strip having a plurality of units, the strip is convex or concave. That is, after the encapsulation portion is formed using the liquid encapsulation material, a hardening process is usually followed, but the encapsulation portion shrinks slightly. On the other hand, the strip bonded to the encapsulation portion does not shrink, so that the strip is convex or concave. Therefore, the strip bent as described above is likely to be broken when sawing into individual units or chip size packages, and peeling phenomenon occurs between the encapsulation unit and the unit or strip.
둘째, 블레이드로 상기 봉지부 및 스트립을 일괄하여 소잉시, 상기 블레이드와 봉지부 및 스트립이 기계적으로 마찰됨으로써, 상기 봉지부와 상기 스트립 사이에 박리 현상이 심하게 발생한다. 상기와 같은 박리 현상은 수분 등이 상기 봉지부와 스트립을 따라서 도전성 와이어 또는 반도체칩에까지 침투되도록 하는 역할을 함으로써, 완성된 칩싸이즈패키지의 품질을 현저히 저하시키는 원인이 되고 있다.Second, when the encapsulation portion and the strip are collectively sawed with a blade, the blade, the encapsulation portion and the strip are mechanically rubbed, and a peeling phenomenon occurs severely between the encapsulation portion and the strip. The peeling phenomenon as described above serves to penetrate the conductive wire or the semiconductor chip along the encapsulation portion and the strip, thereby causing a significant deterioration in the quality of the finished chip size package.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 봉지 공정후 세라믹 기판의 휘어짐을 방지하고, 또한 낱개의 패키지로 소잉시 봉지부와 회로기판 사이의 박리 현상을 방지할 수 있는 칩싸이즈패키지 및 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, it is possible to prevent the bending of the ceramic substrate after the sealing process, and also to prevent the peeling phenomenon between the sealing portion and the circuit board when sawing in a single package. A chip size package and a method of manufacturing the same are provided.
도1a는 종래의 칩싸이즈패키지를 도시한 단면도이고, 도1b는 그 사시도이다.Fig. 1A is a sectional view showing a conventional chip size package, and Fig. 1B is a perspective view thereof.
도2a 내지 도2e는 종래의 칩싸이즈패키지의 제조 방법을 도시한 설명도이다.2A to 2E are explanatory views showing a conventional method for manufacturing a chip size package.
도3a는 본 발명에 의한 칩싸이즈패키지를 도시한 단면도이고, 도3b는 그 사시도이다.Fig. 3A is a sectional view showing a chip size package according to the present invention, and Fig. 3B is a perspective view thereof.
도4a 내지 도4d는 본 발명에 의한 칩싸이즈패키지의 제조 방법을 도시한 설명도이다.4A to 4D are explanatory views showing a method for manufacturing a chip size package according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100; 본 발명에 의한 칩싸이즈패키지100; Chip size package according to the present invention
10; 세라믹 기판 u; 세라믹 기판 유닛(Unit)10; Ceramic substrate u; Ceramic Substrate Unit
s; 세라믹 기판 스트립(Strip) 11; 제1면s; Ceramic substrate strip 11; Front page
12; 제2면 13; 측면12; Second page 13; side
14; 경사면14; incline
15; 칩 본딩 패드(Chip Bonding Pad)15; Chip Bonding Pads
16; 와이어 본딩 패드(Wire Bonding Pad)16; Wire Bonding Pad
17; 댐(Dam) 18a,18b; 도전성 비아(Via)17; Dam 18a, 18b; Conductive Via
19a,19b; 입출력 패드 20; 요홈19a, 19b; Input and output pads 20; Groove
30; 반도체칩 40; 도전성 와이어30; Semiconductor chip 40; Conductive wire
50; 봉지부 60; 디스펜서(Dispenser)50; Encapsulation 60; Dispenser
70; 블레이드(Blade)70; Blade
상기한 목적을 달성하기 위해 본 발명에 의한 칩싸이즈패키지는 상호 반대면으로서 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 칩 본딩 패드 및 와이어 본딩 패드가 형성되어 있으며, 상기 칩 본딩 패드 및 와이어 본딩 패드의 외주연인 제1면의 둘레에는 일정 두께의 댐이 형성되어 있고, 상기 제2면에는 상기 칩 본딩 패드 및 와이어 본딩 패드와 도통 가능하게 입출력 패드가 형성된 세라믹 기판과, 상기 칩 본딩 패드에 접착된 반도체칩과, 상기 반도체칩과 와이어 본딩 패드를 상호 전기적으로 연결하는 도전성 와이어와, 상기 세라믹 기판의 제1면에 위치된 반도체칩, 도전성와이어 및 댐 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the chip size package according to the present invention has a first surface and a second surface which are substantially planar as mutually opposite surfaces, and a chip bonding pad and a wire bonding pad are formed on the first surface. A ceramic substrate having a predetermined thickness formed around a first surface, which is an outer circumference of the chip bonding pad and the wire bonding pad, and having an input / output pad formed on the second surface to be conductive with the chip bonding pad and the wire bonding pad; A semiconductor chip bonded to the chip bonding pad, a conductive wire electrically connecting the semiconductor chip and a wire bonding pad, and a semiconductor chip, a conductive wire, a dam, and the like located on a first surface of the ceramic substrate may be removed from an external environment. Characterized in that it comprises a sealing portion formed by sealing with an encapsulant to protect.
여기서, 상기 세라믹 기판은 상기 제1면과 제2면에 직각을 이루는 측면이 더 형성되어 있고, 상기 측면중 상기 제1면과 경계를 이루는 영역에는 경사면이 더 형성될 수 있다.The ceramic substrate may further include side surfaces formed at right angles to the first surface and the second surface, and an inclined surface may be further formed in an area bordering the first surface.
상기한 목적을 달성하기 위해 본 발명에 의한 칩싸이즈패키지의 제조 방법은 상호 반대면으로서 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 칩 본딩 패드 및 와이어 본딩 패드가 형성되어 있으며, 상기 칩 본딩 패드 및 와이어 본딩 패드의 외주연인 제1면의 둘레에는 일정 두께의 댐이 형성되어 있고, 상기 댐의 외주연인 제1면에는 요홈이 형성되어 하나의 세라믹 기판 유닛을 이루는 동시에, 상기 세라믹 기판 유닛이 상기 요홈을 경계로 다수가 매트릭스 형태로 배열된 세라믹 기판 스트립을 제공하는 단계와, 상기 각각의 세라믹 기판 유닛의 칩 본딩 패드에 반도체칩을 접착하고, 상기 반도체칩과 와이어 본딩 패드를 도전성 와이어로 상호 연결하는 단계와, 상기 각각의 세라믹 기판 유닛의 반도체칩, 도전성 와이어 등을 봉지재로 봉지하여 다수의 독립된 봉지부를 형성하는 단계와, 상기 세라믹 기판 스트립에서 상기 요홈을 소잉하여, 낱개의 세라믹 기판 유닛으로 분리하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a chip size package according to the present invention has a first plane and a second plane which are substantially planar as opposite surfaces, and a chip bonding pad and a wire bonding pad are formed on the first surface. And a dam having a predetermined thickness is formed around a first surface of the chip bonding pad and the wire bonding pad, and a groove is formed on the first surface of the dam, forming a ceramic substrate unit. Providing a ceramic substrate strip in which a plurality of ceramic substrate units are arranged in a matrix form around the recesses, adhering a semiconductor chip to chip bonding pads of each ceramic substrate unit, and bonding the semiconductor chip to a wire bonding pad. Interconnecting the conductive wires, and encapsulating the semiconductor chip, the conductive wire, and the like of each ceramic substrate unit with an encapsulant. And forming a plurality of independent encapsulation portions, and sawing the recesses in the ceramic substrate strip and separating the individual encapsulation into individual ceramic substrate units.
여기서, 상기 세라믹 기판 스트립 제공 단계는 칩 본딩 패드, 와이어 본딩 패드, 입출력 패드 및 요홈 등이 형성된 후, 고온에서 소결되어 제공된다.Here, the step of providing the ceramic substrate strip is provided by chip bonding pad, wire bonding pad, input / output pad, groove and the like, and then sintered at high temperature.
상기와 같이 하여 본 발명에 의한 칩싸이즈패키지 및 그 제조 방법에 의하면, 매트릭스형 세라믹 기판 스트립에 다수의 요홈을 형성하여 낱개의 세라믹 기판 유닛을 구분시켜 놓고, 상기 각 유닛에 독립적으로 봉지부가 형성되도록 함으로써, 봉지부와 세라믹 기판 스트립의 전체적인 접착 면적을 최소화시켜 상기 세라믹 기판 스트립의 휘어짐을 상당히 완하시킬 수 있는 장점이 있다.According to the chip size package and the manufacturing method according to the present invention as described above, by forming a plurality of grooves in the matrix-type ceramic substrate strip to separate the individual ceramic substrate units, so that the encapsulation portion is formed independently of each unit By doing so, there is an advantage that the bending of the ceramic substrate strip can be considerably alleviated by minimizing the overall adhesion area between the encapsulation portion and the ceramic substrate strip.
더불어, 상기와 같이 각 유닛 별로 봉지부가 독립적으로 형성됨으로써, 소잉 공정중 블레이드는 상기 요홈이 형성된 세라믹 기판 스트립에만 접촉됨으로써, 종래와 같은 봉지부와 세라믹 기판 유닛의 박리 현상을 원천적으로 방지할 수 있는 장점이 있다.In addition, since the encapsulation portion is formed independently for each unit as described above, the blade contacts only the ceramic substrate strip having the grooves during the sawing process, thereby preventing the separation of the encapsulation portion and the ceramic substrate unit as conventional. There is an advantage.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도3a는 본 발명에 의한 칩싸이즈패키지(100)를 도시한 단면도이고, 도3b는 그 사시도이다.Figure 3a is a cross-sectional view showing a chip size package 100 according to the present invention, Figure 3b is a perspective view thereof.
도시된 바와 같이 상호 반대면을 이루며, 대략 평면인 제1면(11)과 제2면(12)을 갖는 세라믹 기판(10)이 구비되어 있다. 상기 세라믹 기판(10)의 제1면(11)에는 칩 본딩 패드(15)가 형성되어 있고, 상기 칩 본딩 패드(15)와 일정 거리 이격되어서는 와이어 본딩 패드(16)가 형성되어 있다. 또한, 상기 세라믹 기판(10)의 제2면(12)에는 상기 칩 본딩 패드(15) 및 와이어 본딩 패드(16)와 도전성 비아(18a,18b)로 연결된 입출력 패드(19a,19b)가 형성되어 있다.As illustrated, a ceramic substrate 10 having a first surface 11 and a second surface 12 which are substantially opposite to each other and is substantially planar is provided. A chip bonding pad 15 is formed on the first surface 11 of the ceramic substrate 10, and a wire bonding pad 16 is formed to be spaced apart from the chip bonding pad 15 by a predetermined distance. In addition, input and output pads 19a and 19b connected to the chip bonding pad 15 and the wire bonding pad 16 and the conductive vias 18a and 18b are formed on the second surface 12 of the ceramic substrate 10. have.
한편, 상기 세라믹 기판(10)의 제1면(11) 둘레에는 일정 두께의 댐(17)이 형성되어 있으며, 상기 댐(17)은 상기 칩 본딩 패드(15) 및 와이어 본딩 패드(16)와 일정 거리 이격되어 있다. 이러한 댐(17)은 통상의 금속, 세라믹, 테이프, 필름 또는 이들의 등가물중 어느 하나에 의해 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.Meanwhile, a dam 17 having a predetermined thickness is formed around the first surface 11 of the ceramic substrate 10, and the dam 17 is formed with the chip bonding pad 15 and the wire bonding pad 16. A certain distance apart. The dam 17 may be formed by any one of conventional metals, ceramics, tapes, films, or equivalents thereof, but is not limited thereto.
또한, 상기 세라믹 기판(10)은 상기 제1면(11)과 제2면(12)에 대략 직각을 이루는 측면(13)이 더 형성되어 있으며, 상기 측면(13)중 상기 제1면(11)과 경계를 이루는 영역에는 일정 각도를 이루는 경사면(14)이 더 형성되어 있다.In addition, the ceramic substrate 10 further includes a side surface 13 which is substantially perpendicular to the first surface 11 and the second surface 12, and the first surface 11 of the side surface 13 is formed. ) And an inclined surface 14 having a predetermined angle is further formed in the region bordering the.
상기 세라믹 기판(10)의 칩 본딩 패드(15)에는 소정의 전기적 기능을 수행하는 반도체칩(30)이 접착되어 있다. 상기 반도체칩(30)은 골드 와이어(Au Wire), 알루미늄 와이어(Al Wire)와 같은 도전성 와이어(40)에 의해 상기 세라믹 기판(10)의 와이어 본딩 패드(16)에 전기적으로 접속되어 있다.The semiconductor chip 30, which performs a predetermined electrical function, is bonded to the chip bonding pad 15 of the ceramic substrate 10. The semiconductor chip 30 is electrically connected to the wire bonding pad 16 of the ceramic substrate 10 by a conductive wire 40 such as a gold wire or an aluminum wire.
또한, 상기 세라믹 기판(10)의 제1면(11)에 형성된 반도체칩(30) 및 도전성 와이어(40)는 봉지재로 봉지되어 외부 환경으로부터 보호될 수 있도록 되어 있다. 이러한 봉지재로 봉지된 영역을 봉지부(50)로 정의함은 상술한 바 있다. 상기한 봉지부(50)는 상기한 댐(17)의 상면까지만 형성되어 있으며, 상기 세라믹 기판(10)의 측면(13)에는 형성되어 있지 않다. 또한, 상기 봉지부(50)는 상면을 향하여 대략 볼록하게 형성되어 있다.In addition, the semiconductor chip 30 and the conductive wire 40 formed on the first surface 11 of the ceramic substrate 10 are encapsulated with an encapsulant so as to be protected from an external environment. Defining an area encapsulated with such an encapsulant as the encapsulation part 50 has been described above. The encapsulation portion 50 is formed only up to the upper surface of the dam 17 and is not formed on the side surface 13 of the ceramic substrate 10. In addition, the encapsulation part 50 is formed to be substantially convex toward the upper surface.
이러한 칩싸이즈패키지(100)는 반도체칩(30)의 전기적 신호가 도전성 와이어(40), 와이어 본딩 패드(16), 도전성 비아(18b) 및 입출력 패드(19b)를 통해 외부장치로 전달되며, 외부장치로부터 상기 반도체칩(30)으로의 전기적 신호는 그 역순으로 전달된다. 또한, 상기 반도체칩(30)의 접지신호 또는 열은 칩 본딩 패드(15), 도전성 비아(18a) 및 입출력 패드(19a)를 통해 외부 장치에 전달된다.In the chip size package 100, an electrical signal of the semiconductor chip 30 is transmitted to an external device through the conductive wire 40, the wire bonding pad 16, the conductive via 18b, and the input / output pad 19b. The electrical signal from the device to the semiconductor chip 30 is transmitted in the reverse order. In addition, the ground signal or the heat of the semiconductor chip 30 is transmitted to the external device through the chip bonding pad 15, the conductive via 18a, and the input / output pad 19a.
도4a 내지 도4d는 본 발명에 의한 칩싸이즈패키지의 제조 방법을 도시한 설명도이며, 이를 참조하여 본 발명에 의한 제조 방법을 설명하면 다음과 같다.4A to 4D are explanatory diagrams illustrating a method for manufacturing a chip size package according to the present invention. Referring to this, a manufacturing method according to the present invention will be described below.
먼저 상호 반대면으로서 대략 평면인 제1면(11)과 제2면(12)을 갖는 세라믹 기판 스트립(s)(이하, 스트립(s)으로 약칭함)을 제공한다.(도4a 참조)First, a ceramic substrate strip s (hereinafter abbreviated as strip s) having a first plane 11 and a second plane 12 which are substantially planar to each other is provided (see Fig. 4A).
이러한 스트립(s)에는 다수의 세라믹 기판 유닛(u)(이하, 유닛(u)으로 약칭함)이 대략 매트릭스(Matrix) 형태로 배열되어 있으며, 각 유닛(u)의 구조는 다음과 같다.In the strip s, a plurality of ceramic substrate units u (hereinafter, abbreviated as unit u) are arranged in a substantially matrix form, and the structure of each unit u is as follows.
즉, 제1면(11)에는 칩 본딩 패드(15) 및 와이어 본딩 패드(16)가 형성되고, 상기 칩 본딩 패드(15) 및 와이어 본딩 패드(16)의 외주연에는 댐(17)이 형성되어 있으며, 상기 댐(17)의 외주연인 제1면(11)에는 일정깊이의 요홈(20)이 형성되어 있다. 또한, 상기 제2면(12)에는 상기 칩 본딩 패드(15) 및 와이어 본딩 패드(16)와 도전성 비아(18a,18b)로 연결된 다수의 입출력 패드(19a,19b)가 형성되어 있다.That is, the chip bonding pad 15 and the wire bonding pad 16 are formed on the first surface 11, and the dam 17 is formed on the outer circumference of the chip bonding pad 15 and the wire bonding pad 16. The first surface 11, which is the outer circumferential edge of the dam 17, has a recess 20 having a predetermined depth. In addition, a plurality of input / output pads 19a and 19b connected to the chip bonding pad 15, the wire bonding pad 16, and the conductive vias 18a and 18b are formed on the second surface 12.
여기서, 상기 스트립(s)의 칩 본딩 패드(15), 와이어 본딩 패드(16), 댐(17), 도전성 비아(18a,18b), 입출력 패드(19a,19b) 및 요홈(20) 등은 그린 쉬트(Green Sheet; 세라믹의 소결전 상태) 상태에서 형성한다. 즉, 그린 쉬트 상태에서는 스트립(s)이 점토와 같이 성형성이 매우 우수하므로, 상기 각종 패드, 댐(17) 및 요홈(20)의 형성이 용이한 장점이 있다. 물론, 상기와 같은 각종 패드, 댐(17) 및 요홈(20)의 형성 후에는 대략 1000℃ 이상의 온도에서 상기 스트립(s)을 소결한다.Here, the chip bonding pad 15, the wire bonding pad 16, the dam 17, the conductive vias 18a and 18b, the input / output pads 19a and 19b and the recess 20 of the strip s are painted. It is formed in the sheet (Green Sheet) state. That is, in the green sheet state, since the strip s has excellent moldability like clay, there is an advantage in that the various pads, the dams 17 and the grooves 20 are easily formed. Of course, after the formation of the various pads, dams 17 and grooves 20 as described above, the strip s is sintered at a temperature of about 1000 ° C. or more.
이어서, 상기 스트립(s)에 형성된 각 유닛(u)의 칩 본딩 패드(15)에 반도체칩(30)을 접착하고, 상기 반도체칩(30)과 와이어 본딩 패드(16)를 골드 와이어 또는 알루미늄 와이어와 같은 도전성 와이어(40)를 이용하여 상호 전기적으로 연결한다.(도4b 참조)Subsequently, the semiconductor chip 30 is adhered to the chip bonding pads 15 of each unit u formed in the strip s, and the semiconductor chip 30 and the wire bonding pad 16 are connected to a gold wire or an aluminum wire. Electrically connected to each other using a conductive wire 40, such as (see Figure 4b).
이어서, 상기 스트립(s)에 형성된 각 유닛(u)의 제1면(11)에 디스펜서(60)를이용하여 액상 봉지재를 독립적으로 도포한다. (도4c 참조)Subsequently, the liquid encapsulant is independently applied to the first surface 11 of each unit u formed in the strip s by using the dispenser 60. (See Figure 4c)
즉, 종래에는 상기 스트립(s)의 제1면(11) 전체에 액상 봉지재를 도포하였으나, 본 발명은 스트립(s)의 각 유닛(u)에 독립적으로 액상 봉지재를 도포한다.That is, in the past, the liquid encapsulation material was applied to the entire first surface 11 of the strip s, but the present invention independently applies the liquid encapsulation material to each unit u of the strip s.
이때, 상기 각 유닛(u)에 도포되는 액상 봉지재는 유닛(u)에 형성된 댐(17)에 의하여 그 외측으로 흘러가지 않게 된다. 다른말로 하면, 각 유닛(u)의 경계를 이루는 요홈(20)까지 상기 봉지재가 흘러가지 않는다. 이와 같이 액상 봉지재를 도포한 후에는, 상기 액상 봉지재가 경화되도록 한다. 상기 봉지재로 덮힌 영역을 도면에서는 봉지부(50)로 표시하였다.At this time, the liquid encapsulant applied to each of the units (u) does not flow to the outside by the dam (17) formed in the unit (u). In other words, the encapsulant does not flow to the groove 20 forming the boundary of each unit u. After applying the liquid encapsulant in this manner, the liquid encapsulant to be cured. The region covered with the encapsulant is indicated by the encapsulation unit 50 in the drawing.
따라서, 상기와 같이 스트립(s)의 각 유닛(u)에 독립적으로 액상 봉지재를 도포하여 각 유닛(u)마다 독립된 봉지부(50)가 형성되도록 함으로써, 종래와 같은 스트립(s)의 휘어짐을 현저히 방지하게 된다.Therefore, by applying the liquid encapsulant to each unit (u) of the strip (s) as described above to form an independent encapsulation unit 50 for each unit (u), the bending of the strip (s) as in the prior art Will be significantly prevented.
마지막으로, 상기 스트립(s)에서 상기 요홈(20)을 블레이드(70) 등으로 소잉하여, 상기 스트립(s)에서 낱개의 유닛(u)이 분리되도록 한다.(도4d 참조)Finally, the groove 20 in the strip s is sawed with a blade 70 or the like so that the individual units u are separated from the strip s (see FIG. 4D).
이때, 상기 블레이드(70)는 종래와 다르게 봉지부(50)와 접촉되지 않고 단지 스트립(s)의 요홈(20)에만 접촉된다. 따라서, 종래와 같은 봉지부(50)와 스트립(s) 또는 유닛(u) 사이의 박리 현상이 전혀 유발되지 않으며, 또한 소잉되는 스트립(s)의 두께도 상기 요홈(20)으로 인하여 더욱 얇아짐으로써, 상기 소잉 작업이 용이하게 수행되는 장점이 있다.At this time, the blade 70 is not in contact with the encapsulation unit 50, unlike the prior art, only in contact with the groove 20 of the strip (s). Therefore, the peeling phenomenon between the encapsulation portion 50 and the strip s or the unit u as in the prior art is not caused at all, and the thickness of the sawed strip s is also thinner due to the grooves 20. As a result, the sawing operation is easily performed.
여기서, 상기 봉지 단계 또는 소잉 단계 후에는 상기 봉지부(50)의 상면을 그라인딩(Grinding)하는 단계가 더 포함될 수도 있다. 즉, 각 유닛(u)에 개별적으로 형성된 봉지부(50)의 상면은 상부를 향하여 볼록하게 형성되어 있으므로, 이를 평탄하게 하기 위해 상기 봉지부(50)의 상면을 그라인딩할 수 있다. 상기와 같은 그라인딩에 의해 상기 봉지부(50)의 상면에는 잉크 마킹 또는 레이저 마킹이 용이하게 수행될 수 있다.Here, after the encapsulation step or sawing step, a step of grinding the upper surface of the encapsulation part 50 may be further included. That is, since the upper surface of the encapsulation unit 50 formed in each unit u is convexly formed toward the upper side, the upper surface of the encapsulation unit 50 may be ground to make it flat. By the grinding as described above, the ink marking or laser marking can be easily performed on the upper surface of the encapsulation part 50.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서, 본 발명에 의한 칩싸이즈패키지 및 그 제조 방법에 의하면 매트릭스형 스트립에 다수의 요홈을 형성하여 다수의 유닛을 구분시켜 놓고, 상기 각 유닛에 독립적으로 봉지부가 형성되도록 함으로써, 봉지부와 스트립의 전체적인 접착 면적을 최소화시켜 상기 스트립의 휘어짐을 상당히 저하시키는 효과가 있다.Therefore, according to the chip size package and the method for manufacturing the same according to the present invention, a plurality of grooves are formed in a matrix strip to separate a plurality of units, and the encapsulation portion is formed independently of each unit, thereby providing There is an effect of significantly reducing the warpage of the strip by minimizing the overall adhesive area.
또한, 상기와 같이 각 유닛 별로 봉지부가 독립적으로 형성됨으로써, 소잉 공정중 블레이드가 상기 스트립의 요홈에만 접촉되고, 따라서 종래와 같은 봉지부와 유닛의 박리 현상을 원천적으로 방지할 수 있는 효과가 있다.In addition, since the encapsulation portion is independently formed for each unit as described above, the blade contacts only the recesses of the strip during the sawing process, and thus, there is an effect that the separation of the encapsulation unit and the unit can be prevented.
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