KR100455093B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR100455093B1 KR100455093B1 KR10-2002-0084332A KR20020084332A KR100455093B1 KR 100455093 B1 KR100455093 B1 KR 100455093B1 KR 20020084332 A KR20020084332 A KR 20020084332A KR 100455093 B1 KR100455093 B1 KR 100455093B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad nitride
- film
- device isolation
- forming
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 238000002955 isolation Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000011810 insulating material Substances 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 238000004140 cleaning Methods 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 10
- 238000007254 oxidation reaction Methods 0.000 abstract description 10
- 238000005406 washing Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성하는 과정에서 패드 질화막을 제거하는 식각 공정, 후속 세정공정 및 후속 산화막 식각 공정 시 소자 분리막의 측벽이 식각되는 두께만큼의 패드 질화막을 먼저 식각하고 식각된 두께만큼 트렌치를 포함한 전체 표면에 폴리실리콘막을 다시 형성한 후 트렌치를 절연물질로 매립하여 소자 분리막을 형성함으로써, 후속의 패드 질화막 식각 공정 시 소자 분리막의 측벽이 손상되는 것을 방지하고 산화 공정으로 폴리실리콘층을 산화시켜 소자 분리막의 측면을 보상하고 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조로 이루어진 소자 분리막의 상부 가장자리에 모우트(Moat)가 발생되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다.
STI 구조의 소자 분리막을 형성하는 방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조를 형성한 후 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성한다. 트렌치가 형성되면 측벽 산화(Side wall oxidation) 공정으로 트렌치의 측벽 및 저면을 산화시켜 식각 손상을 보상하면서 트렌치의 상부 및 저면 모서리가 둥글게 형성되도록 라운딩 처리한다. 이어서, 산화물과 같은 절연물질로 트렌치를매립하고 화학적 기계적 연마 공정으로 평탄화 공정을 실시하면서 절연물질을 트렌치에만 잔류시켜 STI 구조의 소자 분리막을 형성한다.
상기의 방법으로 소자 분리막을 형성하는 경우가 현재로써는 가장 우수한 특성을 가지는 것으로 검증되고 있다. 그러나, 상기의 방법으로 소자 분리막을 형성할 경우의 가장 큰 문제점은 패드 질화막을 제거하고 후속 세정과 산화막을 제거하는 과정에서 소자 분리막의 상부 가장 자리가 식각되어 모우트(Moat)가 형성된다는 것이다.
도 1은 종래 기술에 따라 형성된 소자 분리막의 단면 셈 사진으로써, 반도체 기판(101)의 소자 분리 영역에 형성된 소자 분리막(102)의 상부 모서리에 모우트(103)가 형성되는 것을 알 수 있다. 이렇게, 모우트(103)가 형성되면, 모우트(103)가 형성된 영역에 게이트 산화막(104)이 얇게 형성(104a)되어 누설 전류가 발생되거나, 식각 잔류물(도시되지 않음)이 모우트(103)에 잔류하여 폴리실리콘층을 패터닝하는 과정에서 패터닝 특성이 저하될 수 있다. 또한, Inverse Narrow Width Effect나 Subthreshold Hump 현상을 야기하기도 한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성하는 과정에서 패드 질화막을 제거하는 식각 공정, 후속 세정공정 및 후속 산화막 식각 공정 시 소자 분리막의 측벽이 식각되는 두께만큼의 패드 질화막을 먼저 식각하고 식각된 두께만큼 트렌치를 포함한전체 표면에 폴리실리콘막을 다시 형성한 후 트렌치를 절연물질로 매립하여 소자 분리막을 형성함으로써, 후속의 패드 질화막 식각 공정, 후속 세정공정 및 후속 산화막 식각 공정 시 소자 분리막의 측벽이 손상되는 것을 방지하고 산화 공정으로 폴리실리콘층을 산화시켜 소자 분리막의 측면을 보상하고 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 소자 분리막의 단면 셈 사진이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 210 : 소자 분리막
103 : 모우트 104 : 게이트 산화막
104a : 얇게 형성된 게이트 산화막 202 : 패드 산화막
203 : 패드 질화막 204 : 트렌치
205 : 측벽 산화막 206 : 폴리실리콘막
207 : 절연 물질 208 : 산화막
209 : 희생 산화막
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역에 개구부가 형성된 패드 산화막 및 패드 질화막을 반도체 기판 상부에 적층 구조로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 패드 질화막의 전체 표면을 소정 두께만큼 균일하게 식각하는 단계와, 패드 질화막의 측벽을 포함한 전체 표면에 폴리실리콘막을 형성하는 단계와, 전체 상부에 절연 물질층을 형성한 후 화학적 기계적 연마 공정으로 패드 질화막 상부의 절연 물질층을 제거하는 단계와, 패드 질화막을 제거하는 단계 및 패드 질화막이 제거되면서 노출된 폴리실리콘막을 산화시켜 산화막을 형성하는 단계를 포함한다.
상기에서, 트렌치를 형성한 후 패드 질화막을 식각하기 전에, 세정 공정을 실시한 후 측벽 산화 공정으로 트렌치의 측벽 및 저면을 산화시켜 트렌치를 형성하면서 발생된 식각 손상을 보상하고 트렌치의 측벽 및 저면을 둥글게 라운딩 처리하는 단계를 더 실시할 수 있다.
패드 질화막의 식각 공정은 인산 용액을 이용한 에치 백 공정으로 실시하며, 패드 질화막을 제거하는 공정 시 소자 분리막의 측벽이 식각되는 두께만큼 패드 질화막의 전체 표면을 균일하게 식각한다.
화학적 기계적 연마 공정은 패드 질화막의 상부를 연마하여 반도체 기판 상부로 돌출되는 소자 분리막의 높이가 500 내지 700Å이 되도록 과도하게 실시한다.
한편, 패드 질화막을 제거하고 폴리실리콘막을 산화시키기 전에, 세정 공정을 실시하여 패드 산화막을 제거하는 단계를 더 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상부에 패드 산화막(202) 및 패드 질화막(203)을 형성한 후, 패드 질화막(203) 상부에 포토레지스트(도시되지 않음)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(도시되지 않음)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(203)이 노출된다. 이때, 패드 산화막(202)은 패드질화막(203)에 의한 반도체 기판(201)의 스트레스 완충막의 역할을 할 수 있는 범위에서 최소한의 두께로 형성하며, 30 내지 50Å의 두께로 형성하는 것이 바람직하다. 한편, 패드 질화막(203)은 후속 공정에서 에치 백 공정에 의해 식각될 것을 고려하여 1000 내지 2000Å의 두께로 형성한다.
이어서, 식각 공정을 통해 소자 분리 영역의 패드 질화막(203)을 제거한 후 하부에 노출된 패드 산화막(202)을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판(201)이 노출된다. 계속해서, 반도체 기판(201)을 소정 깊이까지 식각하여 소자 분리 영역에 트렌치(204)를 형성한다. 이때, 트렌치(204)는 3000 내지 4000Å의 깊이로 형성할 수 있다. 이후, 포토레지스트 패턴을 제거한다.
도 2b를 참조하면, 자연 산화막이나 트렌치를 형성하기 위한 식각 공정 시 발생된 식각 찌꺼기를 제거하기 위하여 세정 공정을 실시한다. 이후, 트렌치를 형성하기 위한 식각 공정 시 발생된 식각 손상을 제거하면서 트렌치(204)의 상부 및 하부 모서리를 둥글게 라운딩 처리하기 위하여 측벽 산화(Side wall oxidation) 공정을 실시한다. 측벽 산화 공정에 의해 트렌치(204)의 측벽 및 저면에 측벽 산화막(205)이 형성된다.
상기에서, 세정 공정은 SC-1(NH4OH/H2O2/H2O) 용액으로 7분 내지 13분 동안 1차 세정과 희석된 불산(Diluted HF)용액으로 150초 내지 200초 동안 2차 세정으로 실시한다. 이때, 1차 세정은 SC-1 용액을 50℃에서 NH4OH/H2O2/H2O를 약 1:5:50로 혼합하여 사용하며, 2차 세정은 H2O:HF를 50:1 내지 100:1의 비율로 혼합하여 사용한다. 한편, 측벽 산화 공정은 1000 내지 1200℃의 온도에서 측벽 산화막(205)을 50 내지 150Å의 두께로 형성한다.
도 2c를 참조하면, 희석된 불산(Diluted HF) 용액으로 패드 질화막(203) 표면의 산화막(도시되지 않음)을 완전히 제거한다. 이어서, 후속 공정에서 패드 질화막을 제거하는 식각 공정 시 소자 분리막의 측벽이 식각되는 두께만큼 패드 질화막(203)의 전체 표면을 균일하게 식각하며, 에치 백 공정으로 200 내지 400Å의 두께만큼 식각한다. 이때, 패드 질화막(203)은 인산(H3PO4) 용액으로 식각할 수 있다. 이로써, 패드 질화막(203)의 패턴 폭이 더 넓어진다.
도 2d를 참조하면, 패드 질화막(203)의 측벽을 포함한 전체 상부에 폴리실리콘막(206)을 형성한다. 이때, 폴리실리콘막(206)은 화학기상 증착법(Chemical Vapor Deposition; CVD)으로 형성하며, 30 내지 100Å의 두께로 형성한다.
도 2e를 참조하면, 트렌치(도 2d의 204)가 충분히 매립되도록 전체 상부에 절연 물질층(207)을 형성한다. 이때, 절연 물질층(207)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성할 수 있으며, 절연 물질층(206)을 5000 내지 7000Å의 두께로 형성한 후에는 N2분위기에서 1000 내지 1200℃로 20 내지 40분 동안 어닐링을 실시한다.
도 2f를 참조하면, 평탄화 공정으로 패드 질화막(203) 상부의 절연 물질층을 제거하여 트렌치에만 절연 물질(207)을 잔류시킨다. 이때, 평탄화 공정은 화학적 기계적 연마 공정으로 실시하며, 화학적 기계적 연마를 과도하게 식각하여 패드 질화막(203)의 잔류 두께를 낮춘다. 여기서, 패드 질화막(203)의 잔류 두께가 반도체 기판(201) 상부로 돌출되는 소자 분리막의 높이를 결정하게 되므로, 이를 고려하여 화학적 기계적 연마 공정의 연마 두께를 조절하며, 바람직하게는 반도체 기판(201) 상부로 돌출되는 소자 분리막의 높이가 500 내지 700Å이 되도록 과도 연마를 실시한다.
도 2g를 참조하면, 패드 질화막(도 2f의 203)을 제거한다. 이때, 절연 물질(207)의 측면은 폴리실리콘막(206)으로 보호되기 때문에, 패드 질화막을 제거하는 과정에서 식각 손실이 거의 발생되지 않는다.
도 2h를 참조하면, 세정 공정을 실시한다. 세정 공정에 의해 패드 산화막(도 2g의 202)이 제거되면서 반도체 기판(201)의 표면이 노출된다. 여기서, 세정 공정은 SC-1(NH4OH/H2O2/H2O) 용액으로 7분 내지 13분 동안 1차 세정과 희석된 불산(Diluted HF)용액으로 150초 내지 200초 동안 2차 세정으로 실시한다. 이때, 1차 세정은 SC-1 용액을 50℃에서 NH4OH/H2O2/H2O를 약 1:5:50로 혼합하여 사용하며, 2차 세정은 H2O:HF를 50:1 내지 100:1의 비율로 혼합하여 사용한다. 한편, 측벽 산화 공정은 1000 내지 1200℃의 온도에서 측벽 산화막(205)을 50 내지 150Å의 두께로 형성한다.
도 2i를 참조하면, 패드 질화막(도 2g의 203)이 제거되면서 노출된 폴리실리콘막(207)을 산화 공정으로 산화시켜 절연물질(207)의 상부 측벽에 산화막(208)을 형성한다. 이때, 산화 공정은 700 내지 1000℃에서 습식 산화 방식으로 진행하여산화막(208)을 50 내지 100Å의 두께로 형성한다. 이로써, 측벽 산화막(205), 절연 물질(207) 및 산화막(208)으로 이루어진 소자 분리막(210)이 형성된다. 한편, 반도체 기판(201)의 표면에는 식각 공정 시 발생된 식각 손상 부위를 산화시켜 제거하기 위한 희생 산화막(209)이 형성된다.
상술한 바와 같이, 본 발명은 패드 질화막의 전체 표면을 균일하게 식각하고 식각된 두께만큼 트렌치를 포함한 전체 표면에 폴리실리콘막을 다시 형성한 후 트렌치를 절연물질로 매립하여 소자 분리막을 형성함으로써, 후속의 패드 질화막 식각 공정, 후속 세정공정 및 후속 산화막 식각 공정 시 소자 분리막의 측벽이 손상되는 것을 방지하고 산화 공정으로 폴리실리콘층을 산화시켜 소자 분리막의 측면을 보상하고 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 소자 분리 영역에 개구부가 형성된 패드 산화막 및 패드 질화막을 반도체 기판 상부에 적층 구조로 형성하는 단계;상기 소자 분리 영역에 트렌치를 형성하는 단계;상기 패드 질화막의 전체 표면을 소정 두께만큼 균일하게 식각하는 단계;상기 패드 질화막의 측벽을 포함한 전체 표면에 폴리실리콘막을 형성하는 단계;전체 상부에 절연 물질층을 형성한 후 화학적 기계적 연마 공정으로 상기 패드 질화막 상부의 상기 절연 물질층을 제거하는 단계;상기 패드 질화막을 제거하는 단계; 및상기 패드 질화막이 제거되면서 노출된 상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치를 형성한 후 상기 패드 질화막을 식각하기 전에,세정 공정을 실시한 후 측벽 산화 공정으로 상기 트렌치의 측벽 및 저면을 산화시켜 상기 트렌치를 형성하면서 발생된 식각 손상을 보상하고 상기 트렌치의측벽 및 저면을 둥글게 라운딩 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막의 식각 공정은 인산 용액을 이용한 에치 백 공정으로 실시하며, 상기 패드 질화막을 제거하는 공정, 후속 세정공정 및 후속 산화막 식각 공정 시 소자 분리막의 측벽이 식각되는 두께만큼 상기 패드 질화막의 전체 표면을 균일하게 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마 공정은 상기 패드 질화막의 상부를 연마하여 상기 반도체 기판 상부로 돌출되는 상기 소자 분리막의 높이가 500 내지 700Å이 되도록 과도하게 진행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막을 제거하고 상기 폴리실리콘막을 산화시키기 전에,세정 공정을 실시하여 상기 패드 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084332A KR100455093B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084332A KR100455093B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057571A KR20040057571A (ko) | 2004-07-02 |
| KR100455093B1 true KR100455093B1 (ko) | 2004-11-06 |
Family
ID=37350136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0084332A KR100455093B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100455093B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
-
2002
- 2002-12-26 KR KR10-2002-0084332A patent/KR100455093B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040057571A (ko) | 2004-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6277709B1 (en) | Method of forming shallow trench isolation structure | |
| US7611950B2 (en) | Method for forming shallow trench isolation in semiconductor device | |
| US6191000B1 (en) | Shallow trench isolation method used in a semiconductor wafer | |
| KR100455093B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20010046153A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100921329B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100733693B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101127033B1 (ko) | 반도체 소자 및 반도체 소자의 ｓｔｉ형 소자분리막 형성방법 | |
| KR100461328B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100486875B1 (ko) | 반도체 소자의 소자 분리막 및 그 형성 방법 | |
| KR100552852B1 (ko) | 얕은 트렌치 소자 분리 제조 방법 | |
| KR100474863B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR100545211B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100575080B1 (ko) | 소자 분리막 형성 방법 | |
| KR960013501B1 (ko) | 반도체 소자의 필드산화막 형성 방법 | |
| KR101006510B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100984854B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100587597B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100944667B1 (ko) | Ｓｔｉ 에지 모트 방지 방법 | |
| KR19990004549A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR20040050554A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR19990000070A (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR19990015449A (ko) | 반도체 장치의 소자분리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 15 |