KR100454186B1 - 자기 정렬형 투명 화소 전극을 갖는 박막 트랜지스터 및그 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 화소 셀은 기판 위에 형성된 박막 트랜지스터 구조를 구비한다. 신호 전도체는 박막 트랜지스터 구조 위에 패터닝되며, 제1 투명 전도 물질 패턴층은 신호 전도체를 덮는다. 제1 투명 전도 물질 패턴층은 박막 트랜지스터 구조의 채널 영역의 에칭시에 사용되는 패턴을 제공한다. 유전체층은 화소 셀 위에 형성되며, 아래쪽으로 제1 투명 전도 물질 패턴층에까지 이르는 비어 홀을 포함한다. 제2 투명 전도 물질층이 비어 홀을 관통하여 제1 투명 전도 물질 패턴층에 접촉하며, 이 제2 투명 전도 물질층은 트랜지스터 구조에 자기 정렬된다.
Description
본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 전체 리소그래피 단계의 수를 감소시키며, 박막 트랜지스터 어레이의 화소에 화소 전극의 대칭적인 자기 정렬(self alignment)을 제공하기 위해 후면 노광(back exposure) 및 네가티브 톤 포토레지스트(negative tone photoresist)를 사용하여 투명 전도 전극을 제조하는 방법에 관한 것이다.
액티브 매트릭스 액정 디스플레이(AMLCD: active matrix liquid crystal display)에 있어서, 광 처리 단계의 수를 감소시키고 박막 트랜지스터(TFT) 어레이의 성능을 개선하려는 강한 경제적인 동기(strong economic incentive)가 있다. 성능을 개선하는 하나의 방법으로는, TFT 및 그와 관련된 배선을 포함하는 기판으로부터 화소 전극들을 분리하도록 [광이미지 가능형(photoimageable)일 수 있는] 절연성의 투명한 평면화 폴리머막(insulating transparent planarizing polymer film)을 사용하는 것이 있다(예컨대, 발명의 명칭이 "ACTIVE MATRIX TYPE ELECTRO-OPTICAL DEVICE"인 미국 특허 제5,612,799호, 발명의 명칭이 "TFT STRUCTURE INCLUDING A PHOTO-IMAGEABLE INSULATING LAYER FOR USE WITH LCDS AND IMAGE SENSORS"인 미국 특허 제5,780,871호 및 발명의 명칭이 "ACTIVE MATRIX SUBSTRATE"인 미국 특허 제5,585,951호 참조). 이들 미국 특허들에 기재된 해결 방법은, 평면화 물질(planarizing material)이 전기적인 절연체로서 동작하여 (평면화 물질이 충분한 두께를 가지고 있다면) 용량성 결합(capacitive coupling)을 감소시키기 때문에, 화소 전극이 어드레스선을 오버랩(overlap)해도 된다는 잇점을 가지고 있다. 이것은 유용한 더 높은 개구율을 허용하지만, 필요한 광 처리 단계의 수를 감소시키지 못하기 때문에, TFT 어레이의 처리 비용을 그다지 감소시키지는 못한다. 통상적으로 필요한 광 처리 단계의 수는 평면화 폴리머(planarizing polymer)의 경우, 5번이다[예컨대, 사카모토(Sakamoto) 등의 pp.681-684 SID '96 Digest, 종(Zhong) 등의 pp.971-974 SID '98 Digest 및 나카부(Nakabu) 등의 pp.732-735 SID '99 Digest 참조]. 이러한 공정들 모두에 있어서, 최종 두 단계는 평면화 폴리머 및 투명 전도 전극 물질을 패터닝하는 단계이다.
TFT 어레이 공정에 있어서, 화소 전극과 데이터선 사이의 용량성 결합이 양 측에서 동일(대칭적)하도록 화소 전극이 데이터선(또는 신호선이라고도 칭함)에 대해 잘 정렬될 필요가 있다.
이와 같이 함으로써, 도트 반전(dot inversion) 등의 적절한 구동 반전 방식(drive inversion scheme)을 사용할 수 있게 되어, 데이터선과 화소 전극간의 크로스토크(cross-talk)(즉, 소거되지 않은 용량성 결합)에 의해 영상 품질이 열화되지 않게 된다.
따라서, 화소 전극과 어드레스선 간의 개선된 정렬을 제공하고 디스플레이 장치를 제조하는 데 필요한 광 처리 단계의 수를 감소시키는 디스플레이 장치를 제조하는 방법이 필요하다.
도 1a는 본 발명에 따라서 기판상에 형성되는 게이트 금속을 도시하는 화소 셀의 평면도.
도 1b는 본 발명에 따른 화소 셀을 1B-1B선을 따라 절취하여 도시한 횡단면도
도 2a는 본 발명에 따라서 형성되고 패터닝되는 게이트 유전체, 반도체층, 오옴 접촉층(도핑된 실리콘) 및 데이터 금속을 도시하는 도 1a의 화소 셀의 평면도.
도 2b는 본 발명에 따른 화소셀을 2B-2B선을 따라 절취하여 도시한 횡단면도.
도 3a는 본 발명에 따라서 형성되고 패터닝되는 제1 투명 전도체를 도시하는 도 2a의 화소 셀의 평면도.
도 3b는 본 발명에 따른 화소셀을 3B-3B선을 따라 절취하여 도시한 횡단면도.
도 4a는 본 발명에 따라서 게이트 유전체층상에 형성되는 제1 투명 전도체의 아래에 비어 홀을 형성하는 유전체층을 도시하는 도 3a의 화소 셀의 평면도.
도 4b는 본 발명에 따른 화소셀을 4B-4B선을 따라 절취하여 도시한 횡단면도.
도 5a는 본 발명에 따라서 제1 투명 전도체층과 접촉되어 형성되는 제2 투명 전도체 물질과, 후면 노광되고 선택적으로 정면 노광되는 네가티브 레지스트를 도 시하는 도 4a의 화소 셀의 횡단면도.
도 5b는 본 발명에 따라서 현상되는 레지스트층 및 에칭되는 제2 투명 전도체를 도시하는 도 5a의 화소 셀의 횡단면도.
도 6a는 본 발명에 따라서 제거되는 레지스트층 및 자기 정렬형 화소 전극을 형성하도록 패터닝되는 제2 투명 전도체층을 도시하는 도 5b의 화소 셀의 상면도.
도 6b는 본 발명에 따른 화소셀의 6B-6B선을 따라 절취하여 도시한 횡단면도.
도 7a는 본 발명에 따라서 기판상에 형성되는 게이트 금속을 도시하는 화소 셀의 평면도.
도 7b는 본 발명에 따른 화소셀의 7B-7B선을 따라 절취하여 도시한 횡단면도.
도 8a는 본 발명에 따라서 형성되고 패터닝되는 게이트 유전체, 반도체층, 오옴 접촉층(도핑된 실리콘) 및 데이터 금속을 도시하는 도 7a의 화소 셀의 평면도.
도 8b는 본 발명에 따른 화소셀의 8B-8B선을 따라 절취하여 도시한 횡단면도.
도 9a는 본 발명에 따라서 형성되고 패터닝되는 제1 투명 전도체를 도시하는 도 8a의 화소 셀의 상면도.
도 9b는 본 발명에 따른 화소셀의 9B-9B선을 따라 절취하여 도시한 횡단면도.
도 10a는 본 발명에 따라서 기판상에 형성되는 제1 투명 전도체의 아래에 비어 홀을 형성하는 유전체층을 도시하는 도 10a의 화소 셀의 평면도.
도 10b는 본 발명에 따른 화소셀의 10B-10B선을 따라 절취하여 도시한 횡단면도.
도 11a는 본 발명에 따라서 제1 투명 전도체층에 접촉되어 형성되는 제2 투명 전도체층 및 후면 노광되는 네가티브 레지스트를 도시하는 도 10a의 화소 셀의 횡단면도.
도 11b는 본 발명에 따라서 현상되는 레지스트층 및 에칭되는 제2 투명 전도체를 도시하는 도 10a의 화소 셀의 횡단면도.
도 12a는 본 발명에 따라서 제거되는 레지스트층 및 자기 정렬형 화소 전극을 형성하도록 패터닝되는 제2 투명 전도체층을 도시하는 도 11b의 화소 셀의 평면도.
도 12b는 본 발명에 따른 화소셀의 12B-12B선을 따라 절취하여 도시한 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
12 : 게이트 금속
14 : 게이트 절연체
16 : 비정질 Si층
18 : N+ 도핑된 Si층
20 : 데이터 금속
21 : 갭
22 : 제1 투명 전도체층
24 : 제1 투명 전도층의 일부
본 발명에 따르면, 기판상에 형성되는 박막 트랜지스터 구조 및 이 박막 트랜지스터 구조상에 패터닝되는 어드레스선[예컨대, 게이트 및 데이터(신호)선]을 갖는 화소 셀이 제공된다. 제1 투명 전도 물질 패턴층은 데이터(신호)선을 덮고 있으며, 이 제1 패턴층은 백 채널 에칭(BCE: back channel etch)형 TFT의 채널 영역을 에칭함으로써 채널 영역을 형성하기 위해 데이터 금속 및 도핑된 실리콘층을 패터닝하는데 사용된다. 유전체층 또는 유전체층들은 화소 셀 위에 형성되고, 비어 홀은 아래쪽으로 제1 투명 전도 물질 패턴층에까지 패터닝된다. 제2 투명 전도 물질층은 비어 홀을 통하여 제1 투명 전도 물질 패턴층에 접촉하기 위해 연장되며, 이 제2 투명 전도 물질층은 트랜지스터 구조에 자기 정렬된다. 자기 정렬은 네가티브 톤 포토레지스트의 후면 노광에 의해 달성되는 것이 바람직하다.
대안의 실시예에 있어서, 제1 투명 전도체 물질 패턴층은 비어 홀을 통한 제2 투명 전도체 물질층에의 접속을 제공하는 랜드부(landing portion)를 포함할 수 있다. 랜드부는 투명 물질 위에 형성될 수 있다. 투명 물질은 기판을 포함할 수 있다. 트랜지스터 구조는 게이트 유전체층을 포함할 수 있고, 랜드부는 게이트 유전체층 위에 형성될 수 있다. 제2 투명 전도 물질층은 액정 디스플레이 셀의 화소 전극을 형성하도록 패터닝될 수 있다. 트랜지스터 구조는 후면 노광 동작에 의해 제2 투명 전도 물질층의 자기 정렬을 제공하도록 불투명하게 할 수 있다. 트랜지스터 구조는 백 채널 에칭형 트랜지스터를 포함할 수 있다.
화소 셀을 형성하는 방법은 기판 위에 박막 트랜지스터 구조를 형성하는 단계와, 이 박막 트랜지스터 구조에 접속되는 신호선을 패터닝하는 단계와, 이 신호선에 접속되는 제1 투명 전도체층을 패터닝하는 단계와, 화소 셀 위에 유전체층을 침착하는 단계와, 제1 투명 전도체층의 일부를 노출시키기 위해 유전체층에 비어 홀을 형성하는 단계와, 제1 투명 전도체층에 제2 투명 전도체층을 접속하도록 유전체층의 위 및 비어 홀의 내부에 제2 투명 전도체층을 침착하는 단계와, 화소 전극을 형성하도록 제2 투명 전도체층을 패터닝하는 단계를 포함한다.
다른 방법에 있어서, 제2 투명 전도체층을 패터닝하는 단계는, 제2 투명 전도체층 위에 레지스트를 형성하는 단계와, 트랜지스터 구조를 포토 마스크로서 사용하여 레지스트를 후면 노광(back expose)하는 단계를 포함할 수 있다. 이 방법은 제2 투명 전도체층의 다른 부분을 패터닝하도록 레지스트층을 정면 노광(front expose)하는 단계를 포함할 수 있다. 제2 투명 전도체층을 패터닝하는 단계는, 제2 투명 전도체층 위에 레지스트를 형성하는 단계와, 포토 마스크를 사용하여 레지스트를 정면 노광시키는 단계를 포함할 수 있다. 기판 위에 박막 트랜지스터 구조를 형성하는 단계는, 기판 위에 게이트 금속을 형성하는 단계와, 이 게이트 금속 위에 게이트 유전체층을 형성하는 단계와, 게이트 유전체 위에 반도체층을 형성하는 단계를 포함할 수 있다. 제1 전도층은 게이트 유전체층 위에 형성된 랜드부를 포함할 수 있고, 유전체층의 위 및 비어 홀 내부에 제2 투명 전도체층을 침착하는 단계는 제1 전도체층의 랜드부와 제2 전도체층을 접속하는 단계를 포함할 수 있다. 이 방법은 반도체층에 오옴 접촉(ohmic contact)을 형성하는 단계를 포함할 수 있다. 제1 전도층은 기판 위에 형성된 랜드부를 포함할 수 있고, 유전체층의 위 및 비어 홀 내부에 제2 투명 전도체층을 침착하는 단계는 제1 전도체층의 랜드부를 제2 전도체층과 접속하는 단계를 포함할 수 있다. 제1 투명 전도체층을 패터닝하는 단계는 신호선 위에 있는 제1 투명 전도체층에 갭을 패터닝하는 단계와, 갭의 신호선을 에칭하는 단계를 포함할 수 있다. 신호선은 박막 트랜지스터 구조 위에 형성될 수 있고, 박막 트랜지스터 구조는 반도체층 및 반도체층 위에 형성된 오옴 접촉층을 포함할 수 있으며, 갭의 신호선을 에칭하는 단계는 박막 트랜지스터 구조의 채널 영역을 형성하도록 신호선을 통하고, 오옴 접촉층을 통하여 반도체 영역에까지 에칭하는 단계를 포함할 수 있다.
본 발명의 이들 및 그 밖의 목적들, 특징들 및 잇점들은 본 발명의 예시적인 실시예에 대한 이하의 상세한 설명을 첨부된 도면을 참조하여 읽으면 명백해질 것이다.
본 발명에 대해서는, 이하의 바람직한 실시예에 대한 설명부에서 도면을 참조하여 상세히 기술할 것이다.
바람직한 실시예의 상세한 설명
본 발명은 바람직하게는 후면 노광(back exposure) 및 네가티브 톤 포토레지스트(negative tone photoresist)를 사용하여 투명 전도 전극을 패터닝한다. 이 네가티브 톤 레지스트는 어레이 영역(array region)중 노광된 곳에만 남아 있다. 후면 노광법을 사용함으로써, 리소그래피(lithography)의 총 단계의 수가 감소되며, 신호선(signal line)에 대한 투명 전극(화소 전극)의 자기 정렬(self alignment)은 성능을 더욱 개선한다. 이것은 데이터선(data line)으로부터 화소 전극으로의 신호 결합이 더욱 대칭적으로 되어 오정렬(misalignment)로 인해 한쪽에서의 결합이 다른 쪽에서의 결합보다 더욱 강하게 될 가능성이 없기 때문이다. 본 발명은 액정 디스플레이(LCD), 예를 들어 액티브 매트릭스 액정 디스플레이[AMLCD: active matrix liquid crystal display]에 사용되는 것이 바람직하다.
디스플레이 장치의 어레이 영역중의 투명 전도체 패턴을 자기 정렬시키기 위한 후면 노광법에 대해서는, 본 발명의 발명자 중 한 명인 아이비엠, 인크.(IBM, Inc.)의 츠지무라(Tsujimura) 등에 의해 "Self Align Patterning Method"란 표제하에 "RD n41 n409 05-98 article 40991"에 개시되어 있다. 이 공정에서는, 투명 전극 물질이 비어 홀에 의해 노출되는 불투명 전도체 위에 잔류함으로써, 화소 전극을 TFT 어레이에 전기적으로 접속하도록 어레이 영역에서 마스크를 이용한 추가적인 정면 노광이 필요하였다. 본 발명에서는, 어레이에서 단지 한번의 후면 노광만 사용하면 되도록 두 개의 투명 전도체층을 사용하는 박막 트랜지스터(TFT) 어레이 공정 플로우를 제공한다. 따라서, 어레이 영역에서 마스크를 사용한 추가적인 정면 노광이 필요치 않다는 잇점을 갖는다.
본 발명의 방법은 기판의 후면으로부터 기판의 정면에 형성되어 있는 네가티브 레지스트로의 자외선(UV) 노광을 사용하여 투명 전극을 패터닝함으로써, TFT 액정 디스플레이(LCD) 어레이를 위한 투명 전극을 사용한다. 후면 노광 동안에 주변의 빈 공간(blank space)(화소/TFT 어레이 주위의 영역들)을 감추도록 포토 마스크가 사용되는 것이 하는 것이 바람직하다. 본 발명의 방법은 데이터선 및 게이트선(gate line)에 대한 투명 전극의 매우 정밀한 정렬을 가능케 하며, 화소에 대한 넓은 개구율이 얻어질 수 있다. 주변 영역이 포토 마스크에 기인하여 노출되지 않기 때문에, 주변 공간으로부터 제2 투명 전도체를 제거하는 추가의 단계가 필요치 않다.
이하, 유사한 참조번호는 동일 또는 유사한 구성 요소를 나타내고 있는 도면을 상세히 참조하면, 우선 도 1a 및 도 1b의 공정 플로우는 본 발명의 예시적인 일 실시예를 도시한 것이다. 기판(10)은, 예를 들어 유리(glass), 폴리머(polymer) 또는 다른 적절한 기판 물질과 같은 투명 물질을 포함한다. 게이트 금속(12)은 기판(10)에 침착되고 패터닝된다. 게이트 금속(12)은, 예를 들어 알루미늄, 몰리브덴, Al(Nd) 등을 함유할 수 있는 하나 이상의 전도층을 포함할 수 있다. 게이트 금속(12)의 패터닝은 포토리소그래피(photolithography) 및 에칭 공정에 의해 행해지는 것이 바람직하다.
도 2a 및 도 2b를 참조하면, 게이트 절연체(14), 비정질(amorphous) Si층(16), N+ 도핑된 Si층(18) 및 데이터 금속(20)이 침착된다. 게이트 절연체(14)는 이산화실리콘(silicon dioxide) 및/또는 질화실리콘(silicon nitride)을 포함하는 것이 바람직하다. 비정질 Si층(16)은 박막 트랜지스터 장치의 활성 채널 영역(active channel region)을 형성하는 반면, N+ 도핑된 Si층(18)은 박막 트랜지스터(13)의 오옴 소스 및 드레인의 오옴 접촉을 형성한다(도 3b 참조). 데이터 금속(20)은 알루미늄, 몰리브덴 또는 어드레스선(addressing line)으로서 사용하기에 적절한 다른 물질을 포함하는 것이 바람직하다.
제2 포토리소그래피 공정은 포토레지스트의 에칭 마스크를 제공하기 위해 사용된다. 습식 에칭(wet etching) 및 건식 에칭(dry etching)은 도 2b에 도시된 바와 같이, 아래쪽으로 게이트 절연체(14)에 이르기까지 다수층으로 된 적층체[즉, 비정질 Si층(16), N+ 도핑된 Si층(18), 데이터 금속(20)]를 패터닝하기 위해 실행된다.
도 3a 및 도 3b를 참조하면, 그 다음에, 제1 투명 전도체층(22)이 침착된다. 전도층(22)은 다른 투명 전도체, 예를 들어 인듐 징크 옥사이드[IZO: indium zinc oxide]도 사용될 수 있지만 인듐 틴 옥사이드[ITO: indium tin oxide]를 포함하는 것이 바람직하다. 제3 포토리소그래피 공정은 데이터 금속(20) 및 N+ 도핑된 Si층(18)과 함께 전도층(22)을 에칭하기 위한 에칭 마스크를 형성하기 위해 사용된다. 갭(21)은 데이터 금속(20) 및 N+ 도핑된 Si층(18)을 관통하여 비정질 Si층(16)의 위 또는 그 내부에서 중단되도록 에칭된다. 이 갭(21)은 N+ 도핑된 Si층(18)의 소스부와 드레인부를 분리하고, 게이트 금속(12)에 인가되는 전압에 따라서 전도되는 채널 영역(23)을 소스부와 드레인부 사이에 형성한다. 투명 전도층(22)의 일부(24)는 데이터 금속(20)을 넘어서 연장된다. 투명 전도층의 일부(24)는 이하에 기술하는 바와 같은 화소 접촉(pixel contact)을 위한 랜드부(landing)로서 사용된다. 랜드부(24) 아래에는 게이트 금속, 데이터 금속 또는 다른 불투명 물질도 없다는 것에 유의한다. 이렇게 하여, 백 채널 에칭형[BCE: back channel etch-type] TFT 장치가 형성된다.
도 4a 및 도 4b를 참조하면, 유전체층(dielectric layer)(26)(예컨대, 질화실리콘)이 선택적으로 침착될 수 있다. 유전체층(insulaton layer)(26)(존재한다면)은 무기 유전체 이온 장벽층(inorganic dielectric ion barrier layer)으로서 사용된다. 투명 폴리머층(28), 예를 들어 JSR사가 시판하는 PC403, 후지필름 올린(Fumifilm Olin)사가 시판하는 FZT-S100 또는 도쿄 오카(Tokyo Oka)사가 시판하는 TPAR 시리즈와 같은 아크릴 수지(acrylic resin)계 물질이 침착된다. 절연층(26)은, 예를 들어 질화실리콘, 산화실리콘 또는 다른 무기 절연체를 포함할 수 있다. 절연층(28)은, 예를 들어 아크릴 폴리머(acrylic polymer), 폴리아미드(polyamide), 투명 폴리머 또는 착색 폴리머(colored polymer)를 포함할 수 있다. 투명 폴리머층(28)은 감광성(photosensitive)일 수 있으며, 이 경우에 투명 폴리머층(28)을 패터닝하는 데 포토레지스트가 필요치 않게 된다. 투명 폴리머층(28) 및 절연층(26)(만일 존재한다면)은 에칭 스톱(etch stop)으로서 동작하는 제1 투명 전도체층(22)의 일부(24)를 노출시키기 위해 비어(25)를 개방하도록 패터닝된다. 또한, 제2 비어(29)는 화소 전극(23)과, 인접한 화소(도시하지 않음)의 게이트선[게이트 금속(12)]상에 형성된 저장 캐패시터(storage capacitor)를 접속시키도록 형성된다. 저장 캐패시터 온 게이트 타입(storage capacitor on gate type)의 설계를 사용하는 경우에는, 비어만(29)이 필요하다. 게이트 절연체(14)가 TFT 어레이 외측 영역에 있는 게이트 금속(12)을 노출시키도록 에칭될 수 있는데, 게이트 금속(12)과 데이터 금속(20) 사이에 제2 투명 전도체층(30)으로 전기적인 접촉을 형성하는 것이 바람직할 수 있다.
도 5a 및 도 5b를 참조하면, 제2 투명 전도체층(30)은 어레이 영역에 침착되고 패터닝된다. 도 5a 및 도 5b에 도시된 바와 같이, 네가티브 레지스트(32) 및 후면 노광(화살표 "A" 방향으로의 노광)이 자기 정렬형 화소 전극(23)(도 6a 참조)을 형성하기 위해 사용되는 것이 바람직하다. 네가티브 레지스트(32)는 스핀 코터(spin coater)에 의해 코팅되는 것이 바람직하다. 어레이 외측의 게이트 금속(12)과 데이터 금속(20) 사이에 접속이 필요치 않다면, 후면 노광 동안에 그 영역은 포토 마스크 또는 셔터(shutter)(도시하지 않음)에 의해 마스킹된다. 자외선(UV) 광은 후측면으로부터 노광되고, 베이킹(baking) 후에 네가티브 레지스트가 크로스링크(cross-link)된다. 현상제 린스(developer rinse)에서 현상한 후, 투명 전도체층(30)이 에칭된다(도 5b 참조). 그 후, 도 6a 및 도 6b에 도시된 바와 같이 포토레지스트가 제거된다. 투명 전도체층(30)으로부터 형성되는 화소 전극(23)과 데이터선(20) 사이의 오버랩이 균일하고 대칭적이기 때문에, 이미지 품질은 미보상된 크로스토크(cross-talk)가 감소됨에 따라 개선된다. 오버랩량은 후면 노광 시간 및 노광용 광원의 시준도(degree of collimation)에 의해 제어될 수 있다.
어레이 영역 외측의 게이트와 데이터 금속들 사이에 접속이 필요하다면, 포토마스크(45)를 사용하는 추가의 마스킹된 정면으로부터의 노광[예컨대, 도 5a에서의 화살표 "B" 방향으로의 광]이 어레이 영역 외측에 제2 투명 전도체층(30)을 패터닝하는 데 사용될 수 있다. 대안으로, 후면 노광 및 마스킹된 정면 노광의 조합이 사용될 수 있거나, 어레이 영역 외측의 제한된 영역에서의 후면 노광이 사용될 수 있다.(예를 들어 후면 노광만이 사용된 경우에, 예를 들어 ITO에 의해 서로 단락되는 본딩 패드가 회피된다.)
도 7a 및 도 7b를 참조하면, 본 발명의 또 다른 예시적인 실시예에 대한 또 다른 공정 플로우가 도시된다. 기판(10)은, 예를 들어 유리, 폴리머 또는 다른 적절한 기판 물질과 같은 투명 물질을 포함한다. 게이트 금속(12)은 기판(10) 상에 침착되고 패터닝된다. 게이트 금속(12)은, 예를 들어 알루미늄, 몰리브덴, Al(Nd) 등을 함유할 수 있는 하나 이상의 전도층을 포함할 수 있다. 게이트 금속(12)의 패터닝은 포토리소그래피 및 에칭 공정에 의해 수행되는 것이 바람직하다.
도 8a 및 도 8b를 참조하면, 게이트 절연체(14), 비정질 Si층(16), N+ 도핑된 Si층(18) 및 데이터 금속(20)의 침착이 실행된다. 포토리소그래피, 습식 에칭 및 건식 에칭은 아래쪽으로 게이트 금속(12)에 이르기까지 이 적층체 전체를 패터닝하기 위해 사용된다. 얇은 투명 전도층(22)에 의한 적당한 스텝 커버리지(step coverage)를 확보하기 위해, 에칭된 층 위에 다소 테이퍼 형상으로 된 측벽(tapered sidewall)(11)을 제공하는 공정을 사용하는 것이 바람직하다. 게이트 절연체(14)가 이산화실리콘 및/또는 질화실리콘을 포함하는 것이 바람직하다. 비정질 Si층(16)은 박막 트랜지스터 장치의 활성 채널 영역을 형성하는 반면, N+ 도핑된 Si층(18)은 박막 트랜지스터(13)의 오옴(ohmic) 소스 및 드레인의 접촉을 형성한다(도 9b 참조). 데이터 금속(20)은 알루미늄, 몰리브덴 또는 어드레스선으로서 사용하기에 적절한 다른 물질들을 포함하는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 이어서, 제1 투명 전도층(22)이, 예를 들어 스퍼터링법에 의해 침착된다. 투명 전도층(22)은 다른 투명 전도체, 예를 들어 인듐 징크 옥사이드(IZO)도 사용될 수 있지만, 인듐 틴 옥사이드(ITO)를 포함하는 것이 바람직하다. 제3 포토리소그래피 공정이 데이터 금속(20) 및 N+ 도핑된 Si층(18)을 따라 전도층(22)을 에칭하기 위한 포트레지스트의 에칭 마스크를 형성하기 위해 사용된다. 갭(21)은 데이터 금속(20) 및 N+ 도핑된 Si층(18)을 관통하여 비정질 Si층(16)의 위 또는 그 내부에서 중단되도록 에칭된다. 이 갭(21)은 N+ 도핑된 Si층(18)의 소스부와 드레인부를 분리하며, 게이트 금속(12)에 인가되는 전압에 따라 전도되는 채널 영역(23)을 소스부와 드레인부 사이에 형성한다. 투명 전도층(22)의 일부(24)는 데이터 금속(20)을 넘어서 연장된다. 투명 전도층의 일부(24)는 이하에 기술되는 바와 같이 화소 접촉을 위한 랜드부(landing)로서 사용된다. 게이트 금속(12) 및 데이터 금속(20)은 제1 투명 전도체층(22)에 의해 직접 접속될 수 있다는 것에 유의하라. 이렇게 하여, 백 채널 에칭형(BCE) TFT 장치(13)가 형성된다.
도 10a 및 도 10b를 참조하면, 유전체층(26), 예를 들어 질화실리콘이 선택적으로 침착될 수 있다. 유전체층(26)(존재한다면)은 무기 유전체 이온 장벽층(inorganic dielectric ion barrier layer)으로서 사용된다. 투명 폴리머층(28), 예를 들어 JSR사가 시판하는 PC403, 후지필름 올린(Fumifilm Olin)사가 시판하는 FZT-S100 또는 도쿄 오카(Tokyo Oka)사가 시판하는 TPAR 시리즈와 같은 아크릴 수지(acrylic resin)계 물질이 침착된다. 절연층(26)은, 예를 들어 질화실리콘, 이산화실리콘 또는 다른 무기 절연체를 포함할 수 있다. 절연체층(28)은, 예를 들어 아크릴 폴리머, 폴리아미드, 투명 폴리머 또는 착색 폴리머를 포함할 수 있다. 투명 폴리머층(28)은 감광성일 수 있으며, 이 경우에 투명 폴리머층(28)을 패터닝하는 데 포토레지스트가 필요치 않게 된다. 폴리머층(28)과 절연층(26)(존재한다면)은 에칭 스톱으로서 동작하는 제1 투명 전도체층(22)의 일부(24)를 노출시키기 위해 비어(27)를 개방하도록 패터닝된다. 또한, 제2 비어(29)는 인접한 화소(도시하지 않음)의 게이트선[게이트 금속(12)] 위에 형성되는 저장 캐패시터에 화소 전극(23)을 접속하도록 형성된다. 저장 캐패시터 온 게이트 타입의 설계를 사용할 때에는 제2 비어(29)만 있으면 된다.
도 11a 및 도 11b를 참조하면, 제2 투명 전도체층(30)은 네가티브 레지스트(32) 및 후면 노광(화살표 "A" 방향으로의 노광)을 사용하여 어레이 영역에 침착되고 패터닝된다. 네가티브 레지스트(32)는 스핀 코터에 의해 코팅되는 것이 바람직하다. 자외선(UV) 광은 후측면으로부터 노광되며, 베이킹 후에 네가티브 레지스트가 크로스-링크된다. 현상제 린스에서 현상한 후, 전도체층(30)이 에칭된다. 도 12a 및 도 12b에 도시된 바와 같이, 그 후 포토레지스트가 제거된다. 전도체층(30)으로부터 형성된 화소 전극(23)과 데이터선(20) 사이의 오버랩이 균일하고 대칭적이기 때문에, 이미지 품질은 비보상된 크로스토크가 감소됨에 따라 개선된다. 오버랩량은 후면 노광 시간 및 노광용 광원의 시준도에 의해 제어될 수 있다.
어레이 외측의 게이트 금속(12)과 데이터 금속(20) 간의 접속들이 제1 투명 전도층(22)에 의해 형성될 수 있기 때문에, 접속 영역이 후면 노광 동안 포토마스크(photomask) 또는 셔터(도시하지 않음)에 의해서만 마스킹되어, 제2 투명층(30)이 이들 영역에는 존재하지 않는다.
유리하게는, 본 발명에서는 평면화 폴리머상에 투명 화소 전극(23)을 갖는 TFT 어레이를 구성하기 위해 어레이 영역에서 4번의 완전한 리소그래피 단계 및 1번의 후면 노광을 사용하는 공정을 사용한다. 이 공정 플로우는 제1 투명 전도체층(예컨대, ITO 또는 다른 투명 전도체) 또는 제2 투명 전도체층(예컨대, ITO 또는 다른 투명 전도체) 중 어느 하나에 의해 어레이 영역 외측의 게이트 금속과 신호(데이터) 금속 간의 접속들을 허용한다. 도 1 내지 도 6을 참조하여, 예시적으로 설명한 바와 같이, 어레이 영역 외측의 게이트 금속과 데이터 금속 사이의 접속은 제2 투명 전도층(30)을 통하여 이루어진다. 추가적인 마스크가 어레이 영역 외부측에 사용되지 않더라도, 데이터 금속 및 게이트 금속이 제2 투명 전도층(30)의 소망하는 위치에 정확한 형상으로 형성되기 때문에, 제2 투명 전도층(30)을 패터닝하는 데 후면 노광만이 필요하다. 데이터 금속(20) 및 트랜지스터 물질들[층(16, 18)] 및 게이트 금속(12)은 후면 노광 처리에서 레지스트(32)를 패터닝하기 위한 포토마스크로서 이러한 구조가 사용될 수 있도록 불투명하다. 데이터 금속(20)은 제1 투명 전도체(22)에 접속되고, 이 제1 투명 전도체(22)는 제2 투명 전도체(30)에 접속되며, 다시 이 제2 투명 전도체(30)는 게이트 금속(12)에 접속된다. 제2 투명 전도체(30)와 게이트 금속(12) 사이의 접속은 후면 노광 공정은 게이트 금속(12)의 모서리 위에 투명 전도체(30)의 약간의 오버랩을 가져올 수 있다는 사실을 이용한다. 도 7 내지 도 12에 도시된 바와 같은 제2 예시적인 공정 플로우에 의해, 게이트 금속(12)과 데이터 금속(20)이 제1 투명 전도층(22)에 의해 직접 접속될 수 있게 된다.
자기 정렬형 투명 화소 전극을 갖는 박막 트랜지스터의 바람직한 실시예에 의해 기술하였지만(예시적인 것이지 한정하려는 것은 아님), 당업자라면 전술한 개시 내용에 근거하여 여러 가지로 수정 및 변경할 수 있다는 것에 유의한다. 따라서, 첨부된 특허청구범위에 의해 규정된 바와 같은 본 발명의 범주 및 정신 내에서, 개시된 본 발명의 특정 실시예에 대하여 여러 가지로 변경될 수 있다는 것을 잘 알 것이다. 따라서, 특허법이 요구하는 바에 따라 상세히 또한 구체적으로 개시하였으며, 특허증(Letters Patent)에 의해 보호받고자 하는 청구 대상에 대해서는 첨부된 특허청구범위에 기재하였다.
본 발명에 따르면, 화소 전극과 어드레스선 사이의 정렬을 개선시켜, 디스플레이 장치를 제조하는 데 필요한 광 처리 단계의 수를 감소시킬 수 있는 디스플레이 장치 및 그 제조 방법을 제공한다.
Claims (20)
- 화소 셀에 있어서,기판 상에 형성된 박막 트랜지스터 구조와;상기 박막 트랜지스터 구조 상에 패터닝된 신호 전도체와;상기 신호 전도체를 덮는 제 1 투명 전도 물질 패턴층으로서, 상기 박막 트랜지스터 구조의 채널 영역의 에칭시에 사용되는 패턴을 제공하는, 상기 제 1 투명 전도 물질 패턴층과,상기 화소 셀 위에 형성되며, 아래쪽으로 상기 제 1 투명 전도 물질 패턴층에까지 이르는 비어 홀을 포함하는 유전체층과;상기 제 1 투명 전도 물질 패턴층에 접촉하기 위해 상기 비어 홀을 통해 연장하는 제 2 투명 전도 물질층으로서, 상기 박막 트랜지스터 구조에 자기 정렬되는, 상기 제 2 투명 전도 물질층을 포함하는, 화소 셀.
- 제1항에 있어서, 상기 제 1 투명 전도체 물질 패턴층은 상기 비어 홀을 통하여 상기 제 2 투명 전도체 물질층에 대한 접속을 제공하는 랜드부(landing portion)를 포함하는, 화소 셀.
- 제2항에 있어서, 상기 랜드부는 투명 물질 상에 형성되는, 화소 셀.
- 제3항에 있어서, 상기 투명 물질은 상기 기판을 포함하는, 화소 셀.
- 제2항에 있어서, 상기 트랜지스터 구조는 게이트 유전체층을 포함하고, 상기 랜드부는 상기 게이트 유전체층 상에 형성되는, 화소 셀.
- 제1항에 있어서, 상기 제 2 투명 전도 물질층은 액정 디스플레이 셀의 화소 전극을 형성하도록 패터닝되는, 화소 셀.
- 제1항에 있어서, 상기 트랜지스터 구조는 후면 노광 동작(back-exposure operation)에 의해 상기 제 2 투명 전도 물질층의 자기 정렬(self-alignment)을 제공하도록 불투명(opaque)한, 화소 셀.
- 제1항에 있어서, 상기 트랜지스터 구조는 백 채널 에칭형(back channel etch-type) 트랜지스터를 포함하는, 화소 셀.
- 화소 셀을 형성하는 방법에 있어서,기판 위에 박막 트랜지스터 구조를 형성하는 단계와;상기 박막 트랜지스터 구조에 접속되는 신호선을 패터닝하는 단계와;상기 신호선에 접속되는 제 1 투명 전도체층을 패터닝하는 단계와;상기 화소 셀 위에 유전체층을 침착하는 단계와;상기 유전체층 내에 상기 제 1 투명 전도체층의 일부를 노출시키는 비어 홀을 형성하는 단계와;상기 제 1 투명 전도체층에 제 2 투명 전도체층을 접속하도록 상기 유전체층 위 및 상기 비어 홀 내부에 제 2 투명 전도체층을 침착하는 단계와;화소 전극을 형성하기 위해 상기 제 2 투명 전도체층을 패터닝하는 단계를 포함하며,상기 제 2 투명 전도체층을 패터닝하는 단계는, 상기 제 2 투명 전도체층 상에 레지스트를 형성하는 단계와, 상기 트랜지스터 구조를 포토 마스크로서 사용하여 상기 레지스트를 후면 노광하는 단계를 포함하는, 화소 셀 형성 방법.
- 삭제
- 제9항에 있어서, 상기 제 2 투명 전도체층의 다른 일부들을 패터닝하도록 상기 레지스트층을 정면 노광(front exposing)하는 단계를 더 포함하는, 화소 셀 형성 방법.
- 제9항에 있어서, 상기 제 2 투명 전도체층을 패터닝하는 단계는 상기 제2 투명 전도체층 상에 레지스트를 형성하는 단계와, 상기 레지스트를 포토 마스크를 사용하여 정면 노광하는 단계를 포함하는, 화소 셀 형성 방법.
- 제9항에 있어서, 상기 기판 상에 상기 박막 트랜지스터 구조를 형성하는 단계는,상기 기판 상에 게이트 금속을 형성하는 단계와;상기 게이트 금속 위에 게이트 유전체층을 형성하는 단계와;상기 게이트 유전체 상에 반도체층을 형성하는 단계를 포함하는, 화소 셀 형성 방법.
- 제13항에 있어서, 상기 제 1 전도층은 상기 게이트 유전체층 위에 형성된 랜드부를 포함하고, 상기 유전체층의 위 및 상기 비어 홀 내부에 상기 제 2 투명 전도체층을 침착하는 단계는 상기 제 1 전도체층의 상기 랜드부와 상기 제 2 전도체층을 접속하는 단계를 포함하는, 화소 셀 형성 방법.
- 제13항에 있어서, 상기 반도체층에 오옴(ohmic) 접촉들을 형성하는 단계를 더 포함하는, 화소 셀 형성 방법.
- 제9항에 있어서, 상기 제1 전도층은 상기 기판 위에 형성된 랜드부를 포함하고, 상기 유전체층의 위 및 상기 비어 홀 내부에 상기 제2 투명 전도체층을 침착하는 단계는 상기 제 1 전도체층의 상기 랜드부를 상기 제 2 전도체층과 접속하는 단계를 포함하는, 화소 셀 형성 방법.
- 제9항에 있어서, 상기 제 1 투명 전도체층을 패터닝하는 단계는,상기 신호선 위에 있는 상기 제 1 투명 전도체층에 갭(gap)을 패터닝하는 단계와;상기 갭의 상기 신호선을 에칭하는 단계를 포함하는, 화소 셀 형성 방법.
- 제9항에 있어서, 상기 신호선은 상기 박막 트랜지스터 구조 상에 형성되며, 상기 박막 트랜지스터 구조는 반도체층 및 상기 반도체층 위에 형성된 오옴 접촉층을 포함하고, 상기 갭의 상기 신호선을 에칭하는 단계는 상기 박막 트랜지스터 구조의 채널 영역을 형성하도록 상기 신호선을 관통하고, 상기 오옴 접점층을 관통하여 상기 반도체 영역에까지 에칭하는 단계를 포함하는, 화소 셀 형성 방법.
- 화소 셀에 있어서,기판 위에 형성된 박막 트랜지스터 구조와;상기 박막 트랜지스터 구조 위에 형성된 신호 전도체와;상기 신호 전도체 위에 형성된 제 1 투명 전도 물질층과,상기 제 1 투명 전도 물질층 위에 형성된 유전체 층으로서, 아래쪽으로 상기 제 1 투명 전도 물질층에까지 이르는 비어 홀을 포함하는, 상기 유전체층과;상기 유전체 층 위에 형성된 제 2 투명 전도 물질층으로서, 상기 제 1 투명 전도 물질층에 접촉하기 위해 상기 비어 홀을 통해 연장하고, 상기 박막 트랜지스터 구조에 자기 정렬되는, 상기 제 2 투명 전도 물질층을 포함하는, 화소 셀.
- 제19항에 있어서,상기 박막 트랜지스터 구조는 드레인 전극 및 소스 전극을 포함하고, 상기 제 1 투명 전도 물질층은 상기 드레인 전극 및 상기 소스 전극 위에 형성되는, 화소 셀.
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