KR100452947B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI(Silicon on Insulator) 기판에 제조하는 방법에 관한 것으로, 고전압 및 저전압 소자의 웰영역의 일부분에 소스/드레인을 형성하여 서브마이크론급 아날로그 CMOS 제조 공정 기술과의 호완성을 가지며, 트렌치 구조의 캐패시터를 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한다. 또한, 본 발명은 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성함으로써 공정이 간편해지도록 한다.
Description
본 발명은 고전압 소자, 저전압 소자 및 캐패시터를 포함하는 반도체 소자의제조 방법에 관한 것으로, 더욱 상세하게는 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하여 서브마이크론급 아날로그 CMOS 소자의 제조 공정과 호완성을 갖도록 하며, 동시에 캐패시터를 트렌치 구조로 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
종래에는 고전압 소자, 저전압 소자 및 캐패시터를 포함하는 반도체 소자를 제조하기 위해 도 1에 도시된 바와 같이 p형 기판(101), 산화막 매몰층(102) 및 n형 실리콘 소자영역(silicon device region)(103)이 적층된 구조의 SOI 기판 상에 소정의 마스크 패턴(도시되지 않음)을 형성한 후 노출된 부분의 실리콘 소자영역(103)을 식각하여 고전압 소자영역(A)과 저전압 소자영역(B) 간의 소자격리영역(D)에 트렌치(104)를 형성한다.
전체 상부면에 산화막(도시되지 않음)을 형성한 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 n 표류영역(drift region)을 정의한다. 노출된 부분의 실리콘 소자영역(103)에 인(P) 이온을 주입하고 감광막을 제거한 다음 열처리를 하면 n 표류영역(105)이 형성된다. 소정의 마스크를 이용한 이온 주입공정을 통해 고전압 소자용 p웰(106) 및 저전압 소자용 p웰(107)을 각각 형성한다.
소정 온도 및 N2가스 분위기에서 열처리 공정을 수행하여 고전압 소자의 n 표류영역(105)과 p웰(106) 그리고 저전압 소자의 p웰(107)에 주입된 불순물 이온을 확산시킨다.
고전압 소자의 일부 영역에 필드산화막(109)을 형성한다. 전체 상부면에 산화막(도시되지 않음)을 성장시킨후 고전압 소자(nLDMOS, n-channel lateral double diffused MOS) 및 저전압 소자(nMOS)의 문턱전압을 조절하기 위해 채널영역의 실리콘 소자영역(103)에 붕소(BF2) 이온을 주입한다. 고전압 nLDMOS 소자영역(A)과 nMOS 소자영역(B)에는 일정 두께의 게이트 산화막(110)을 동시에 형성한 후 게이트 전극 및 캐패시터의 하부전극을 형성하기 위해 전체 상부면에 1차 다결정실리콘을 증착하고 불순물 이온을 도핑한다. 감광막(도시되지 않음)을 도포한 후 사진전사 및 식각공정을 실시하여 nLDMOS 소자영역(A)에는 다결정실리콘막으로 이루어진 게이트 전극(112a)을, nMOS 소자영역(B)에는 다결정실리콘막으로 이루어진 게이트 전극(112b)을 각각 형성한다. 이때 캐패시터 영역(C)에는 다결정실리콘막으로 이루어진 하부전극(112c)이 형성된다.
전체 상부면에 산화막(도시되지 않음)을 성장시킨 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 nLDMOS 소자와 nMOS 소자의 경우 n+ 소스/드레인 영역을 정의한다. 노출된 부분의 실리콘 소자영역(103)에 비소(As) 이온을 주입하여 n+ 불순물에 의한 nLDMOS 소자와 nMOS 소자의 소스/드레인(113a 및 113b)을 각각 형성한다.
감광막을 제거한 후 캐패시터의 절연막(114)을 형성하고 전체 상부면에 2차 다결정실리콘막(115)을 형성하고 불순물 이온을 도핑한다. 2차 다결정실리콘막(115) 상에 감광막(도시되지 않음)을 도포하고 사진전사 및 식각공정으로 2차 다결정실리콘막(115)을 패터닝하여 캐패시터의 상부전극(115)을 형성한다. 이어서 감광막을 제거하고 열처리한다.
전체 상부면에 층간절연막(116)을 형성하면 소자격리영역(D)에 형성된 트렌치(104) 내에는 층간절연막(116)으로 소자격리막이 채워진다. 이어서 층간절연막(116) 상에 감광막(도시되지 않음)을 도포하고 콘택 마스크를 사용한 사진전사공정으로 감광막을 패터닝한다. 패터닝된 감광막을 식각 마스크로 사용한 건식식각 공정으로 층간절연막(116)을 식각하여 LDMOS 소자의 n+ 소스/드레인(113a), nMOS 소자의 n+ 소스/드레인(113b), 캐패시터의 하부전극(112c) 및 상부전극(115)이 노출되도록 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 상부면에 금속층을 형성하고, 금속층을 사진전사 및 식각공정으로 패터닝하여 고전압 LDMOS 소자의 소오스 전극(117a)과 드레인 전극(117b), nMOS 소자의 소오스 전극(117c)과 드레인 전극(117d)을 형성하는 동시에 각 소자의 게이트 금속 전극(도시되지 않음)들을 형성하며, 수동소자인 캐패시터의 하부 금속전극(117e)과 상부 금속전극(117f)을 각각 형성한다.
그런데 SOI 기판을 사용한 종래의 집적화 공정에서는 고전압 및 저전압 소자의 소스 및 드레인을 형성하기 위해 이온을 주입한 후 고온에서 열처리하여 접합깊이를 SOI 기판의 실리콘 소자영역의 두께까지 확산시키기 때문에 서브마이크론급 아날로그 CMOS 제조공정 기술과의 호완이 어렵다.
또한, 캐패시터가 절연막 위에 평면 구조로 제작되기 때문에 기판에서 캐패시터가 차지하는 면적이 넓다. 특히, 무기 ELD(Electroluminescent Display)픽셀(Pixel)의 경우에는 저전압 소자로 구성되는 스위칭 MOS 소자의 누설전류가 증가함에 따라 픽셀용으로 큰 용량의 캐패시턴스를 갖는 스토러지 캐패시터가 필요하게 되는데, 이에 따라 스토러지 캐패시터가 차지하는 면적이 더욱 증가된다. 따라서 종래의 공정을 적용할 경우 스위칭 MOS 소자의 누설전류를 최소화할 수 있는 공정상의 제어가 요구되지만, 누설전류가 다소 증가될 경우 누설전류의 허용마진을 고려할 때 큰 면적의 평판형 캐패시터가 필요하기 때문에 결과적으로 픽셀의 크기는 증가하고 픽셀의 해상도는 감소하게 된다.
따라서 본 발명은 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하고, 동시에 캐패시터를 트렌치 구조로 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판, 산화막 매몰층 및 실리콘 소자영역이 적층된 구조의 SOI 기판을 이용한 반도체 소자의 제조 방법에 있어서, 상기 실리콘 소자영역을 패터닝하여 고전압 소자영역과 저전압 소자영역 간의 소자격리영역 및 캐패시터 형성영역에 트렌치를 각각 형성하는 단계와, 상기 고전압 소자영역의 상기 실리콘 소자영역에 제 1 도전형의 표류영역을 형성하는 단계와, 상기 고전압 소자영역의 표류영역 내에 제 2 도전형의 웰을 형성하고 상기 저전압 소자영역의 상기 실리콘 소자영역에 제 2 도전형의 웰을 형성하는 단계와, 상기 소자격리영역의 트렌치 내에 소자격리막을 형성하는 단계와, 상기 고전압 소자영역의 상기 실리콘 소자영역에 필드산화막을 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역에 문턱전압 조절용 채널이온을 각각 주입하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역 상부에 게이트 산화막을 각각 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 채널영역 상부에는 게이트 전극을 형성하는 동시에 트렌치 구조의 상기 캐패시터 형성영역에는 하부전극을 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 웰 내에 소스 및 드레인을 각각 형성하는 단계와, 상기 캐패시터 형성영역의 하부전극 상에 절연막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 캐패시터 형성영역의 트렌치 형성을 위해 상기 캐패시터 형성영역의 상기 실리콘 소자영역이 정사각형 또는 직사각형 형태로 패터닝되는 것을 특징으로 한다.
상기 소자격리막을 형성하는 단계로부터 상기 고전압 소자영역의 표류영역 및 웰 그리고 저전압 소자영역의 웰에 주입된 이온을 확산시키기 위해 열처리하는 단계를 더 포함하며, 상기 게이트 전극을 형성하는 단계로부터 상기 고전압 소자영역 및 저전압 소자영역의 상기 웰 내에 LDD 영역을 각각 형성하는 단계를 더 포함하는 것을 특징으로 한다.
도 1은 SOI 기판을 이용한 종래 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 SOI 기판을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 도 2b에 도시된 캐패시터의 트렌치 구조를 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101: 기판
2, 102: 산화막 매몰층
3, 103: 실리콘 소자영역
4, 4a: 산화막
5: 저온 산화막
6a, 6b, 104: 트렌치
7, 105: n 표류영역
8, 106: 고전압 소자의 p웰
9, 107: 저전압 소자의 p웰
10: 소자격리막
11, 109: 필드산화막
12, 13, 110, 111: 게이트 산화막
14a, 14b, 112a, 112b: 게이트 전극
14c, 112c: 하부 전극
15a, 15b: LDD 영역
16a, 16b: 측벽산화막
17a, 17b, 113a, 113b: 소스 및 드레인
18, 114: 절연막
19, 115: 상부 전극
20, 116: 층간절연막
21a, 21b, 21c, 21d: 콘택홀
22a, 22c, 117a, 117c: 소오스 전극
22b, 22d, 117b, 117d: 드레인 전극
22e, 117e: 하부 금속전극
22f, 117f: 상부 금속전극
본 발명은 고전압 및 저전압 소자, 캐패시터를 구비하는 반도체 소자를 제공한다. 고전압 소자로는 100V급 이상의 nLDMOS 소자를 구비한다. 고전압 소자는 저전압 소자에 비해 두께가 두꺼운 게이트 산화막을 가지며, 다결정실리콘막으로 이루어진 게이트 전극이 필드산화막의 일부분까지 확장되어 RESURF(reduced surface field) 작용을 함으로서 소자의 내압이 높다. 그리고 n 표류영역과 채널영역, p웰 내의 일부분에 소스와 드레인이 형성된다. 저전압 소자로는 5V급의 nMOS 소자를 구비한다. 저전압 소자는 고전압 소자에 비해 두께가 얇은 게이트 산화막을 가지며, 고전압 소자와 마찬가지로 p웰 내의 일부분에 소스와 드레인이 형성된다. 캐패시터는 트렌치형 구조로서, 다결정실리콘막으로 이루어진 상부전극과 하부전극의 사이에 저온산화막으로 이루어진 절연막이 구비되며, 종래의 평판형 캐패시터보다 단위 면적당 높은 정전용량을 가진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, SOI 기판 상에 고전압 및 저전압 소자와 캐패시터를 제조하는 공정을 순차적으로 도시한다.
도 2a를 참조하면, p형 기판(1), 산화막 매몰층(2) 및 p형 실리콘 소자영역(silicon device region)(3)이 적층된 구조의 SOI 기판 상에 300 내지 400Å 두께의 산화막(4)을 성장시킨다.
도 2b를 참조하면, 산화막(4) 상에 저압화학기상증착법(LPCVD)으로 4000Å 두께의 저온산화막(5)을 형성한 후 저온산화막(5) 상에 감광막(photoresist; 도시되지 않음)을 도포한다. 소정의 마스크를 이용한 사진전사공정으로 고전압 소자영역(A)과 저전압 소자영역(B) 간의 소자격리영역(D)과, 캐패시터 형성영역(C)의 트렌치 영역을 정의하기 위해 감광막을 패터닝한다. 패터닝된 감광막을 식각마스크로 이용하여 노출된 부분의 저온산화막(5)을 건식 식각한 후 감광막을 제거한다. 계속해서 노출된 부분의 실리콘 소자영역(3)을 식각하여 고전압 LDMOS 소자 형성영역(A)과 저전압 nMOS 소자 형성영역(B) 간의 소자격리영역(D)에는 트렌치(6a)를, 캐패시터 형성영역(C)에는 다수의 트렌치(6b)를 형성한다. 이 때 캐패시터 형성영역(C)에 트렌치(6b)를 형성하기 위해 도 3a에 도시된 바와 같이 저온산화막(5)을 정사각형 구조로 패터닝하거나 도 3b에 도시된 바와 같이 직사각형 구조로 패터닝한다.
도 2c를 참조하면, 저온산화막(5)과 산화막(4)을 제거한 후 트렌치(6a 및 6b)를 포함하는 전체 상부면에 300 내지 400Å 두께의 산화막(4a)을 다시 성장시킨다. 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 n 표류영역(drift region)을 정의한 후 노출된 부분의 실리콘 소자영역(3)에 인(P) 이온을 2.0x1011내지 5.0x1012cm-2의 도우즈로 주입하고 감광막을 제거한다. 이 후 1150℃의 온도 및 N2가스 분위기에서 열처리를 하면 n 표류영역(7)이 형성된다. 고전압 소자의 채널 형성을 위해 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 p웰 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 붕소(B) 이온을 주입하여 고전압 소자용 p웰(8)을 형성한다. 감광막을 제거한 후 nMOS 소자의 제작을 위해 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 p웰 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 붕소(B) 이온을 주입하여 저전압 소자용 p웰(9)을 형성한다. 이어서 감광막을 제거한 후 전체 상부면에 4000 내지 6000Å 두께의 저온산화막(10)을 증착한다. 저온산화막(10) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 소자격리영역(D)을 정의하고, 노출된 부분의 저온산화막을 식각한 후 감광막을 제거하면 소자격리영역(D)의 트렌치(6a)내에 소자격리막(10)이 형성된다.
도 2d를 참조하면, 1150℃의 온도 및 N2가스 분위기에서 열처리 공정을 수행하여 고전압 소자의 n 표류영역(7) 및 p웰(8) 그리고 저전압 소자의 p웰(9)에 주입된 이온을 확산시킨다. 산화막(4a)을 제거하고 전체 상부면에 300 내지 400Å 두께의 산화막(도시되지 않음)을 다시 성장시킨다. 산화막 상에 약 1600Å 두께의 질화막(도시되지 않음)을 증착한 후 감광막(도시되지 않음)을 도포하고 사진전사공정으로 소자의 활성영역(active region)을 정의한다. 노출된 부분의 질화막을 건식식각하면 소자의 활성영역과 캐패시터 형성영역(C)에는 질화막이 남고 고전압 소자의 일부 영역에 실리콘 소자영역(3)이 노출된다. 감광막을 제거한 후 노출된 실리콘 소자영역(3)에 6000 내지 7000Å의 산화막을 성장시키면 고전압 소자의 일부 영역에 필드산화막(11)이 형성된다. 질화막과 잔류된 산화막을 각각 습식식각으로 제거한다. 전체 상부면에 200Å 두께의 산화막(도시되지 않음)을 성장시킨후 고전압 소자(nLDMOS) 및 저전압 소자(nMOS)의 문턱전압을 조절하기 위해 채널영역의 실리콘 소자영역(3)에 붕소(BF2) 이온을 1 내지 2x1013cm-2도우즈로 주입한다. 감광막(도시되지 않음)을 도포하고 사진전사공정을 통해 nMOS 소자의 게이트 영역과 캐패시터 영역(C)의 산화막을 습식식각으로 제거한 후 감광막을 제거한다. 이어서 전체 상부면에 약 170Å 두께의 게이트 산화막을 성장시키면 고전압 nLDMOS 소자영역(A)에는 두꺼운 게이트 산화막(13)이, nMOS 소자영역(B)에는 얇은 두께의 게이트 산화막(12)이 형성된다. 게이트 전극 및 캐패시터의 하부전극을 형성하기 위해 전체 상부면에 1차 다결정실리콘(14)을 3000 내지 4000Å의 두께로 증착하고 POCl3을 도핑한다. 감광막을 도포한 후 사진전사 및 식각공정을 실시하여 nLDMOS 소자영역(A)에는 다결정실리콘막으로 이루어진 게이트 전극(14a)을, nMOS 소자영역(B)에는 다결정실리콘막으로 이루어진 게이트 전극(14b)을 각각 형성한다. 이때 캐패시터 영역(C)에는 다결정실리콘막으로 이루어진 하부전극(14c)이 형성된다.
도 2e를 참조하면, nLDMOS 소자 및 nMOS 소자의 LDD(lightly doped drain) 영역을 형성하기 위해 감광막(도시되지 않음)을 도포하고 사진전사공정을 실시하여 nLDD 영역을 정의한 후 노출된 부분의 실리콘 소자영역(3)에 인(P) 이온을 2x1013cm-2의 도우즈로 주입하여 nLDMOS 소자 및 nMOS 소자의 nLDD 영역(15a 및 15b)을 각각 형성한다. 감광막을 제거한 후 전체 상부면에 4000Å 두께의 저온산화막을 증착하고 반응성 이온식각(Reactive Ion Etching) 공정을 실시하여 nLDMOS 소자의 게이트 전극(14a)과 nMOS 소자의 게이트 전극(14b) 가장자리에 측벽산화막(16a 및 16b)이 형성되도록 한다.
도 2f를 참조하면, 전체 상부면에 100 내지 200Å 두께의 산화막(도시되지않음)을 성장시킨 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 nLDMOS 소자와 nMOS 소자의 경우 n+ 소스/드레인 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 비소(As) 이온을 주입하여 n+ 불순물에 의한 nLDMOS 소자와 nMOS 소자의 소스/드레인(17a 및 17b)을 각각 형성한다. 이때 nLDMOS 소자의 소스/드레인(17a)은 p웰(8) 내의 일부분에 형성되고, nMOS 소자의 소스/드레인(17b)은 p웰(9) 내의 일부분에 형성된다.
감광막을 제거하고 캐패시터의 절연막을 형성하기 위해 300 내지 600Å 두께의 저온산화막(18) 및 약 2000Å 두께의 2차 다결정실리콘막(19)을 순차적으로 형성하고 2차 다결정실리콘막(19)에 POCl3을 도핑한다. 2차 다결정실리콘막(19) 상에 감광막(도시되지 않음)을 도포하고 사진전사 및 식각공정으로 2차 다결정실리콘막(19)을 패터닝하여 캐패시터의 상부전극(19)을 형성한다. 이어서 감광막을 제거하고 900℃의 온도에서 열처리한다.
도 2g를 참조하면, 전체 상부면에 6000Å 두께의 층간절연막(20)을 저온에서 증착시킨다. 여기서 층간절연막(20)은 1500Å 두께의 TEOS 산화막과 4500Å 두께의 BPSG(boron phosphorus silicate glass)막으로 형성한다.
층간절연막(20) 상에 감광막(도시되지 않음)을 도포하고 콘택 마스크를 사용한 사진전사공정으로 감광막을 패터닝하고, 패터닝된 감광막을 식각 마스크로 사용한 건식식각 공정으로 층간절연막(20)을 식각하여 고전압 LDMOS 소자의 n+ 소스/드레인(17a)이 노출되는 콘택홀(21a), nMOS 소자의 n+ 소스/드레인(17b)이 노출되는콘택홀(21b), 하부전극(14c)이 노출되는 콘택홀(21c) 및 상부전극(19)이 노출되는 콘택홀(21d)을 각각 형성한다.
이어서 감광막을 제거하고 950℃의 온도 및 N2가스 분위기에서 열처리한 다음 콘택홀(21a, 21b, 21c, 21d)이 매립되도록 전체 상부면에 금속층을 형성하고, 금속층을 사진전사 및 식각공정으로 패터닝한 후 감광막을 제거하면 고전압 LDMOS 소자의 소오스 전극(22a)과 드레인 전극(22b), nMOS 소자의 소오스 전극(22c)과 드레인 전극(22d)이 형성되는 동시에 각 소자의 게이트 금속 전극(도시되지 않음)들이 형성되며, 수동소자인 캐패시터의 하부 금속전극(22e)과 상부 금속전극(22f)이 각각 형성된다.
마지막으로 금속을 열처리하면 본 발명에서 제시한 바와 같이 고전압 및 저전압 소자를 포함하는 반도체 소자가 제작된다.
상기한 바와 같이 본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI 기판에 제조하는 방법을 제공한다. 고전압 소자의 경우 n 표류영역을 형성시킨 후 채널형성을 위해 p 웰을 측면으로 확산시켜 채널길이를 조절하며, 다결정실리콘막으로 이루어진 게이트 전극의 길이, n 표류영역 및 p 웰의 불순물 농도 분포, 소자 구조 등을 최적화시키는 것이 중요하다. 그리고 서브마이론급 저전압 소자의 경우 p웰의 불순물 농도 등을 최적화하기 위해 이온주입 조건 및 열처리 온도 등이 중요하다. 여기서 고전압 및 저전압 소자에서 소스와 드레인은 모두 p웰 내에 각각 형성되므로 SOI 기판의 실리콘 소자영역의 두께를 고려하여공정을 최적화하여야 한다.
또한, 트렌치형 캐패시터의 경우 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성하는데, 이때 트렌치 간의 폭을 후속 산화막 성장 및 식각 공정을 고려하여 최적화하는 것이 중요한 기술적 과제이다.
상술한 바와 같이 본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI 기판에 제조하는 방법을 제공한다. 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하여 서브마이크론급 아날로그 CMOS 소자의 제조 공정과 호완성을 갖도록 하며, 캐패시터를 트렌치 구조로 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한다. 본 발명에서는 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성함으로써 공정이 간편해진다.
본 발명은 무기 ELD의 픽셀 및 구동회로(IC)의 제조 분야에 적용되며, 공정의 미세화 및 최적화를 통해 디스플레이의 픽셀 해상도를 높일 수 있다. 그 밖에 SOI 기판을 사용하는 고전압, 고속 및 고성능이 요구되는 각종 구동회로(IC) 소자에도 광범위하게 사용될 수 있다.
Claims (4)
- 실리콘 기판, 산화막 매몰층 및 실리콘 소자영역이 적층된 구조의 SOI 기판을 이용한 반도체 소자의 제조 방법에 있어서,상기 실리콘 소자영역을 패터닝하여 고전압 소자영역과 저전압 소자영역 간의 소자격리영역 및 캐패시터 형성영역에 트렌치를 각각 형성하는 단계와,상기 고전압 소자영역의 상기 실리콘 소자영역에 제 1 도전형의 표류영역을 형성하는 단계와,상기 고전압 소자영역의 표류영역 내에 제 2 도전형의 웰을 형성하고 상기 저전압 소자영역의 상기 실리콘 소자영역에 제 2 도전형의 웰을 형성하는 단계와,상기 소자격리영역의 트렌치 내에 소자격리막을 형성하는 단계와,상기 고전압 소자영역의 상기 실리콘 소자영역에 필드산화막을 형성하는 단계와,상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역에 채널이온을 각각 주입하는 단계와,상기 고전압 소자영역에 두꺼운 게이트 절연막과 상기 저전압 소자영역에 얇은 게이트 산화막을 각각 형성하는 단계와,상기 고전압 소자영역 및 저전압 소자영역의 채널영역 상부에는 게이트 전극을 형성하는 동시에 트렌치 구조의 상기 캐패시터 형성영역에는 하부전극을 형성하는 단계와,상기 고전압 소자영역 및 저전압 소자영역의 웰 내에 소스 및 드레인을 각각 형성하는 단계와,상기 캐패시터 형성영역의 하부전극 상에 절연막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 캐패시터 형성영역의 트렌치 형성을 위해 상기 캐패시터 형성영역의 상기 실리콘 소자영역이 정사각형 또는 직사각형 형태로 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소자격리막을 형성하는 단계로부터 상기 고전압 소자영역의 표류영역 및 웰 그리고 저전압 소자영역의 웰에 주입된 이온을 확산시키기 위해 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 고전압 소자영역의 두꺼운 게이트 절연막과 상기 저전압 소자영역의 얇은 게이트 절연막은 상기 고전압 소자를 포함하는 상기 저전압 소자영역 상에 산화막을 형성하는 단계와,상기 고전압 소자 및 저전압 소자의 문턱전압 조절을 위해 도펀트를 이온주입하는 단계와,상기 저전압 소자영역에 형성된 상기 산화막을 제거하는 단계와,상기 저전압 소자를 포함하는 상기 고전압 소자영역에 잔류하는 상기 산화막 상에 추가로 산화막을 형성하는 단계를 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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