KR100451033B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것으로서, 본 발명의 반도체 소자의 제조방법은 살리사이드 구조 및 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판의 각각 영역 상에 트랜지스터들을 형성하는 단계와, 상기 비 살리사이드 구조의 트랜지스터 형성 영역 상에 살리사이드 마스크층을 형성하는 단계와, 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계와, 상기 기판 전면에 식각 방지막층 및 절연막층을 차례로 형성하는 단계와, C4F8가스와 CHF3가스가 0.6∼0.8 : 1로 혼합된 혼합 가스를 이용하여 상기 살리사이드 구조의 절연막층, 식각 방지막층 및 살리사이드 마스크층을 식각 제거함과 동시에 상기 비 살리사이드 구조의 절연막층 및 식각 방지막층을 식각 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Fabricating method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 기하학적 크기가 미세화 됨에 따라 게이트, 소스 및 드레인 영역 등의 면적이 감소되고, 소자의 크기를 줄임에 따라 소스와 드레인 접합을 보다 얇게 하게 되어 고저항 영역이 초래된다. 이러한 소스/드레인 영역과 다결정 실리콘 영역의 저항을 본질적으로 줄이기 위한 방법으로 살리사이드(self aligned silicide; salicide) 공정이 이용되고 있다. 현재 MOSFET 소자에 있어서, 폴리 게이트 전극과 소스/드레인 영역에 살리사이드를 형성하여 소자의 동작 특성을 향상시키는 기술은 일반화되어 있으며, 로직 소자에서는 살리사이드 구조의 트랜지스터와 비 살리사이드(non-salicide) 구조의 소자가 동일 칩 내에 만들어지고 있다.
종래의 살리사이드 공정을 이용한 반도체 로직 소자의 제조방법을 설명하면 도 1 내지 3에 도시한 바와 같다.
먼저 도 1에 도시한 바와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판(101)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리막(102)을 형성한다. 이와 같은 소자 격리막(102)의 형성 공정으로 실제 소자가 형성될 활성 영역(active region)을 정의한다.
이어, 상기 활성 영역에 산화막, 폴리 실리콘층을 순차적으로 형성하고 선택적으로 패터닝하여 게이트 산화막(103), 게이트 전극(104)을 형성한다. 그리고, 상기 게이트 전극(104)의 측면에 게이트 측벽(105)을 형성하고 게이트 전극(104)의 양측 활성 영역에 소스/드레인 영역(106)을 형성한다.
이어, 상기 기판 전면에 살리사이드 방어용 산화막을 형성하고 살리사이드가 형성되지 않는 부분에만 남겨 살리사이드 마스크층(107)을 형성한다. 그리고 기판(101) 전면에 살리사이드 형성용 금속 물질층을 증착하고 어닐 공정으로 살리사이드층(108)을 형성한다. 여기서, 상기 살리사이드층(108)은 살리사이드 영역에만 형성된다.
이어서, 도 2에 도시한 바와 같이 기판(101) 전면에 식각 방지막층(109)을 형성하고 상기 식각 방지막층(109) 상에 평탄용 절연층으로 BPSG(Boron Phosphorous Silica Glass)(110)를 형성한다. 이어, 도 3에 도시한 바와 같이 포토리소그래피 공정으로 상기 BPSG(110), 식각 방지막층(109)을 선택적으로 식각하여 콘택홀(111)을 형성한다. 이 때, 상기 식각 방지막층(109)으로는 일반적으로 실리콘 질화물(SiNx)이 이용된다. 또한, 상기 콘택홀(111)을 형성하기 위한 식각 방법으로 일반적으로 CO 가스를 이용한 RIE(Reactive Ion Etching) 방법을 이용한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
식각 방지막층으로 일반적으로 사용되는 실리콘 질화물은 굴절률이 높기 때문에 광특성을 요구하는 이미지 센서에는 적용하기 어려운 점이 있다.
또한, CO 가스를 이용하여 절연막층, 식각 방지막층인 실리콘 질화물을 차례로 식각하여 콘택홀을 형성할 시에, 콘택홀 주변에 폴리머성 CO 가스로 인해 주름(Striation) 현상이 발생될 뿐만 아니라, 상기 실리콘 질화물의 식각에 추가적인 공정이 요구되는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1 내지 3는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4 내지 7는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 절연 기판 202 : 소자 격리막
203 : 게이트 산화막 204 : 게이트 전극
205 : 게이트 측벽 206 : 소스/드레인
207 : 살리사이드 마스크층 208 : 살리사이드층
209 : 식각 방지막층 210 : 절연막층
211 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 살리사이드 구조 및 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판의 각각 영역 상에 트랜지스터들을 형성하는 단계와, 상기 비 살리사이드 구조의 트랜지스터 형성 영역 상에 살리사이드 마스크층을 형성하는 단계와, 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계와, 상기 기판 전면에 식각 방지막층 및 절연막층을 차례로 형성하는 단계와, C4F8가스와 CHF3가스가 0.6∼0.8 : 1로 혼합된 혼합 가스를 이용하여 상기 살리사이드 구조의 절연막층, 식각 방지막층 및 살리사이드 마스크층을 식각 제거함과 동시에 상기 비 살리사이드 구조의 절연막층 및 식각 방지막층을 식각 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 반도체 소자방법은 식각 에천트로서 종래의 폴리머성 가스인 CO 대신 C4F8와 CHF3의 혼합가스를 적정의 혼합비로 사용하여 콘택홀 주변의 주름(Striation) 현상을 방지하고, 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비를 안정적으로 담보할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 상세히 설명하기로 한다.
도 4 내지 7는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 먼저, 도 4에 도시한 바와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판(201)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리막(202)을 형성한다. 이와 같은 소자 격리층(202)의 형성 공정으로 실제 소자가 형성될 활성 영역(active region)을 정의한다.
이어, 상기 절연 기판(201) 상의 활성 영역에 산화막과 폴리실리콘층을 차례로 증착시킨 다음, 선택적으로 패터닝하여 게이트 산화막(203)과 게이트 전극(204)을 형성한다. 그리고, 상기 게이트 전극(204)을 포함한 기판 전면 상에 절연막을 형성한 후, 에치백 공정 등을 실시하여 상기 게이트 전극(204)의 양측면에 게이트 측벽(205)을 형성한다.
이어, 상기 게이트 전극(204) 및 게이트 측벽(205)을 마스크로 이용하여 상기 기판 전면에 소스/드레인용 불순물 이온을 주입하여 상기 게이트 전극의 양측의 기판 표면 내에 소스/드레인 영역(206)을 형성한다.
그리고, 도 5에 도시한 바와 같이 기판(201) 전면에 살리사이드 방어용 산화막층을 형성하고 살리사이드가 형성되지 않는 부분에만 남겨 살리사이드 마스크층(207)을 형성한다. 이 때, 상기 살리사이드 방어용 산화막으로는 TEOS(Tetra Ethyl Ortho Silicate) 등이 이용된다. 이어서, 상기 기판(201) 전면에 살리사이드 형성용 금속 물질층을 증착하고 열처리 공정으로 살리사이드층(208)을 형성한다. 여기서, 상기 살리사이드 형성용 물질 금속으로는 티타늄(Ti), 코발트(Co) 등이 이용된다.
도 6에 도시한 바와 같이, 상기 살리사이드층(208)을 포함한 기판(201) 전면 상에 식각 저지 및 상기 소스/드레인 영역에 도핑된 이온들의 확산을 방지하는 역할을 수행하는 식각 방지막층(209)을 300∼600Å 정도의 두께로 형성한다. 여기기, 상기 식각 방지막층(209)으로는 실리콘 질화물 또는 USG(Ultra Silicate Glass) 등이 적용된다. 이어, 상기 식각 방지막층(209)을 포함한 기판 상에 절연막층(210)을 형성하는데 상기 절연막층(210)으로는 TEOS가 바람직하며 BPSG, PSG(Phosphorous Silicate Glass) 등도 이용될 수 있다.
이어, 도 7에 도시한 바와 같이, 상기 살리사이드 마스크층(207), 식각 방지막층(209) 및 절연막층(210)을 차례로 식각, 제거하여 콘택홀(211)을 형성한다. 상기 콘택홀(211)을 형성하기 위한 절연막층(210)의 식각시에 절연막층(210)의 식각속도에 대한 폴리 실리콘(204)과 살리사이드층(208)의 식각 속도가 중요하다. 절연막층(210)의 식각시에 폴리 실리콘(204)과 살리사이드층(208)의 균일한 식각 속도를 담보해야만 안정적인 콘택홀(211)을 형성할 수 있으며 추가적인 공정이 요구되지 않기 때문이다.
폴리 실리콘층(204)과 살리사이드층(208)의 식각을 고려한 절연막층(210)의 RIE를 이용한 건식 식각시에 영향을 미치는 주요 인자(factor)로는 식각 에천트와 바이어스 파워(bias power)이다. 본 발명에 적용되는 식각 에천트로는 C4F8과 CHF3을 사용하며, 이 때의 혼합 비율은 C4F8: CHF3= 0.6∼0.8 : 1 정도가 바람직하며 C4F8/CHF3의 혼합비가 클수록 콘택홀의 기울기가 증가된다. 이 밖에 희석 가스인 아르곤(Ar)의 유량은 150∼300 sccm, 식각 온도는 15∼25℃, 바이어스 파워는 1100∼1200W 정도가 바람직하다.
상기와 같은 식각 주요 인자의 조건을 반영한 RIE 식각의 일 예를 예시하여 설명하면 표 1과 같다.
표 1은 소스 파워 1000W, 바이어스 파워 1170W, 식각 에천트 C4F83.5sccm, CHF34.5 sccm, 아르곤 280sccm, 질소 20sccm, 산소 3sccm, 온도 15℃의 식각 조건 하에 RIE 식각을 진행하였을 때의 절연막층(예를 들면 TEOS 또는 BPSG), 폴리 실리콘, 살리사이드층의 식각 속도 그리고 절연막층의 폴리 실리콘 및 살리사이드층에 대한 식각 선택비를 나타낸 것이다. 표 1에 나타난 바와 같이, 폴리 실리콘 및 살리사이드층의 식각 속도에 비해 절연막층(TEOS 또는 BPSG)의 식각 속도가 월등히 빠르며, 또한 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비 역시 20 이상을 나타냄을 알 수 있다.
상술한 바와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
식각 에천트로서 종래의 폴리머성 가스인 CO 대신 C4F8와 CHF3의 혼합가스를 적정의 혼합비로 사용하여 콘택홀 주변의 주름(Striation) 현상을 방지하고, 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비를 안정적으로 담보할 수 있게 된다.

Claims (8)

  1. 살리사이드 구조 및 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판의 각각 영역 상에 트랜지스터들을 형성하는 단계;
    상기 비 살리사이드 구조의 트랜지스터 형성 영역 상에 살리사이드 마스크층을 형성하는 단계;
    상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계;
    상기 기판 전면에 식각 방지막층 및 절연막층을 차례로 형성하는 단계;
    C4F8가스와 CHF3가스가 0.6∼0.8 : 1로 혼합된 혼합 가스를 이용하여 상기 살리사이드 구조의 절연막층, 식각 방지막층 및 살리사이드 마스크층을 식각 제거함과 동시에 상기 비 살리사이드 구조의 절연막층 및 식각 방지막층을 식각 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 건식 식각을 진행하는 단계는 아르곤(Ar)의 유량이 150∼300 sccm, 식각 온도가 15∼25℃, 바이어스 파워가 1100∼1200W 정도인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 살리사이드 형성용 금속은 티타늄 또는 코발트 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 살리사이드 마스크층은 TEOS로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 식각 방지막층은 실리콘 질화물 또는 USG 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 절연막층은 TEOS, BPSG 또는 PSG 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 건식 식각하는 단계는 3∼5 sccm의 산소를 더 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720478B1 (ko) * 2005-11-09 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073173A (ko) * 1997-03-12 1998-11-05 문정환 반도체 소자의 제조방법
JP2000077396A (ja) * 1998-09-01 2000-03-14 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2001023964A (ja) * 1999-07-07 2001-01-26 Nippon Soken Inc ドライエッチング方法
US6184119B1 (en) * 1999-03-15 2001-02-06 Vlsi Technology, Inc. Methods for reducing semiconductor contact resistance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073173A (ko) * 1997-03-12 1998-11-05 문정환 반도체 소자의 제조방법
JP2000077396A (ja) * 1998-09-01 2000-03-14 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6184119B1 (en) * 1999-03-15 2001-02-06 Vlsi Technology, Inc. Methods for reducing semiconductor contact resistance
JP2001023964A (ja) * 1999-07-07 2001-01-26 Nippon Soken Inc ドライエッチング方法

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