KR100450566B1 - 씨모오스형 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 별도의 마스크 제작 없이 멀티 문턱 전압을 갖는 씨모오스형 트랜지스터를 제조할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 멀티 문턱 전압을 갖는 트랜지스터를 제조하기 위하여 별도의 마스크를 각각 제작하여 사용하는 종래 방법과는 달리, 멀티 문턱 전압을 위한 마스크를 제작함이 없이 웰 마스크를 이용하여 멀티 문턱 전압을 갖는 소자를 제조하기 때문에 제품의 제조 비용을 대폭 절감할 수 있을 뿐만 아니라 제조 공정의 간소화를 통해 제품의 생산성을 향상시킬 수 있는 것이다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 멀티 문턱 전압을 가지는 CMOS형 트랜지스터를 제조하는데 적합한 CMOS형 트랜지스터 제조 방법에 관한 것이다.
잘 알려진 바와 같이, CMOS 트랜지스터는 nMOS 트랜지스터와 pMOS 트랜지스터가 공존하는 반도체 소자인데, 이러한 반도체 소자 중 아날로그 소자의 경우에는 그 용도에 따라 여러 가지 문턱 전압(멀티 문턱 전압)을 갖는 트랜지스터를 필요로 한다.
따라서, 이러한 여러 가지 문턱 전압을 갖는 트랜지스터를 제조하기 위해서는 용도에 따른 마스크를 별도로 제작(즉, 필요에 따른 반복적인 마스크 패턴의 제작)하여 타겟에 맞는 문턱 전압을 갖도록 트랜지스터를 설계하고 있다.
그러나, 멀티 문턱 전압을 갖는 소자를 제조하기 위하여 목표로 하는 문턱 전압에 대응할 수 있는 선택적인 마스크를 별도 제작하고, 이를 이용하여 타겟에 맞는 트랜지스터를 제조하는 종래 방법은 마스크를 별도로 제작해야만 하기 때문에 제조 비용이 증가하게 된다는 문제가 있으며, 또한 그 공정을 추가됨으로써 전체적인 제조 공정일 복잡하게 될 뿐만 아니라 그로 인해 생산성이 저하되는 문제점을 갖는다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 별도의 마스크 제작 없이 멀티 문턱 전압을 갖는 씨모오스형 트랜지스터를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, pMOS 트랜지스터와 nMOS 트랜지스터를 갖는 CMOS형 트랜지스터를 제조하는 방법에 있어서, 제 1 도전형의 실리콘 기판의 소정 부분에 소자간 격리를 위한 다수의 필드 산화막을 형성하는 과정; 제 1감광막 패턴을 이용하여 상기 제 1 도전형과 다른 제 2 도전형의 불순물을 이온 주입하여 제 1 깊은 웰 임프랜트와 제 1 채널 도핑 임프랜트를 진행하는 과정; 제 2 감광막 패턴을 이용하는 상기 제 2 도전형의 불순물 이온 주입 공정을 통해 웰의 측벽 및 제 1 필드 스톱 임프랜트를 진행하여 두 개의 제 2 도전형의 제 1 웰을 형성하는 과정; 제 3 감광막 패턴을 이용하는 상기 제 1 도전형의 불순물 이온 주입 공정을 통해 상기 제 1 웰 중 하나의 일부와 실리콘 기판의 일부에 제 2 깊은 웰 임프랜트, 제 2 필드 스톱 임프랜트 및 제 2 채널 도핑 임프랜트를 순차 진행하여 두 개의 제 1 도전형의 제 2 웰을 형성하며, 하나의 제 2 웰이 상기 하나의 제 1 웰 내부에 둘러싸이는 형태로 형성되고, 다른 하나의 제 2 웰이 상기 두 제 1 웰 사이의 실리콘 기판에 형성되는 과정; 상기 실리콘 기판의 노출 상부에 다수의 게이트 산화막과 게이트 전극을 형성하는 과정; 저농도 이온 주입 공정을 수행하여, 상기 각 게이트 전극의 일측면과 인접하는 필드 산화막 사이의 상기 실리콘 기판에 저농도 임프랜트 소오스/드레인 영역을 형성하는 과정; 상기 각 게이트 산화막과 게이트 전극의 측면에 측벽 스페이서를 형성하는 과정; 및 고농도 이온 주입 공정을 수행하여, 상기 각 게이트 전극의 타측면과 인접하는 필드 산화막 사이의 상기 실리콘 기판에 고농도 임프랜트 소오스/드레인 영역을 형성하는 과정으로 이루어진 씨모오스형 트랜지스터 제조 방법을 제공한다.
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 씨모오스형 트랜지스터를 제조하는 주요 과정을 도시한 공정 순서도이다.
<도면의 주요부분에 대한 부호의 설명>
102 : 실리콘 기판 104 : 필드 산화막
108, 118 : 깊은 웰 임프랜트 110, 122 : 채널 도핑 임프랜트
114, 120 : 필드 스톱 임프랜트 124a, 124b : 제 1 웰
125a, 125b : 제 2 웰 126 : 게이트 산화막
127 : 게이트 전극 130 : 저농도 임프랜트 소오스/드레인 영역
132 : 측벽 스페이서 134 : 고농도 임프랜트 소오스/드레인 영역
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 멀티 문턱 전압을 갖는 트랜지스터를 제조하기 위하여 별도의 마스크를 각각 제작하여 사용하는 종래 방법과는 달리, 멀티 문턱 전압을 위한 마스크를 제작함이 없이 웰 마스크를 이용하여 멀티 문턱 접압을 갖는 소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 씨모오스형 트랜지스터를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 트랜치 형성, 증착, CMP 등을 포함하는 STI(Shallow Trench Isolation) 공정을 실시하여 실리콘 기판(102) 상에 단일 소자 사이를 전기적으로 격리시키기 위한 필드 산화막(104)을 형성한다.
다음에, 실리콘 기판(102)의 상부 전면에 제 1 감광막(포토레지스트)을 도포한 후 노광 및 현상 공정을 수행함으로써, 일 예로서 도 1b에 도시된 바와 같이, 실리콘 기판(102)의 상부 일부를 선택적으로 노출시키는 제 1 감광막 패턴(106)을 형성하고, 제 1 감광막 패턴(106)을 이온 주입 마스크로 사용하는 불순물 이온 주입 공정을 통해 실리콘 기판(102)과 다른 도전형의 불순물을 이온 주입하여 깊은웰 임프랜트(108)와 채널 도핑 임프랜트(110)를 진행하여 제 1 웰을 형성한다.
여기에서, 실리콘 기판(102)이 제 1 도전형(p형 또는 n형)일 때, 깊은 월 임프랜트(108)와 채널 도핑 임프랜트(110)에 사용되는 불순물은 제 1 도전형과는 다른 제 2 도전형(n형 또는 p형)의 불순물이다.
이어서, 스트리핑 공정을 수행하여 제 1 감광막 패턴(106)을 제거한 후 제 2 감광막(포토레지스트)을 도포하여 노광 및 현상 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 실리콘 기판(102)과 필드 산화막(104)의 상부 일부를 선택적으로 노출시키는 제 2 감광막 패턴(112)을 형성하고, 불순물 이온을 주입하여 제 1 웰의 측벽 및 제 1 웰의 필드 스톱 임프랜트(114)를 진행한다.
다시, 스트리핑 공정을 수행하여 제 2 감광막 패턴(112)을 제거한 후, 제 1 웰(124a, 124b)과 다른 도전형의 제 2 웰을 제 1 웰(124a, 124b)이 형성되지 않은 실리콘 기판(102)의 소정 부분과 제 1 웰(124a)의 내부에 형성하기 위하여, 제 3 감광막(포토레지스트)을 도포하여 노광 및 현상 공정을 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이, 실리콘 기판(102)과 필드 산화막(104)의 상부 일부를 선택적으로 노출시키는 제 3 감광막 패턴(116)을 형성하고, 실리콘 기판(102)과 같은 도전형의 불순물 이온을 주입하여 깊은 웰 임프랜트(118), 필드 스톱 임프랜트(120) 및 채널 도핑 임프랜트(122)를 순차적으로 진행하여 제 2 웰을 형성한다. 즉, 하나의 제 2 웰(125a)은 제 1 웰(124a)에 둘러싸이는 형태로 형성되고, 다른 하나의 제 2 웰(125b)은 실리콘 기판(102)의 내부에 형성된다.
여기에서, 제 1 웰(124a, 124b)이 n형 불순물 도핑 영역일 때 제 2 웰(125a,125b)은 p형 불순물 도핑 영역이고, 제 1 웰(124a, 124b)이 p형 불순물 도핑 영역일 때 제 2 웰(125a, 125b)은 n형 불순물 도핑 영역이다.
이때, 제 1 웰(124a, 124b)의 이온 주입 소오스로는, 예를 들면 P31, As75 등을 사용할 수 있으며, 바람직하게는 10 - 45KeV의 조건에서, 5.0E11 또는 2.0E13의 농도 범위로 주입된다.
또한, 본 발명에서는 도 1b에 도시된 채널 도핑 임프랜트(110)가 nMOS 트랜지스터의 채널 도핑 임프랜트(122)에 누적 도핑되기 때문에 낮은 문턱 전압을 갖게 된다.
다음에, 스트리핑 공정을 수행하여 제 3 감광막 패턴(116)을 제거한 후, 상부 전면에 걸쳐 게이트 산화막 물질과 게이트 전극으로 사용될 폴리 실리콘을 순차 증착하고, 마스크 공정(즉, 패턴 형성, 식각, 패턴 제거 등)을 통해 폴리 실리콘과 게이트 산화막 물질을 선택적으로 제거하여 실리콘 기판(102)과 필드 산화막(104)의 상부 일부를 선택적으로 노출시킴으로써 게이트 산화막(126)과 게이트 전극(128)을 형성한다.
이어서, 마스트 패턴(도시 생략)을 이용하는 저농도 불순물 이온 주입 공정을 수행함으로써, 게이트 전극(128)의 일측면과 인접하는 필드 산화막(104) 사이에 있는 실리콘 기판(102)에 저농도 도핑 임프랜트 소오스/드레인 영역(130)을 형성한다.
또한, 실리콘 기판(102)의 상부 전면에 걸쳐 스페이서 물질(예를 들면, 산화막과 실리콘 질화막)을 증착한 후 식각함으로써, 게이트 전극(128)과 게이트 산화막(126)의 측면에 측벽 스페이서(132)를 형성하고, 마스트 패턴(도시 생략)을 이용하는 고농도 불순물 이온 주입 공정을 수행하여, 게이트 전극(128)의 타측면과 인접하는 필드 산화막(104) 사이에 있는 실리콘 기판(102)에 고농도 도핑 임프랜트 소오스/드레인 영역(134)을 형성함으로써, 일 예로서 도 1d에 도시된 바와 같이, 멀티 문턱 전압을 갖는 트랜지스터의 제조를 완성한다.
따라서, 본 발명에 따라 제조된 CMOS형 트랜지스터는 pMOS 트랜지스터(또는 nMOS 트랜지스터)의 문턱 전압이 깊은 n웰(깊은 웰 임프랜트(108))에서의 채널 도핑만으로 이루어지거나 혹은 제 2 감광막 패턴을 이용하여 주입되는 n형 불순물(또는 p형 불순물)(필드 스톱 임프랜트(114))의 합에 의해 조절된다.
이상 설명한 바와 같이 본 발명에 따르면, 멀티 문턱 전압을 갖는 트랜지스터를 제조하기 위하여 별도의 마스크를 각각 제작하여 사용하는 전술한 종래 방법과는 달리, 멀티 문턱 전압을 위한 마스크를 제작함이 없이 웰 마스크를 이용하여 멀티 문턱 전압을 갖는 소자를 제조하기 때문에 제품의 제조 비용을 대폭 절감할 수 있을 뿐만 아니라 제조 공정의 간소화를 통해 제품의 생산성을 향상시킬 수 있다.
Claims (6)
- pMOS 트랜지스터와 nMOS 트랜지스터를 갖는 CMOS형 트랜지스터를 제조하는 방법에 있어서,제 1 도전형의 실리콘 기판의 소정 부분에 소자간 격리를 위한 다수의 필드 산화막을 형성하는 과정;제 1 감광막 패턴을 이용하여 상기 제 1 도전형과 다른 제 2 도전형의 불순물을 이온 주입하여 제 1 깊은 웰 임프랜트와 제 1 채널 도핑 임프랜트를 진행하는 과정;제 2 감광막 패턴을 이용하는 상기 제 2 도전형의 불순물 이온 주입 공정을 통해 웰의 측벽 및 제 1 필드 스톱 임프랜트를 진행하여 두 개의 제 2 도전형의 제 1 웰을 형성하는 과정;제 3 감광막 패턴을 이용하는 상기 제 1 도전형의 불순물 이온 주입 공정을 통해 상기 제 1 웰 중 하나의 일부와 실리콘 기판의 일부에 제 2 깊은 웰 임프랜트, 제 2 필드 스톱 임프랜트 및 제 2 채널 도핑 임프랜트를 순차 진행하여 두 개의 제 1 도전형의 제 2 웰을 형성하며, 하나의 제 2 웰이 상기 하나의 제 1 웰 내부에 둘러싸이는 형태로 형성되고, 다른 하나의 제 2 웰이 상기 두 제 1 웰 사이의 실리콘 기판에 형성되는 과정;상기 실리콘 기판의 노출 상부에 다수의 게이트 산화막과 게이트 전극을 형성하는 과정;저농도 이온 주입 공정을 수행하여, 상기 각 게이트 전극의 일측면과 인접하는 필드 산화막 사이의 상기 실리콘 기판에 저농도 임프랜트 소오스/드레인 영역을 형성하는 과정;상기 각 게이트 산화막과 게이트 전극의 측면에 측벽 스페이서를 형성하는 과정; 및고농도 이온 주입 공정을 수행하여, 상기 각 게이트 전극의 타측면과 인접하는 필드 산화막 사이의 상기 실리콘 기판에 고농도 임프랜트 소오스/드레인 영역을 형성하는 과정으로 이루어진 씨모오스형 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 씨모오스형 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 씨모오스형 트랜지스터 제조 방법.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 제 1 채널 도핑 임프랜트가 상기 제 2 채널 도핑 임프랜트에 누적 도핑되어 낮은 문턱 전압을 갖는 것을 특징으로 하는 씨모오스형 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 제 1 채널 도핑 임프랜트의 소오스는, P31 또는As75인 것을 특징으로 하는 씨모오스형 트랜지스터 제조 방법.
- 제 5 항에 있어서, 상기 제 1 채널 도핑 임프랜트는, 5.0E11 또는 2.0E13의 농도 범위인 것을 특징으로 하는 씨모오스형 트랜지스터 제조 방법.
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