KR100446713B1 - 반도체 장치 및 액정모듈 - Google Patents

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KR100446713B1
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Abstract

반도체 장치는, 표면에 배선 패턴이 형성된 폴리이미드 기재의 디바이스 홀에 돌출하고 상기 배선 패턴에 접속된 이너 리드, 및 서로 전극 형성면이 대향하는 상기 이너 리드에 접속된 제 1 반도체 칩 및 제 2 반도체 칩을 포함한다. 상기 제 2 반도체 칩은, 상기 제 1 반도체 칩과 이너 리드 사이의 접합에 의해 형성된 함몰부에 있어서, 상기 이너 리드와 접합되어 있다. 그 결과, 반도체 칩, 전자 부품(반도체 칩 등)과 이너 리드의 접합 시간을 단축시켜, 제조에 관계되는 시간을 대폭적으로 단축시키며, 부가적으로 반도체 칩, 전자 부품과 이너 리드 사이의 단선을 방지할 수 있다.

Description

반도체 장치 및 액정모듈{SEMICONDUCTOR DEVICE AND LIQUID CRYSTAL MODULE}
본 발명은 반도체 칩상에 상이한 기능을 갖는 다른 반도체 칩 또는 칩 커패시터 등의 전자 부품을 적층한 반도체 장치 및 이러한 반도체 장치를 구비한 액정모듈에 관한 것이다
종래, 액정구동용 드라이버에서 사용되는 반도체 팩키지로서, TCP(Tape Carrier Package)가 있다.
예컨대, 도11 및 도12에 나타낸 바와 같이, 절연 기재 테이프로서 제공되는 폴리이미드 기판(121)의 소정의 위치에 형성된 디바이스 홀(121a)에 반도체 칩(112)이 실장된 반도체 장치가 있다.
상기 반도체 칩(112)은, 도전 배선(이너 리드(inner lead)(124, 125) 및 아우터 리드(outer lead)(126, 127)가 형성된 폴리이미드 기판(121)의 표면의 반대쪽에, 상기 디바이스 홀(121a)에 돌출하고 있는 신호의 입력측의 이너 리드(124)와, 신호의 출력측의 이너 리드(125)에, 금(Au)으로 이루어지는 범프(13)를 통해, 전기적으로 접속되어 있다.
상기 이너 리드(124, 125) 및 아우터 리드(126, 127)의 배선 패턴상에는, 소정 방법으로 패턴화될 솔더 레지스트(solder resist)(122)로서 유기 절연막이 형성되어 있다. 또한, 도12에 나타낸 바와 같이, 반도체 칩(112)과 이너 리드(124, 125) 사이의 접합부 주위에는, 절연성의 수지로 이루어지는 봉입체(130)가 형성되어 있다.
그런데, 최근에는 휴대 전화의 보급과 함께, 휴대 전화에서 사용되는 액정을 구동시키는 드라이버(액정 드라이버)용의 반도체 팩키지로서 TCP가 사용되어 왔다. 이와 같은 휴대 전화용 액정 드라이버는, 하나의 반도체 칩 속에 SRAM이 내장된 반도체 장치나, 세그먼트 드라이버와 공통 드라이버의 양 기능이 내장된 반도체 장치 등을 채용함으로써, 대량생산되고 있다.
그러나, 1개의 반도체 칩에, SRAM이나, 세그먼트 드라이버와 공통 드라이버를 내장한 경우, 반도체 칩 전체의 사이즈가 증가하는 문제가 있다. 또한, 특히 반도체 칩에 공통 드라이버를 설치하는 경우, 공통 드라이버에서 사용되는 전압이 비교적 높아져, 내압 성능을 확보해야 하기 때문에, 미세화 프로세스에 적용하는 것이 곤란하게 된다.
또한, 휴대 전화용의 액정모듈의 색표시나 고세밀화 표시가 진행됨에 따라, 세그먼트 드라이버와 공통 드라이버의 출력수가 증가한다. 이 경우, SRAM측은 미세 프로세스에 의해 칩 사이즈를 감소시킬 수 있는 반면, 공통 드라이버측과 세그먼트 드라이버측은 논리 회로가 있기 때문에, 미세 프로세스로 제조할 수 없다. 즉, 세그먼트 드라이버나 공통 드라이버는, 약 0.5μm의 러프 프로세스(rough process)에의해 제조되는 것이 바람직하고, 드라이버 사이즈를 감소시킬 수 없다.
또한, 반도체 칩은 하나의 웨이퍼 프로세스로부터 제조되기 때문에, 전체에 대해 공통 드라이버와 세그먼트 드라이버의 제조에 적합한 러프 프로세스를 채용할 필요가 있다. 이 결과, 1개의 반도체 칩에, SRAM이나, 세그먼트 드라이버와 공통 드라이버를 내장시키는 경우, 반도체의 칩 사이즈가 증가하여 비용이 상승하는 문제가 발생한다.
또한, 액정모듈을 구동시키는 경우에는, 액정 드라이버 이외에 칩 커패시터 등의 주변 부품을 실장할 필요가 있다. 이 경우, 이러한 주변 부품을 캐리어 테이프에 실장하면 TCP 자체가 커지고, 그에 따라 액정모듈 자체가 커지는 문제가 발생한다.
또한, 칩 커패시터를 캐리어 테이프상에 실장하기 위해, 우선, 상기 캐리어 테이프상에 솔더로 도금된 랜드를 형성한다. 그리고, 탑재 장치를 사용하여 인쇄를 함으로써 상기 랜드에 솔더를 형성한다. 그 후, 칩 커패시터를 리플로우 솔더링(reflow soldering)을 위해 상기 솔더에 배치한다. 이와 같이, 칩 커패시터를 캐리어 테이프상에 실장하는 경우, 어셈블리 공정의 수가 증가하여 비용이 증가한다.
상기 문제의 관점에서, 예컨대 일본 공개특허공보 93-183102호(공개 일 1993년 7월 23일)에는, 2개의 반도체 칩을 캐리어 테이프상에서 적층한 반도체 장치가 개시되어 있다.
상기 공보의 반도체 장치는, 도13에 나타낸 바와 같이, 기판의 일면에 형성되고, 상기 기판에 형성된 개구부(201a)에 상이한 길이로 돌출한 제 1 이너 리드(204) 및 제 2 이너 리드(205)를 갖는 플렉서블 필름(201)을 포함한다. 상기 반도체 장치는, 도14a∼도14d에 나타낸 공정에 의해 제조되어 있다.
즉, 우선, 도14a 및 도14b에 나타낸 바와 같이, 제 1 반도체 칩(211)과 제 1 이너 리드(204)가 갱 접합에 의해 전기적으로 접합되고, 도14c 및 14d에 나타낸 바와 같이, 상기 제 1 반도체 칩(211)의 반대측상에 단일 포인트 접합에 의해 제 2 반도체 칩(212)과 제 2 이너 리드(205)가 전기적으로 접합되어 있다. 이와 같이 제조된 반도체 장치는 2개의 반도체 칩을 동일면상에 적층한 구조를 갖는다.
상기 구성의 반도체 장치에 있어서, 상기 적층된 반도체 칩을 각각 상이한 기능, 예컨대 일방을 액정 드라이버용의 세그먼트 드라이버와 공통 드라이버의 기능으로 대응시키고, 타방을 SRAM의 기능으로 대응시킬 수 있다. 이에 의해, 1개의 반도체 칩에 2개의 기능을 함축하게 한 경우에 비하여 칩 면적을 작게 할 수 있다.
그러나, 상기 공보에 개시된 반도체 장치에서는, 제 2 반도체 칩(212)과 제 2 이너 리드(205) 사이의 접합이, 도14c에 나타낸 바와 같이, 먼저 제 1 이너 리드(204)와 접합되고 있는 제 1 반도체 칩(211)의 측면에서 행해지게 된다. 이에 의해, 상기 제 1 반도체 칩(212)의 데미지 등을 고려하여, 상기한 바와 같이, 단일 포인트 접합에 행할 필요가 있다. 이 때문에, 제 2 반도체 칩(212)과 제 2 이너 리드(205) 사이의 접합에 필요한 시간이 길어진다. 이 결과, 반도체 장치의 제조시간이 대폭적으로 증가한다.
또한, 통상, 도12에 나타낸 바와 같이, 반도체 칩(112)에 접합되는 이너 리드(124,125)는, 벤트된 상태로 되어 있어, 상기 반도체 칩(112)상에 작용하는 외력에 대해 완충재의 기능을 갖는다. 이에 의해 상기 이너 리드(124,125)와 반도체 칩(112) 사이의 단선이 방지된다.
반대로, 상기 공보에 개시된 반도체 장치에서는, 제 1 반도체 칩(211)과 제 2 반도체 칩(212)이, 서로 대향하고, 각각 길이가 다른 제 1 이너 리드(204)와 제 2 이너 리드(205)에 접속되어 있다. 또한, 상기 제 1 이너 리드(204)와 제 2 이너 리드(205)는 플렉서블 필름(201)의 배선 형성면에 대해 거의 수평으로 유지된다. 즉, 이너 리드가 완충재의 기능을 완수할 수 없다. 이 때문에, 반도체 칩이 외력에 의해 끌려간 경우, 각 반도체 칩과 각 이너 리드 사이에 용이하게 단선이 발생한다.
따라서, 상기 공보에 개시된 반도체 장치를 액정모듈에 적용한 경우, 1개의 반도체 칩에 2개의 기능(세그먼트 드라이버, 공통 드라이버)을 포함하도록 한 반도체 장치를 적용한 경우에 비해, 장치의 사이즈를 감소시킬 수 있는 반면, 반도체 칩과 이너 리드 사이의 단선이 발생하기 쉽기 때문에, 액정모듈의 신뢰성의 저하를 초래한다.
본 발명은 상기 문제의 관점에서 행해졌으며, 본 발명 목적은, 반도체 칩 또는 전자 부품(반도체 칩 등)과 이너 리드와의 접합 시간을 단축시켜 제조에 관계되는 시간을 대폭적으로 감소시키고, 반도체 칩 또는 전자 부품과 이너 리드 사이의 단선이 발생하기 어려운 반도체 장치를 제공하며, 또한, 상기 반도체 장치를 액정구동용의 드라이버로서 사용하여 보다 소형이고 신뢰성이 높은 액정모듈을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 의한 반도체 장치는, 기재상에 배선 패턴이 형성된 캐리어 테이프; 상기 캐리어 테이프의 개구부에 돌출하고, 상기 배선 패턴에 접속된 이너 리드; 상기 개구부에 있어서, 상기 이너 리드와 접합된 반도체 칩; 및 상기 이너 리드와 접합된 상기 반도체 칩의 표면의 이면상에 이너 리드와 접합된 전자 부품을 포함하며, 상기 전자 부품은, 상기 반도체 칩과 이너 리드 사이의 접합에 의해 형성된 함몰부에서, 상기 이너 리드와 접합되어 있다.
상기 구성에 의하면, 상기 반도체 칩과 이너 리드 사이의 접합에 의해 함몰부가 형성되기 때문에, 상기 이너 리드에 벤트부가 있게 된다.
이에 의해, 상기 반도체 장치와 전자 부품이 외력에 의해 끌려가도 상기 이너 리드의 벤트부가 완충재로서의 기능을 완수하기 때문에, 상기 반도체 칩과 이너 리드 사이의 단선을 방지한다.
또한, 반도체 칩상에 적층되는 전자 부품이, 상기 반도체 칩과 이너 리드 사이의 접합에 의해 형성된 함몰부에서 상기 이너 리드와 접합되어 있기 때문에, 반도체 칩과 전자 부품을 단순하게 적층한 경우에 비해, 반도체 장치의 두께를 박형화할 수 있다.
그 결과, 반도체 장치의 신뢰성을 향상시키는 동시에, 그 사이즈를 감소시킬 수 있다.
또한, 반도체 칩상에 적층되는 전자 부품으로서, 상기 반도체 칩과 다른 기능을 갖는 반도체 칩인 경우, 일방의 반도체 칩에 액정 구동용의 세그먼트 드라이버 기능을 부여하고, 타방의 반도체 칩에 액정 구동용의 공통 드라이버 기능을 부여함으로써 액정표시장치에 사용되는 액정모듈에 적용될 수 있다.
이 경우, 상기 반도체 장치는, 반도체 칩과 전자 부품 사이의 단선을 방지할 수 있기 때문에, 상기 반도체 장치를 액정 구동용의 드라이버로 사용하여, 소형의 신뢰성이 높은 액정모듈을 제공할 수 있다.
본 발명 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타낸 기재에 의해 충분히 이해될 것이다. 또한, 본 발명 이점은, 첨부 도면을 참조하여 다음 설명으로 명백하게 될 것이다.
도1은 본 발명의 반도체 장치를 개략적으로 나타낸 단면도이다.
도2는 도1의 반도체 장치의 개략적인 평면도이다.
도3은 제 2 반도체 칩의 적층전의 상태에 있는 도2의 반도체 장치를 나타낸 설명도이다.
도4는 본 발명의 다른 반도체 장치를 개략적으로 나타낸 단면도이다.
도5는 본 발명의 또 다른 반도체 장치를 개략적으로 나타낸 단면도이다.
도6은 본 발명의 또 다른 반도체 장치를 개략적으로 나타낸 단면도이다.
도7은 본 발명의 또 다른 반도체 장치를 개략적으로 나타낸 단면도이다.
도8은 본 발명의 또 다른 반도체 장치를 나타내고, 전자 부품으로서, 칩 커패시터를 적층한 상태를 나타낸 설명도이다.
도9는 본 발명의 또 다른 반도체 장치를 나타내고, 전자 부품으로서 칩 커패시터를 적층한 상태를 나타낸 설명도이다.
도10은 본 발명의 반도체 장치를 실장한 액정모듈을 개략적으로 나타낸 평면도이다.
도11은 종래의 반도체 장치의 개략적인 평면도이다.
도12는 도11에 나타낸 반도체 장치의 X - X선 단면도이다.
도13은 종래의 반도체 장치를 구성하는 플렉서블 필름의 개략적인 평면도이다
도14a∼도14d는 도13에 나타낸 플렉서블 필름을 사용한 반도체 장치의 제조 공정을 나타낸 설명도이다.
본 발명의 일 실시예에 대해, 도면을 참조하여 설명하면 이하와 같다.
도1 및 도2에 나타낸 구성을 갖는, 본 실시예에 의한 반도체 장치로서, 유기기재로 이루어지는 캐리어 테이프인 폴리이미드 기재(21)의 소정의 위치에 형성된 디바이스 홀(개구부)(21a)에, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)이 전극 형성면(11a,12a)과 서로 대향하면서 적층되어 있는, TCP(Tape Carrier Package) 반도체 장치(1)에 대해 설명한다. 또, 본 실시예에서는, 반도체 칩(제 1 반도체 칩(11))상에 적층된 전자 부품으로서, 반도체 칩(제 2 반도체 칩(12))을 사용하는 경우에 대해 설명한다.
상기 제 1 반도체 칩(11)의 전극 형성면(11a)에는, 알루미늄에 의해 패턴화된 전극(도시 안함), 상기 전극의 단자부에 접속된 금(Au)으로 이루어지는범프(13), 및 상기 범프(13)의 형성 부분을 제외한 전극을 보호하기 위한 유기 절연체로 이루어지는 보호막(16)이 형성되어 있다.
상기 제 2 반도체 칩(12)은, 상기 제 1 반도체 칩(11)보다 폭이 작고, 전극 형성면(12a)는, 제 1 반도체 칩(11)과 같이, 알루미늄에 의해 패턴화된 전극(도시 안함), 및 상기 전극의 단자부에 접속된 금(Au)으로 이루어지는 범프(14)를 포함한다.
상기 범프(13,14)는, 상기 폴리이미드 기재(21)에 형성된, 이너 리드(24,25)(후술함)에 전기적으로 접속되어 있다.
상기 폴리이미드 기재(21)의 표면에는, 배선 패턴으로서, 신호의 입력측의 이너 리드(24)와 아우터 리드(26), 및 신호의 출력측의 이너 리드(25)와 아우터 리드(27)가 형성되어 있다. 상기 이너 리드(24) 및 이너 리드(25)는, 폴리이미드 기재(21)의 디바이스 홀(21a)에 돌출하도록 형성되어 있다.
또한, 폴리이미드 기재(21)의 전극 형성면에는, 상기 이너 리드(24)와 아우터 리드(26) 사이의 경계부 근방, 및 이너 리드(25)와 아우터 리드(27) 사이의 경계부 근방을 피복하는 유기 절연막으로서 솔더 레지스트(22)가 형성되어 있다. 이에 의해, 이너 리드(24,25) 및 아우터 리드(26,27)에 의해 구성되는 배선 패턴이, 폴리이미드 기재(21)상에 밀착하여 지지되어 있다.
상기 이너 리드(24,25)는, 배선 패턴이 형성되는 폴리이미드 기재(21)의 표면의 반대측상에 압착되도록 소정 각도로 구부려지고, 이에 의해벤트부(24a,25a)가 형성되어 있다. 또한, 배선 패턴이 형성되어 있는 폴리이미드 기재(21)의 표면의반대측상에 있는 상기 벤트부(24a,25a)의 첨단부(24b,25b)에, 제 1 반도체 칩(11)의 범프(13)가 접속되어 있다. 또 제 1 반도체 칩(11)의 전극 형성면(11a)의 대향면측에 있는 첨단부(24b,25b)의 첨단에는, 제 2 반도체 칩(12)의 범프(14)가 접속되어 있다.
즉, 상기 이너 리드(24,25)는, 최초로 접합되는 제 1 반도체 칩(11)에 향하고, 본딩 툴(도시 안함)에 의해 디바이스 홀(21a) 안쪽으로 눌려짐으로써 벤트된다.
따라서, 이너 리드(24,25)가 구부려짐으로써 형성되는 벤트부(24a,25a)와 첨단부(24b,25b)에 의해 폴리이미드 기재(21)의 디바이스 홀(21a)내에 함몰부(51)가 형성되고, 상기 함몰부(51)의 위치에 상기 제 2 반도체 칩(12)이 접합되어 있다.
이와 같이, 본 실시예에 의한 반도체 장치는, 2개의 반도체 칩을 적층하는 경우에, 타방의 반도체 칩에 이너 리드가 접합될 때 형성되는 디바이스 홀내의 함몰부에 있는 위치에 일방의 반도체 칩이 접합되어 있다. 이에 의해, 반도체 장치 전체의 두께를 단순하게 상기 반도체 칩을 적층한 경우에 비해 박형화할 수 있다.
또한, 상기 제 1 반도체 칩(11) 및 제 2 반도체 칩(12)의 전극 형성면(11a,12a)의 반대면을 연마하여 얇게 함으로써, 반도체 장치(1)를 박형화 할 수 있다. 이 경우, 반도체 장치의 전체의 두께가 40μm 이상 400μm 이하로 되도록, 각 반도체 칩의 두께를 조정함으로써, 연마처리하지 않는 반도체 칩 1개로 구성된 반도체 장치와 거의 동일한 두께로 된다.
상기한 바와 같이, 폴리이미드 기재(21)의 디바이스 홀(21a)내에 있어서, 제1 반도체 칩(11)과 제 2 반도체 칩(12)이 적층된 상태에서, 상기 디바이스 홀(21a)을 막고, 양 반도체 칩(11,12)의 전극 형성면을 피복하도록 봉함제(30)가 형성되어 있다. 이 때, 양 반도체 칩(11,12)의 전극 형성면의 이면도 봉함제(30)로 피복될 수 있지만, 예컨대 종래 기술에서 설명한 도12에 나타낸 구성과 같이, 양 반도체 칩의 이면을 봉함제(30)로 피복하지 않고, 반도체 장치의 두께를 얇게 할 수 있다.
상기 이너 리드(24,25)의 첨단부(24b,25b)는, 제 1 반도체 칩(11)의 범프(13)와의 접속 위치에서 내측으로 더욱 돌출하도록 형성되어 있다. 이 경우, 이너 리드(24)의 첨단부(24b)와 이너 리드(25)의 첨단부(25b)가 근접하지만 접촉하지 않도록 상기 첨단부(24b,25b)가 형성되어 있다. 또한, 상기 첨단부(24b,25b)는, 첨단쪽에 더 가까운 부분이 제 1 반도체 칩(11)의 전극 형성면(11a)상의 보호막(16)상에 배치되도록 형성된다.
또한, 상기 이너 리드(24,25)의 첨단부(24b,25b)와 범프(13) 사이의 접합부의 내측에 있는 이너 리드(24,25)의 첨단부(24b,25b)에, 상기 제 2 반도체 칩(12)의 범프(14)가 접속되어 있다.
즉, 제 2 반도체 칩(12)의 범프(14)는, 절연막(16)상에 배치된 이너 리드(24,25)의 첨단부(24b,25b)에 접속되어 있다. 이에 의해 제 2 반도체 칩(12)를 이너 리드(24,25)에 접합할 때에, 상기 제 2 반도체 칩(12)을 제 1 반도체 칩(11)에 대해 가압하여도 보호막(16)이 완충재가 되기 때문에, 상기 접합은 갱 접합(gang bond)(일괄 접합)에 의해 행해질 수 있다. 상기 제 1 반도체 칩(11)은 갱 접합에 의해 제 2 반도체 칩(12)보다 먼저 이너 리드(24,25)에 접합된다.
이에 의해, 2개의 반도체 칩을 적층한 반도체 장치를 제조하는 경우, 제 1 반도체 칩(11)과 제 2 반도체 칩(12) 모두를 갱 접합에 의해 이너 리드(24,25)와 접합할 수 있기 때문에, 종래와 같이, 제 1 반도체 칩을 갱 접합에 의해 이너 리드와 접합하여, 제 2 반도체 칩을 단일 포인트 접합에 의해 이너 리드와 접합한 방법에 비해, 2개의 반도체 칩을 접합하는 시간이 대폭 단축된다.
여기에서, 상기 반도체 장치의 제조 공정에 대해 이하에 설명한다.
우선, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)을 제조한다. 상기 제 1 반도체 칩(11)은, 액정 구동용 드라이버로서 제공되는 세그먼트 드라이버와 공통 드라이버를 포함하도록 형성되고, 상기 제 2 반도체 칩(12)은, SRAM 및 콘트롤러를 포함하도록 형성된다.
상기 제 1 반도체 칩(11)은 출력수가 312이고, 칩 사이즈는 18mm×2.0mm로 되어 있다. 또, 제 1 반도체 칩(11)의 제조 프로세스는 0.65μm이고, 범프 높이는 10μm이며, 배선 피치는 최소 50μm이다.
한편, 상기 제 2 반도체 칩(12)은 출력수가 312이고, 칩 사이즈가 17mm×1.2mm로 되어 있다. 또한, 상기 제 2 반도체 칩(12)의 제조 프로세스는, 0.35μm이다.
다음으로, 상기 제 1 반도체 칩(11)과 제 2 반도체 칩(12)을 폴리이미드 기재(21)의 디바이스 홀(21a)내에 적층한다. 이 때, 2개의 반도체 칩의 각각의 두께가 400μm로 될 때까지, 그 이면(전극 형성면(11a,12a)과 반대면)을 연마한다. 또한, 연마를 생략해도 특히 문제는 없지만, 2개의 반도체 칩의 이면을 연마함으로써반도체 장치의 총두께를 1.1mm(최대치)로 하여, 1칩으로 이루어지는 반도체 장치의 총두께와 거의 동일하게 할 수 있다.
상기 제 1 반도체 칩(11)과 제 2 반도체 칩(12)은, 우선, 제 1 반도체 칩(11)이 이너 리드(24,25)에 접합된 후에, 제 2 반도체 칩(12)이 이너 리드(24,25)에 접합되도록 적층된다.
제 1 반도체 칩(11)의 표면(전극 형성면(11a))에, 도3에 나타낸 바와 같이, 폴리이미드 등의 유기재로 이루어지는 보호막(16)을 5μm의 두께로 형성한다. 상기 보호막(16)은, 상기 전극 형성면(11a)에 있어서 범프(13)를 피해 상기 범프(13)보다 내측에 균일하게 형성된다.
그 후, 도3에 나타낸 바와 같이, 폴리이미드 기재(21)의 디바이스 홀(21a)내에 제 1 반도체 칩(11)을 이너 본딩한다.
상기 이너 본딩에서는, 공통적인 이너 본딩이 사용된다. 즉, 우선, 다이싱 테이프(dicing tape)에 부착된 제 1 반도체 칩(11)을 직접 이너 본더에 세트하여, 제 1 반도체 칩(11)의 이면쪽에서 핀에 의해 밀어 올림으로써, 상기 제 1 반도체 칩(11)을 콜렛(collet)에 흡착시키고, 본딩 스테이지에 둔다.
그 후, 폴리이미드 기재(21)의 얼라인먼트 홀(23)을 사용하여 제 1 반도체 칩(11)의 얼라인먼트가 실시된다. 즉, 본딩 스테이지에 놓아둔 제 1 반도체 칩(11)을 적정한 위치에 이동시킨다. 이에 의해, 폴리이미드 기재(21)의 이너 리드(24,25)와 상기 제 1 반도체 칩(11)의 범프(13)와의 얼라인먼트가 완료한다.
이 때, 범프(13)와 이너 리드(24,25)와의 접합은, 폴리이미드 기재(21)와 제1 반도체 칩(11)을 고정하는 동안, 본딩 툴을 사용하여 상기 이너 리드(24,25)를 눌러 구부림으로써 행해진다. 그 결과, 상기 이너 리드(24,25)에는, 도1에 나타낸 바와 같이, 벤트부(24a,25a)가 형성된다. 상기 벤트의 길이는, 통상, 90∼120㎛ 정도가 된다.
상기 이너 리드(24,25)의 첨단부(24b,25b)는, 제 1 반도체 칩(11)의 전극 형성면(l1a)상에 존재하는 보호막(16)의 위치를 고려하여, 범프(13)로부터 돌출한다. 즉, 첨단부(24b,25b)의 첨단부쪽은, 상기 보호막(16)상에 배치된다. 또, 상기 첨단부(24b,25b)의 돌출량은, 범프(13)와의 접합부로부터 최소한 30μm 거리에, 또한 반대측의 범프(13)와 접촉하지 않는 크기로 설정된다.
상기 이너 리드(24,25)는, 도2에 나타낸 바와 같이, 제 1 반도체 칩(11)의 범프(13) 및 제 2 반도체 칩(12)의 범프(14)와 접합되는 제 1 이너 리드(41), 제 2 반도체 칩(12)의 범프(14)에만 접합되는 제 2 이너 리드(42), 및 제 1 반도체 칩(11)의 범프(13)에만 접합되는 제 3 이너 리드(43)를 포함한다.
또한, 상기 이너 리드(24)측의 2개의 제 1 이너 리드(41)의 첨단부(24b)들이, 리드(44)에 의해 전기적으로 접속되어 있어, 전압 강하가 방지된다.
상기한 바와 같이, 제 1 반도체 칩(11)을 이너 리드(24,25)에 대해 이너 본딩을 행해도 상기 제 1 반도체 칩(11)의 표면에 형성된 보호막(16)이 쿠션과 같은 기능을 완수하기 때문에, 상기 제 1 반도체 칩(11)이 손상되지 않는다.
상기 이너 리드(24,25)는, 0.5㎛의 두께로 주석 도금이 된 동(cupper)리드이다. 여기서, 동과 주석이 합금층을 형성하기 때문에, 이너 리드(24,25)의 표면에서의 순석층의 두께는 0.15μm정도가 된다.
또한, 상기 이너 리드(24,25)에는, 석 도금 대신에 금도금을 행할 수 있다. 이 경우, 이너 리드(24,25)와 범프(13) 사이가 Au-Au 접합이 되기 때문에, 접합 강도가 증가한다고 하는 이점을 갖는다. 또한, 금도금의 경우, 제 1 반도체 칩(11)과 범프(13) 사이의 제 1 접합에 열이 인가되더라도, 금과 주석의 합금층이 형성되지 않기 때문에, 제 2 반도체 칩(12)과 범프(14) 사이의 제 2 접합을 확실히 행할 수 있다.
또한, 이너 리드(24,25)가 석 도금되는 경우에도, 도금된 주석의 두께를 어느 정도 증가시키면, 접합을 행할 수 있기 때문에, 본 실시예에서는, 저렴한 석 도금을 채용하고 있다. 도금된 주석은 어느 정도의 두께를 가질 필요가 있고, 그렇지 않으면, 금과 주석의 공융합금을 형성할 수 없게 되어 접합이 불가능해진다. 따라서, 이와 같은 공융합금을 형성할 수 있는 정도의 두께로 행하는 것이 바람직하다. 또한, 석 도금의 두께를 너무 두껍게 하면, 공정합금이 과다하게 되어, 범프간에 단락의 문제가 발생한다.
그 후, 폴리이미드 기재(21)의 디바이스 홀(21a)내에 제 1 반도체 칩(11)이 이너 본딩되고 있는 동안(도3), 제 2 반도체 칩(12)을 이너 본딩한다.
상기 이너 본딩에는, 플립칩 본딩을 사용한다. 이 플립칩 본딩에서는, 먼저 본딩된 제 1 반도체 칩(11)상에 배치된 이너 리드(24,25)를 얼라인먼트하고, 본딩 툴에 흡착한 제 2 반도체 칩(12)을 이너 리드(24,25)에 대해 열압착하는 처리가 행해진다. 이 때, 범프당 인가된 힘은, 294mN(30gf)이고, 본딩 시간은 3초이며, 가열온도는 400℃이다.
이 때, 후에 접합되는 제 2 반도체 칩(12)에서의 범프(14)와, 이너 리드(24,25)와의 접합도 Au-Sn 접합이 되지만, 접합면에 에폭시로 이루어지는 NCP(Non-Conductive Paste), 또는 NCP에 3μm 정도의 Au 도금립을 혼입함으로써 얻어지는 ACP(Anisotropic Conductive Paste)를 사용해도 어셈블리(assembly)가 가능하다. 이 경우, 제 1 반도체 칩(11)을 이너 리드(24,25)에 접합시킨 상태로, NCP를 포팅(potting)에 의해 매립함으로써 형성한다. 또한, 이 경우, 폴리이미드 기재(21)의 디바이스 홀(21a) 주변과 제 1 반도체 칩(11) 전체에 NCP를 매립함으로써, 봉함제(30)를 형성할 필요가 없어진다.
즉, 도4에 나타낸 바와 같이, 제 1 반도체 칩(11)상에 NCP(31)를 형성할 수 있다. 이 경우, 제 2 반도체 칩(12)과 이너 리드(24,25)는 플립칩 본더에 의해 접합된다. 이 때의 접합은, 가열 온도 200℃, 접합 시간 2초에서 행해진다.
어떠한 경우도, 2번째의 반도체 칩인 제 2 반도체 칩(12)을 접합한 후에, 상기 제 2 반도체 칩(12)의 이면으로부터 상기 제 2 반도체 칩(12)의 측면상에 에폭시 수지로 이루어지는 액상 수지를 매립한다. 그 후, 매립된 액상 수지는 125℃의 온도에서 20분간 미리 경화되고, 그 후, 125℃의 온도에서 3시간 동안 후경화된다.
상기 반도체 장치는, 반도체 칩을 적층한 구조를 갖기 때문에, 두께가 증가한다. 이 때문에, 두께가 40μm∼400μm까지 이면이 연마된 반도체 칩을 사용함으로써 두께의 증가를 억제할 수 있다.
또한, 도5에 나타낸 바와 같이, 제 2 반도체 칩(12)의 이면(12b)은, 포딩 수지(봉함제(30))로 피복될 수 있다.
상기 구성의 반도체 장치는, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)의 칩 사이즈가 상이하고, 또한, 제 1 반도체 칩(11)의 범프(13)와 이너 리드(24,25) 사이의 접합부가 제 2 반도체 칩(12)의 범프(14)와 이너 리드(24,25) 사이의 접합부와 완전히 떨어진 구성을 갖는다. 다음으로, 도6에 나타낸 바와 같이, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)의 칩 사이즈가 같고, 또한, 제 1 반도체 칩(11)의 범프(13)와 이너 리드(24,25) 사이의 접합부가, 제 2 반도체 칩(12)의 범프(14)와 이너 리드(24,25) 사이의 접합부와 완전히 일치하고 있는 경우에 대해 이하에 설명한다.
도6에 나타낸 반도체 장치는, 상기한 바와 같이, 제 1 반도체 칩(11)의 범프(13)와 이너 리드(24,25) 사이의 접합부가 제 2 반도체 칩(12)의 범프(14)와 이너 리드(24,25) 사이의 접합부와 완전히 일치한 구성으로 되어 있다. 이에 의해 이너 리드(24,25)는 제 1 반도체 칩(11)의 표면에 형성된 전극 형성면(11a) 또는 제 2 반도체 칩(12)의 표면에 형성된 전극 형성면(12a)과 접촉하지 않게 되기 때문에, 보호막(16)을 설치할 필요가 없어진다.
또한, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)의 칩 사이즈가 다른 경우에도, 도7에 나타낸 바와 같이, 제 1 반도체 칩(11)의 범프(13)와 이너 리드(24,25) 사이의 접합부가 제 2 반도체 칩(12)의 범프(14)와 이너 리드(24,25) 사이의 접합부와 부분적으로 중첩하는 구성에 의해, 도1에 나타낸 바와 같이, 제 1 반도체 칩(11)의 표면에 보호막(16)을 형성할 필요가 없다. 이는, 이와 같은 구성이면, 이너 리드(24,25)와 제 1 반도체 칩(11)의 표면에 형성된 전극 형성면(11a) 또는 제 2 반도체 칩(12)의 표면에 형성된 전극 형성면(12a)이 접촉하지 않게 되기 때문이다.
상기한 설명에서는, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)을 적층한 경우에 대해 설명했지만, 상기 제 2 반도체 칩(12) 대신에 칩 커패시터 등의 전자 부품을 적층하는 것도 가능하다. 이하에 있어서, 제 2 반도체 칩(12) 대신에 칩 커패시터를 적층하는 예에 대해 설명한다.
우선, 도8에 나타낸 바와 같이, 제 1 반도체 칩(11)의 전극 형성면(11a)상에, 이너 리드(24)를 연장하여 랜드(28)를 형성하고, 상기 랜드(28)에 솔더를 인쇄한다.
그 후, 도9에 나타낸 바와 같이, 솔더가 인쇄된 랜드(28)상에 칩 커패시터(29)를 놓고, 리플로우 솔더링을 행하여, 제 1 반도체 칩(11)의 전극 형성면(11a)상에 제 2 반도체 칩(12) 이외의 전자 부품으로서의 칩 커패시터(29)를 형성한 반도체 장치를 제조할 수 있다.
또한, 칩 커패시터(29)의 사이즈에 따라, 제 1 반도체 칩(11)의 전극 형성면(11a)상에 2개 이상의 칩 커패시터를 제공할 수 있다.
또한, 도1에 나타낸 반도체 장치(1)에 있어서, 제 1 반도체 칩(11)과 제 2 반도체 칩(12)은 상이한 기능을 가질 수 있다. 예컨대, 반도체 장치(1)를 액정모듈로 사용하는 경우, 제 1 반도체 칩(11)에 액정 구동용의 세그먼트 드라이버의 기능을 함축하게 하고, 제 2 반도체 칩(12)에 액정 구동용의 공통 드라이버의 기능을함축하게 할 수 있다.
상기 액정모듈은, 도10에 나타낸 바와 같이, 압착에 의해 액정패널(2)과 ACF(anisotoropic conductive film)(3)를 접합하고, 접합후 그 위에 본 발명의 반도체 장치(1)를 액정 패널 실장기(도시 안함)를 사용하여 접합함으로써 제조된다. 이 때, 반도체 장치(1)의 신호 출력측의 아우터 리드(27)는 상기 ACF(3)에 접합되고, 신호 입력측의 아우터 리드(26)로부터 입력된 신호가 상기 아우터 리드(27)를 통해 액정패널(2)로 공급되어, 액정 표시부(4)가 구동된다.
상기 반도체 장치(1)와 ACF(3) 사이의 접합은, 예컨대, 온도 200℃, 압력 2MPa에서 20초 동안 유지되는 조건에서 행해진다.
그런데, SRAM은 미세 프로세스에 의해 제조될 수 있지만, 세그먼트 드라이버 및 공통 드라이버는, 내압 성능을 충분히 확보하기 위해, 러프 프로세스에 의해 제조되는 것이 보다 바람직한 경우가 있다. 이 경우, 1개의 반도체 칩에 세그먼트 드라이버와 공통 드라이버 기능 및 SRAM의 기능을 집적하는 구성이면, 전체를 러프 프로세스로 제조해야 하기 때문에, 반도체 칩의 칩 사이즈가 증가한다. 그러나, 본 발명의 구성과 같이, 2개의 기능을 각각의 반도체 칩에 분리시킴으로써, 각각의 반도체 칩을, 상기 반도체 칩에 포함될 기능에 따른 프로세스(미세 프로세스 또는 러프 프로세스)로 제조하는 것이 가능하게 된다. 이에 의해 상기 예에서와 같이 하나의 반도체 칩에 2개의 기능을 포함시킨 경우와는 다르게, 반도체 칩의 일방의 기능에 의해 제조 프로세스가 제한되지 않고, 반도체 장치 전체의 사이즈를 감소시킬 수 있게 된다.
상기한 바와 같은 반도체 장치에 있어서 2개의 반도체 칩을 적층하는 경우, 최초로 이너 리드에 접합되는 반도체 칩의 칩폭보다, 나중에 이너 리드에 접합되는 반도체 칩의 칩폭을 작게 해야 한다. 이것은, 나중에 이너 리드에 접합되는 반도체 칩과 이너 리드가 접촉하는 것에 의한 단락이나 누설의 위험을 감소시키기 위해서이다.
이에 대해, 본 발명에 의한 반도체 장치는, 나중에 이너 리드에 접합되는 반도체 칩의 반도체 칩폭이, 최초로 이너 리드에 접합되는 반도체 칩의 반도체 칩폭과 동일하거나 작은 구성일 수 있다.
이 경우, 최초로 이너 리드에 접합되는 반도체 칩보다 나중에 접합되는 반도체 칩의 칩폭이 작기 때문에, 나중에 접합되는 반도체 칩이 최초로 접합된 반도체 칩의 이너 리드와 접촉하는 것이 방지되어, 단락이나 누설의 위험이 억제된다. 그 결과, 높은 신뢰성과 품질을 확보할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 각 범프가 형성되는 반도체 칩의 영역의 폭이, 최초로 이너 리드에 접합되는 반도체 칩과 나중에 이너 리드에 접합되는 반도체 칩간에 상이한 구성을 가질 수 있다.
이 경우, 반도체 칩의 중심부에 범프를 형성하거나, 또는 반도체 칩의 주변 영역만을 제외하고 전체의 반도체 칩에 범프를 형성할 수 있다. 이에 따라, 확장에 필요한 배선의 총 길이가 감소되어, 반도체 칩의 사이즈를 감소시키고, 반도체 장치의 제조비용을 절감할 수 있다.
또한, 최초로 이너 리드에 접합되는 반도체 칩내에, 나중에 접합되는 반도체칩의 범프 형성 위치가 존재하는 구성에 의해, 나중에 접합되는 반도체 칩이 이너 리드와 보다 자유롭게 접합될 수 있다. 이것은, 최초로 이너 리드에 접합되는 반도체 칩의 범프내에 상기 이너 리드가 존재하게 되어, 접합 공정에서의 반도체 칩의 에지와 이너 리드 사이의 접촉을 방지할 수 있어, 신뢰성이 증가하기 때문이다. 이와 같이 범프를 반도체 칩보다 내측에 둠으로써, 확장을 위한 부가적인 배선일 필요하지 않게 되기 때문에, 반도체 칩의 칩 사이즈를 감소시킬 수 있다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체 칩과 상기 이너 리드가, 반도체 칩상의 금범프와 이너 리드의 주석을 접속하는 Au-Sn 접합에 의해 접합되고, 나중에 이너 리드에 접합되는 반도체 칩과 상기 이너 리드가, 반도체 칩상의 금범프와 이너 리드의 주석을 접속하는 Au-Sn 접합에 의해 접합되는 구성을 가질 수 있다.
Au-Sn 접합은, 300℃∼400℃의 저온에서 용융하는 상기 두 금속의 공융점을 형성함으로써 만들어질 수 있다. 따라서, 금범프의 크기에 변화가 있는 경우에도, 용융에 의해 동일한 사이즈가 제공되기 때문에, 확실한 접합이 가능하게 된다.
즉, 2개의 반도체 칩을 서로 대향하도록 접합하는 구조에서는, 최초로 이너 리드에 접합되는 반도체 칩을 Au-Sn 공융점에 의해 접합하고, 다른 반도체 칩을 Au-Sn 공융점에 의해 접합한다. 이에 따라, 금범프의 높이의 변화가 발생하더라도, 용융하고 있는 금범프에 이너 리드를 담금으로써, 안정한 접합을 행할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체 칩이 Au-Sn 공융점에 의해 접합되고, 다른 반도체 칩도 Au-Sn 공융점에 의해 접합되어 있는 동시에, Au-Sn 접합에 에폭시계의 접착제가 사용되는 구성을 가질 수 있다.
이 경우, 주석 리드가 금범프에 침투한 후, 에폭시계의 접착제의 수축에 의해 접합이 완료한다. 이 때, 에폭시계의 접착제는 200℃에서 경화하여, 접합시 테이프의 열팽창에 의한 리드의 변위가 작아지기 때문에, 고정밀도의 접합이 가능하게 된다.
즉, 나중에 접합되는 반도체 칩과 이너 리드를 접합시키기 위해, 먼저, 최초로 이너 리드에 접합되는 반도체 칩의 표면에 에폭시계 수지를 도포한다. 그 후, 나중에 접합되는 반도체 칩을 가열에 의해 이너 리드에 접합해 나감에 따라, 상기 반도체 칩의 범프에 이너 리드가 침투한다. 그 후, 200℃ 정도에서 가열하는 것에 의해 에폭시 수지가 완전히 경화되어 접합부가 고정된다. 또한, 경화된 수지는 상온에 되돌아올 때 더욱 열수축하기 때문에, 접합부는 더욱 강하게 고정된다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체 칩상에, 유기계의 보호막을 형성한 구성을 가질 수 있다.
이 경우, 이너 리드를 유기계의 보호막상에 형성함으로써, 나중에 접합되는 반도체 칩을 상기 이너 리드에 접합할 때, 이 유기계의 절연막에 의해 최초로 접합된 반도체 칩의 표면이 보호된다.
즉, 최초로 이너 리드에 접합되는 반도체 칩상에 유기계의 보호막을 형성함으로써, 상기 보호막의 탄성에 의해 나중에 접합되는 반도체 칩을 이너 리드에 접합할 때의 충격을 흡수할 수 있다. 그 결과, 접합시의 충격에 의한 각 반도체 칩에의 데미지를 억제할 수 있다.
또한, 상기 반도체 칩의 전극 형성면에는, 상기 이너 리드와의 접합부를 제외하고, 절연성 보호막이 제공될 수 있다.
이 경우, 반도체 칩의 표면에 형성된 전극이 보호막에 의해 피복되어, 상기 전극과 전자 부품이 접촉하는 것을 방지할 수 있다. 이 때문에, 전자 부품과 이너 리드를 접합하는, 예컨대 갱 접합을 사용할 수 있다. 그 결과, 2개의 반도체 칩 또는 반도체 칩, 전자 부품과 이너 리드를 접합하는 시간을 단축시킬 수 있어, 반도체 장치의 제조시간을 대폭적으로 단축할 수 있다.
또한, 반도체 칩의 표면에 형성된 전극이 전자 부품과 접촉하지 않도록 되기 때문에, 반도체 칩과 전자 부품 사이의 불필요한 접촉에 의한 문제를 제거할 수 있다. 이 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 사용되는 유기계의 수지는, 유연성 및 내열성을 갖는 것이 바람직하다.
이와 같은 유기계의 보호막의 예로는, 폴리이미드계, 에폭시계, 우레탄계, 및 실리콘계의 수지가 포함된다.
이 경우, 최초로 이너 리드에 접합되는 반도체 칩에 대한 보호막을, 비교적 저렴하고 입수하기 쉬운 재료로 형성할 수 있다. 특히, 폴리이미드는, 내열성이 높고, 본딩 온도가 500℃를 초과해도 수지의 용해되지 않기 때문에, 보호막으로서 적절히 사용될 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 유기계의 보호막의 두께가, 적어도 1μm인 범프의 높이와 거의 동일하게 설정되어 있는 구성을 가질 수 있다.
상기한 바와 같이 보호막을 형성하는 경우, 보호막의 두께가 범프의 높이를 초과하면, 이너 리드가 최초로 접합되는 반도체 칩에서의 금범프를 간섭하여 접합이 잘 되지 않는다. 또한, 1㎛ 이하의 보호막의 두께는, 보호막이 적절히 기능하지 못하게 하여, 최초로 접합되는 반도체 칩의 표면을 손상시킬 수 있다.
즉, 상기 구성과 같이, 보호막의 두께를 1μm 이상으로 하고, 또한 범프의 높이와 거의 동일한 높이로 설정함으로써, 나중에 이너 리드에 접합되는 반도체 칩에 의해 보호막의 주요 소자가 손상되지 않는다. 그 결과, 신뢰성을 향상시킬 수 있다. 또한, 보호막이 범프 높이보다 두꺼운 경우에 발생되는, 최초로 접합되는 반도체 칩과 이너 리드 사이의 접합이 불안정하게 되는 문제를 해결할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체 칩의 보호막상에 상기 이너 리드를 고정시켜, 이너 리드가 반도체 칩의 표면에 접촉하는 것을 방지하는 구성을 가질 수 있다.
이 경우, 최초로 이너 리드에 접합되는 반도체 칩상에 미리 보호막을 형성함으로써, 이너 리드의 첨단은 상기 보호막에 의해 보호된다. 이에 의해 최초로 이너 리드에 접합되는 반도체 칩의 표면을 손상시키지 않고, 나중에 접합되는 반도체 칩을 접합할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 이너 리드가, 이면의 범프와 접촉하지 않고, 최초로 상기 이너 리드에 접합되는 반도체 칩상에 형성된 범프로부터 상기 반도체 칩의 중앙을 향해 적어도 30μm 돌출하고 있는 구성일 수 있다.
예컨대, 이너 리드가 적어도 30μm 돌출하고 있는 상태에서, 최초로 이너 리드에 접합된 반도체 칩상에 보호막이 없으면, 이너 리드가 반도체 칩과 접촉하게 되어, 상기 반도체 칩의 표면을 손상시킨다. 즉, 현행 TCP에서는, 이너 리드가 30μm이상 돌출하면, 반도체 칩의 표면에 상기 이너 리드의 첨단이 접촉하게 되어, 반도체 칩상에 손상을 주거나 금이 가게 되어 신뢰성에 심각한 문제가 된다.
반대로, 상기 구성과 같이, 최초로 이너 리드에 접합되는 반도체 칩의 표면에 보호막을 형성함으로서, 이너 리드가 30μm만큼 돌출하더라도 상기 이너 리드의 첨단은 상기 보호막상에 있게 되고, 고정된다. 그 결과, 최초로 이너 리드에 접합되는 반도체 칩의 표면은 보호되기 때문에, 신뢰성의 문제는 해결되고, 나중에 이너 리드 접합되는 반도체 칩을 안전하게 접합할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 이너 리드가 최초로 접합하는 반도체 칩상에 형성되는 보호막상에 이너 리드를 구비하여, 상기 반도체 칩의 범프와 접합하지 않고 다음에 접합되는 반도체 칩의 범프와 접합되는 구성을 가질 수 있다.
이 경우, 최초로 접합되는 반도체 칩의 범프와 접촉하지 않고, 상기 이너 리드에 접합되는 반도체 칩의 표면에 형성된 보호막상에 단순히 고정되는 적어도 하나의 이너 리드가 존재하게 된다. 즉, 최초로 이너 리드에 접합되는 반도체 칩과 도통될 필요가 없는 이너 리드가 존재하는 경우에, 상기 구성을 적용할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 이너 리드가 반도체 칩의 범프로부터 반도체 칩의 중앙쪽으로 돌출하고, 2개 이상의 이너 리드의 첨단들이 접속되어 있는 구성을 가질 수 있다.
이에 의해, 이너 리드들은 일정 거리에 대해 동전위로 접속될 수 있다. 즉, 최초로 이너 리드에 접합되는 반도체 칩상에 보호막을 형성하고, 적어도 2개 이상의 이너 리드가 상기 보호막 위의 첨단 또는 중간 부분에서 서로 접속되어 있는 구성을 채용할 수 있다.
이 경우, 반도체 칩상에 형성된 이너 리드 배선내에 도통을 위한 배선을 제공할 수 있기 때문에, 반도체 칩을 통해 도통을 위한 배선을 형성하는 것에 비해 반도체 칩의 칩 사이즈를 감소시킬 수 있다. 또한, 이너 리드를 사용한 배선은, 전원이나 고전압선용의 두꺼운 배선을 사용할 수 있기 때문에, 과전류 등에 의해 발생하는 오픈 배선의 문제를 방지할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 첨단들이 접속된 이너 리드 사이에, 첨단들이 접속되지 않은 이너 리드가 형성되어 있는 구성을 가질 수 있다.
상기 구성의 반도체 장치는, 첨단들이 접속된 이너 리드들 사이에 첨단들이 접속되지 않는 단일의 이너 리드를 제공함으로써, 첨단들이 접속된 이너 리드의 부분을 효율적으로 이용한다.
즉, 예컨대 반도체 칩의 일단에서 타단까지 전원 배선을 형성하고, 또한 그 사이에 입력 배선이나 출력 배선을 형성하는 경우에 상기 구성을 적용할 수 있다. 또한, 첨단들이 접속된 이너 리드들 사이에, 서로 접속된 다른 이너 리드들을 제공할 수 있다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체칩의 범프의 높이가 다음에 이너 리드에 접합되는 반도체 칩의 범프의 높이와 상이한 구성을 가질 수 있다.
예컨대, 최초로 이너 리드에 접합되는 반도체 칩과 나중에 이너 리드에 접합되는 반도체 칩 사이의 범프들의 피치가 상이한 경우에, 상기 구성을 적용할 수 있다. 즉, 범프들이 화인 피치에 의해 제공되어 있는 경우에, 범프의 높이를 약 1O㎛로 낮게 설정하고, 러프 피치에 의해 범프가 설치되고 있는 경우에, 범프 높이를 화인 피치의 범프의 높이보다 높게 설정하도록 반도체 장치를 설계한다. 범프 높이가 높은 경우에는, 상기 접합된 반도체 칩들 사이의 공간에 비교적 용이하게 수지를 주입시킬 수 있기 때문에, 저점도의 수지를 사용할 필요가 없다.
또한, 본 발명에 의한 반도체 장치는, 적어도 하나의 반도체 칩을 수지에 의해 피복한 구성을 가질 수 있다.
접합된 반도체 칩들을 갖는 반도체 장치는, 반도체 칩 사이에 수지를 동봉해야 하기 때문에, 저점도의 수지를 사용할 필요가 있다. 이 경우, 수지의 점도를 적정화함으로써 반도체 칩의 이면에 수지가 침입하지 않도록 반도체 장치를 박형화한다. 즉, 디바이스(반도체 장치)의 두께를 감소시키기 위해, 양방의 반도체 칩을 수지로 피복해서는 안된다.
또한, 본 발명에 의한 반도체 장치는, 최초로 이너 리드에 접합되는 반도체 칩과, 다음으로 이너 리드에 접합되는 반도체 칩의 기능이 상이한 구성을 가질 수 있다.
2개의 반도체 칩을 적층하는 경우, SRAM 또는 드라이버의 기능 등의 동일한기능의 반도체 칩을 적층함으로써 용량을 증가시킬 수 있다. 그러나, 상이한 기능의 반도체 칩, 예컨대 SRAM의 기능 및 드라이버의 기능을 갖는 반도체 칩을 적층함으로써, 고성능인 디바이스를 제조할 수 있다.
예컨대, 휴대 전화용의 액정 드라이버는, SRAM, 콘트롤러, 공통 드라이버, 및 세그먼트 드라이버로 이루어져 있다. 이러한 기능을 갖는 반도체 칩을 1개의 반도체 장치에 적층함으로써, 고성능인 디바이스를 제조할 수 있다.
이와 같이, 반도체 칩을 적층하는 경우에, 칩들을 부품에 제공함으로써, 상기 반도체 장치는 상이한 반도체 칩을 갖는 반도체 칩들중 하나를 대체하는 것만으로 부가적인 기능을 가질 수 있다.
또한, 본 발명에 의한 반도체 장치는, 캐리어 테이프의 이너 리드가 금도금되고, 반도체 칩의 범프가 금으로 이루어지며, 상기 이너 리드의 금도금과 상기 금범프가 접합되는 구성을 가질 수 있다.
이 경우, 금도금에 의해, 동일 재료의 금범프와 이너 리드를 접합할 수 있어, 바람직한 접합을 제공하기 때문에, 접합 안정성을 향상시킬 수 있다.
또한, 본 발명에 의한 반도체 장치는, 칩 커패시터 등의 전자 부품이 나중에 접합되는 반도체 칩의 옆에 배치되어, 최초에 접합된 반도체 칩상에 적층되는 구성을 가질 수 있다.
일반적으로, 액정 드라이버, SRAM, 및 콘트롤러를 집적하는 경우에는, 칩 커패시터가 필요하다. 따라서, 반도체 장치내에, 반도체 칩으로부터 외부에 제공되는 칩 커패시터 등의 전자부품을 최초에 이너 리드에 접합되는 반도체 칩상에 형성함으로써, 반도체 칩으로 구성되는 시스템을 보다 소형화시킬 수 있다.
또한, 본 발명에 의한 반도체 장치는, 상기 칩 커패시터 등의 전자 부품을 실장하기 위한 랜드를, 이너 리드의 첨단에 제공하는 구성을 가질 수 있다.
예컨대, 이너 리드의 첨단부에 1mm×1mm의 랜드를 형성함으로써 필요할 때 칩 커패시터를 상기 랜드에 장치하는 것이 가능하게 된다.
발명의 상세한 설명에서의 구체적인 실시태양 또는 실시예는, 어디까지나 본 발명의 기술내용을 밝히는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되지 않고, 본 발명의 정신과 다음에 기재하는 특허청구범위 내에서 여러가지로 변경하여 실시할 수 있다.
본 발명의 반도체 장치는, 표면에 배선 패턴이 형성된 폴리이미드 기재의 디바이스 홀에 돌출하고 상기 배선 패턴에 접속된 이너 리드, 및 서로 전극 형성면이 대향하는 상기 이너 리드에 접속된 제 1 반도체 칩 및 제 2 반도체 칩을 포함한다. 상기 제 2 반도체 칩은, 상기 제 1 반도체 칩과 이너 리드 사이의 접합에 의해 형성된 함몰부에 있어서, 상기 이너 리드와 접합되어 있다. 그 결과, 반도체 칩, 전자 부품(반도체 칩 등)과 이너 리드의 접합 시간을 단축시켜, 제조에 관계되는 시간을 대폭적으로 단축시키며, 부가적으로 반도체 칩, 전자 부품과 이너 리드 사이의 단선을 방지할 수 있다.

Claims (27)

  1. 배선 패턴이 형성된 기재로 이루어진 캐리어 테이프;
    상기 캐리어 테이프에 형성된 개구부로 돌출하며 그리고 상기 배선 패턴에 접속된 이너 리드;
    상기 개구부에서 상기 이너 리드와 접합된 반도체 칩; 및
    상기 반도체 칩의 상기 이너 리드와의 접합면에 대향하도록 상기 이너 리드에 접합된 전자 부품을 포함하며;
    상기 전자 부품은, 상기 반도체 칩과 이너 리드의 접합에 의해 형성된 함몰부에서, 상기 이너 리드에서의 반도체칩과 이너리드의 접합면과는 반대쪽 면에 대하여 접합되며,
    상기 반도체 칩에 접합된 이너리드와 상기 전자부품에 접합된 이너리드로 이루어진 모든 이너리드의 종단부가 상기 함몰부에서 상기 반도체 칩 상의 동일 높이 위치로 배치되어 있으며,
    상기 각 이너 리드는, 각 반도체 칩을 상기 이너 리드와 접합하는데 필요한 범프보다도 상기 반도체 칩의 중앙쪽으로 돌출하며, 적어도 2개의 이너 리드는 그 첨단 부분상에서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 개구부에서 상기 반도체 칩이 접합되는 방향으로 구부려지는 이너 리드에 의해, 상기 함몰부가 형성되는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 칩의 전극 형성면에는, 상기 이너 리드와의 접합부를 제외하고 절연성의 보호막이 제공되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 칩과 이너 리드 사이의 접합부는, 상기 전자 부품과 이너 리드 사이의 접합부와 이너 리드를 가로질러, 적어도 일부가 중첩하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 칩의 폭은, 상기 전자 부품의 폭과 같거나 더 긴 반도체 장치.
  6. 제1항에 있어서, 상기 전자 부품은, 상기 반도체 칩의 기능과는 상이한 기능을 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 전자 부품은, 칩 커패시터인 반도체 장치.
  8. 제1항에 있어서, 최초로 이너 리드에 접합되는 반도체 칩상의 금범프는 이너 리드의 주석과 접합되고, 나중에 이너 리드에 접합되는 반도체 칩상의 금범프는 이너 리드의 주석과 접합되는 반도체 장치.
  9. 제8항에 있어서, 상기 반도체 칩의 금범프와 이너 리드 사이의 접합부에는 에폭시계의 접착제가 사용되는 반도체 장치.
  10. 제3항에 있어서, 상기 보호막은, 유기계의 재료로 이루어지는 반도체 장치.
  11. 제10항에 있어서, 상기 유기계의 보호막은, 폴리이미드계, 에폭시계, 또는 우레탄계의 재료로 이루어지는 반도체 장치.
  12. 제10항에 있어서, 상기 보호막의 두께는, 반도체 칩상에 적어도 1㎛로 형성된 범프의 높이 이하로 설정되어 있는 반도체 장치.
  13. 제3항에 있어서, 최초로 이너 리드에 접합되는 반도체 칩의 보호막상에 이너 리드를 고정시키는 반도체 장치.
  14. 제1항에 있어서, 상기 이너 리드는 최초로 상기 이너 리드에 접합되는 반도체 칩의 중앙쪽으로 돌출하며, 상기 이너 리드는 이면의 범프와 접촉하지 않고 반도체 칩상에 형성되는 범프로부터 적어도 30μm만큼 돌출하는 반도체 장치.
  15. 제1항에 있어서, 상기 이너 리드는, 최초로 이너 리드에 접합되는 반도체 칩의 범프와 접합하지 않고, 상기 반도체 칩상에 형성되는 보호막상에 존재하고, 다음으로 이너 리드에 접합되는 반도체 칩의 범프와 이너-리드 접합에 의해 접합되는 반도체 장치.
  16. 제1항에 있어서, 상기 이너 리드는 반도체 칩의 중앙쪽으로 돌출하며, 적어도 2개 이상의 상기 이너 리드는 그 첨단들이 서로 접속되어 있는 반도체 장치.
  17. 제1항에 있어서, 최초로 이너 리드에 접합되는 반도체 칩상에 형성되는 범프의 높이는 다음으로 이너 리드에 접합되는 반도체 칩상에 형성되는 범프의 높이와 상이한 반도체장치.
  18. 제1항에 있어서, 최초로 이너 리드에 접합되는 반도체 칩의 이면 및/또는 다음으로 이너 리드에 접합되는 반도체 칩의 이면은 40μm이상 400μm 이하의 두께를 갖도록 연마되는 반도체 장치.
  19. 제1항에 있어서, 적어도 하나의 반도체 칩은 수지로 피복되는 반도체 장치.
  20. 제1항에 있어서, 상기 이너 리드는 금으로 도금되고, 반도체 칩의 범프는 금으로 이루어지며, 상기 이너 리드의 도금된 금은 반도체 칩의 범프의 금과 접합되는 반도체 장치,
  21. 배선 패턴이 형성된 기재로 이루어진 캐리어 테이프;
    상기 캐리어 테이프에 형성된 개구부로 돌출하며 그리고 상기 배선 패턴에 접속된 복수의 이너 리드;
    상기 개구부에서, 상기 이너 리드와 접합된 제 1 반도체 칩; 및
    상기 제1 반도체 칩의 상기 이너 리드와의 접합면에 대향하도록 상기 이너리드에 접합된 제 2 반도체 칩을 구비하며,
    상기 제 2 반도체 칩은, 상기 제 1 반도체 칩과 이너 리드의 접합에 의해 형성된 함몰부에서, 상기 이너 리드에서의 제1 반도체칩과 이너리드의 접합면과는 반대쪽 면에 대하여 접합되며, 상기 제1 반도체 칩에 접합된 이너리드와 상기 제2 반도체 칩에 접합된 이너리드로 이루어진 모든 이너리드의 종단부가 상기 함몰부에 있어서 상기 제1 반도체 칩 상의 동일 높이 위치로 배치되어 있고,
    상기 각 이너 리드는, 각 반도체 칩을 상기 이너 리드와 접합하는데 필요한 범프보다도 상기 반도체 칩의 중앙쪽으로 돌출하며, 적어도 2개의 이너 리드는 그 첨단 부분상에서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 제 2 반도체 칩의 칩폭은 제 1 반도체 칩의 칩폭과 같거나 작은 반도체 장치.
  23. 제21항에 있어서, 적어도 이너 리드와 접합된 제 1 반도체 칩의 표면상에, 유기계의 보호막이 제공되는 반도체 장치.
  24. 삭제
  25. 제21항에 있어서, 상기 제 1 및 제 2 반도체 칩의 각각의 두께는, 상기 두 개의 반도체 칩이 적층될 때의 두께가 40μm 이상 400μm 이하의 범위에 있도록 설정되는 반도체 장치.
  26. 제21항에 있어서, 상기 제 2 반도체 칩 대신에, 상기 제 1 반도체 칩상에 칩 커패시터가 제공되는 반도체 장치.
  27. 삭제
KR10-2001-0029215A 2000-05-26 2001-05-26 반도체 장치 및 액정모듈 KR100446713B1 (ko)

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494940B2 (ja) * 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
US6664618B2 (en) * 2001-05-16 2003-12-16 Oki Electric Industry Co., Ltd. Tape carrier package having stacked semiconductor elements, and short and long leads
US7667299B2 (en) * 2004-01-27 2010-02-23 Panasonic Corporation Circuit board and method for mounting chip component
US20060038302A1 (en) * 2004-08-19 2006-02-23 Kejun Zeng Thermal fatigue resistant tin-lead-silver solder
JP2006210566A (ja) * 2005-01-27 2006-08-10 Akita Denshi Systems:Kk 半導体装置
JP4590294B2 (ja) * 2005-04-13 2010-12-01 株式会社リコー 三次元成形回路部品の製造方法
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
KR100848741B1 (ko) * 2005-08-09 2008-07-25 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2007048887A (ja) * 2005-08-09 2007-02-22 Seiko Epson Corp 半導体装置およびその製造方法
TWI296857B (en) * 2005-08-19 2008-05-11 Chipmos Technologies Inc Flexible substrate for package
KR20090026891A (ko) * 2007-09-11 2009-03-16 삼성전자주식회사 배선기판, 이를 갖는 테이프 패키지 및 표시장치, 이의제조방법 및 이를 갖는 테이프 패키지 및 표시장치의제조방법
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
JP2011009653A (ja) * 2009-06-29 2011-01-13 Seiko Epson Corp 半導体装置及びその製造方法
KR101207273B1 (ko) * 2010-09-03 2012-12-03 에스케이하이닉스 주식회사 임베디드 패키지 및 그 형성방법
JP6047868B2 (ja) * 2010-09-30 2016-12-21 宇部興産株式会社 テープキャリアパッケージの製造方法、及び変性ポリウレタン樹脂組成物
US8803185B2 (en) * 2012-02-21 2014-08-12 Peiching Ling Light emitting diode package and method of fabricating the same
TWI483361B (zh) * 2012-03-23 2015-05-01 Chipmos Technologies Inc 半導體封裝基板以及半導體封裝結構
DE102012107668A1 (de) * 2012-08-21 2014-03-20 Epcos Ag Bauelementanordnung
US10173945B1 (en) 2014-04-23 2019-01-08 nanoMetallix LLC Nanocomposite for combustion applications
US9748165B2 (en) * 2014-05-30 2017-08-29 Delta Electronics, Inc. Packaging structure
TWI570858B (zh) * 2014-12-23 2017-02-11 揚智科技股份有限公司 半導體封裝結構
TWI653717B (zh) * 2017-09-11 2019-03-11 南茂科技股份有限公司 薄膜覆晶封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268153A (ja) * 1993-03-12 1994-09-22 Hitachi Maxell Ltd 半導体装置
JPH0878608A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体パッケ−ジ実装構造及び方法
JPH10135401A (ja) * 1996-10-25 1998-05-22 Mitsui High Tec Inc 半導体装置
KR19990069643A (ko) * 1998-02-11 1999-09-06 구본준 히트 스프레드를 갖는 리드 프레임 및 이를 이용한반도체 패키지
KR20010017143A (ko) * 1999-08-09 2001-03-05 윤종용 캐리어 테이프를 이용한 적층형 플립 칩 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370150A (ja) * 1989-08-09 1991-03-26 Mitsubishi Electric Corp キャリアテープ及びこれを用いた半導体装置の製造方法
JP2924394B2 (ja) 1992-01-07 1999-07-26 松下電器産業株式会社 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268153A (ja) * 1993-03-12 1994-09-22 Hitachi Maxell Ltd 半導体装置
JPH0878608A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体パッケ−ジ実装構造及び方法
JPH10135401A (ja) * 1996-10-25 1998-05-22 Mitsui High Tec Inc 半導体装置
KR19990069643A (ko) * 1998-02-11 1999-09-06 구본준 히트 스프레드를 갖는 리드 프레임 및 이를 이용한반도체 패키지
KR20010017143A (ko) * 1999-08-09 2001-03-05 윤종용 캐리어 테이프를 이용한 적층형 플립 칩 패키지

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