KR100440075B1 - 반도체소자의트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 소자분리막, 게이트, 절연막 스페이서 및 소오스/드레인이 형성된 반도체기판 상부에 Ti-P 금속을 증착하고 상기 Ti-P 금속 상부에 Ti 박막을 연속적으로 증착한 다음, 상기 Ti-P 과 Ti 의 적층구조를 1차 단시간 급속열처리 ( 이하 RTA 라 함 ) 하여 C49-TiSi2를 형성하고 상기 Ti-P 과 Ti 의 적층구조를 제거한 다음, 상기 C49-TiSi2막을 2차 RTA 하여 C54-TiSi2로 상전이 시키는 공정으로 얇은 저저항의 C54-TiSi2를 형성하여, 미세화에 따른 써머 버젯 ( thermal budget ) 을 감소시키고 미세선폭에서 쉽게 TiSi2를 형성하여 TiSi2/Si 의 계면을 안정화시키며 열 안정성이 우수하게 한다. 또한, TiN과 TiSi2의 경쟁적 반응 ( competing reaction ) 에서 초기 Ti 증착두께에 대한 TiSi2화하는 두께비가 높게 되는 장점이 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 특히 소오스/드레인 접합과 게이트 저항 값을 감소하므로써, 얕은 깊이의 접합을 형성할 수 있는 MOSFET 제조 방법에 관한 것이다.
반도체 소자의 집적도 증가에 따른 얕은 깊이의 소오스/드레인 접합을 낮은 면저항을 갖도록 하는 것이 중요해지고 있다. 따라서 게이트와 소오스/드레인을 동시에 실리사이드(silicide)화하여 저 저항화하는 기술이 필수적이다. 이러한 폴리사이드 중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안전성이 우수하고 제조 방법이 용이하여 가장 각광받고 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도로서, 실리사이드를 이용한 MOSFET 형성 공정을 도시한다.
먼저, 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1)의 상부에 게이트 산화막(3)을 형성한다.
그 다음, 상기 게이트 산화막(3)의 상부에 폴리실리콘층을 증착한 후, 식각하여 게이트(4)를 형성하고, 상기 게이트(4)의 측벽에 산화막 스페이서(5)를 형성한다. (도 1a)
그리고, 상기 노출된 반도체 기판(1)의 상부에서 비소(As) 또는 불화 붕소(BF2)이온을 3E15/㎠이상의 농도로 이온주입하여 n+또는 P+타입의 소오스/드레인(6)을 형성한다. (도 1b)
그 다음에, 상기 구조의 전체 표면에 티타늄(Ti, 7)을 증착한다. (도 1c)
그리고, 상기 티타늄층(7)을 제 1차 단시간 급속열처리함으로써, 상기 티타늄층(7)과 게이트(4)와 소오스/드레인(6)의 실리콘이 확산하여 C49-TiSi2(도시하지않음)(8)를 형성하고, TiSi2화하지 않은 Ti 이나 TiN 층은 NH4OH:H2O2:H2O=1:1:5 ( 이하 SC-1 이라 함 ) 의 식각용액으로 선택 식각한 다음, 제1차 단시간 급속 열처리된 실리사이드를 고온에서 제 2차 RTA 하여 저 저항의 C54-TiSi2를 형성한다. (도 1d)
이 후에 층간절연막을 증착하여 평탄화 열공정으로 층간절연막(도시안됨)을 형성하고 후속공정을 실시한다. 이때, 상기 평탄화 열공정은 256 M DRAM 소자의 제조공정시 825 ℃ 정도의 온도에서 30 분 정도의 시간동안 실시한다.
그러나, 종래의 실리사이드를 이용한 MOSFET 제조 방법은, 고집적 소자 적용에 부적절한 다음과 같은 문제가 있다. 첫째, Ti 을 증착후에 1차 단시간 급속 열처리하여 TiSi2를 형성할 때, 게이트의 선폭이 좁아지거나 Ti 의 증착두께가 얇을 때는 C49-TiSi2의 형성이 억제된다. 둘째, RTA 중에 C49-TiSi2의 형성이 억제되는 동안 증착된 Ti 중에 상당량이 TiN 형태로 손실되는 문제로 TiSi2가 박막화 된다. 이로 인해 열안정성이 저하되어 응집이 된다. 셋째, 게이트와 소오스/드레인의 면저항을 줄이려면 TiSi2막을 두껍게 할 필요가 있으나, 이번에는 소오스/드레인의 접합 누설 전류를 커지는 문제가 생긴다. 넷째, TiSi2/Si의 계면에너지가 높아, TiSi2/Si 의 계면을 줄여 전체계면의 에너지를 낮추려하므로 TiSi2가 응집되기 쉽다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 접합과 게이트에서의 TiP2를 이용하여 TiSi2제조함으로써 미세화에 따른 TiSi2막의 인터페이스를 안정화시켜 실리사이드 형성을 용이하게 할 뿐 아니라 응집에 따른 기생 저항의 상승을 억제할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,11 : 반도체기판 2,12 : 소자분리막
3,13 : 게이트산화막 4,14 : 게이트
5,15 : 스페이서 산화막 6,16 : 소오스/드레인
7,18 : Ti 박막 8,19 : C49-TiSi2
17 : TiP2박막 20 : C54-TiSi2
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 제조방법은,
소자분리막, 게이트, 절연막 스페이서 및 소오스/드레인이 형성된 반도체기판 상부에 Ti-P 금속을 증착하되, Ti 금속을 PH3분위기에서 리액티브 스퍼터링하여 TiP2박막형태로 형성하는 공정과,
상기 Ti-P 금속 상부에 Ti 박막을 연속적으로 증착하는 공정과,
상기 Ti-P 과 Ti 의 적층구조를 1차 RTA 하여 C49-TiSi2를 형성하는 공정과,
상기 Ti-P 과 Ti 의 적층구조를 제거하는 공정과,
상기 C49-TiSi2막을 2차 RTA 하여 C54-TiSi2로 상전이 시키는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 종래에는 티타늄막을스퍼터링을 이용하여 증착한 후에 1차 RTA 하여 C49-TiSi2를 형성하였으나, 본 발명에서는 Ti 막 증착의 핵생성단계에서 PH3가스를 주입하여 P 가 Ti/Si 의 계면에 축적되도록 한다. 이러한 P는 계면에너지를 변화시킬 뿐아니라, TiP2와 C49-TiSi2는 Ti 원자의 배열이 같은 삼각 프리즘 ( triangular prism ) 구조를 가지고 있어 C49-TiSi2의 형성을 촉진하게 된다. 이 결과 1차 RTA 온도가 낮거나 Ti 의 증착두께가 얇거나, 또는 선폭이 가늘어도 쉽게 C49-TiSi2를 형성할 수 있다. 그리고, TiP2에 의한 C49-TiSi2의 형성 촉진으로 RTA 시에 TiN 등으로 손실되는 Ti 의 양이 작아지고, TiSi2화 되는 비율이 높다. 또한, TiP2박막은 TiSi2/Si 의 계면에너지를 낮춰 안정화시키는 역할을 함으로써 TiSi2/Si 의 계면을 평탄하게 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도로서, MOSFET 제조 공정의 순서는 도시한다.
먼저, 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 반도체 기판(11)의 액티브(active)영역에 게이트산화막(13) 형성하고, 폴리실리콘을 증착한 후 식각하여 게이트(14)를 형성한다. 그 다음, 상기 게이트(14)의 측벽에 산화막 스페이서(15)를 형성한다. (도 2a)
그리고, 상기 구조의 액티브 영역에 비소(As) 또는 불화 붕소(BF2) 이온을3E15/㎠ 이상의 농도로 주입하여 n+또는 P+타입의 소오스/드레인(16)을 형성한다. (도 2b)
그 다음에, 상기 구조의 전 표면에 Ti 금속을 PH3분위기에서 리액티브(reactive) 스퍼터링을 이용하여 TiP2박막(17)을 10 - 100 Å 정도의 두께로 증착한다. 그리고, 상기 TiP2박막(17) 상부에 연속적으로 Ti 박막(18)을 공기 노출없이 70 ∼ 700 Å 정도의 두께로 스퍼터링하여 증착한다.
이때, 상기 TiP2박막(17)은 Ti 박막(18) 두께의 10% 이하로 형성하되, 타겟을 고순도의 Ti 금속으로 하고, PH3의 유량은 1 ∼ 100 sccm, 증착온도는 300 ~ 600 ℃, 증착압력은 1 mTorr ∼ 1 Torr 인 조건으로 형성한다. 그리고, 상기 TiP2박막(17)은 후속공정에서 TiSi2/Si 의 계면에너지를 낮춰 안정화시키는 역할을 함으로써 TiSi2/Si 의 계면을 평탄하게 한다.
그리고, 상기 Ti 박막(18)은 타겟을 고순도의 Ti 금속으로 하여, N2(+Ar) 플라즈마 상태에서 증착압력은 1 ~ 500 mTorr 의 범위, 기판 온도는 25 ∼ 350 ℃ 정도로 한다. 여기서, 상기 기판 온도가 350 ℃ 이상일 경우 반응기 내부에서 Ti 증착층으로 산소가 침투하기 쉬워 다단계 RTA를 사용하는 공정에는 적합하지 않은 단점이 있으므로 350 ℃ 이하에서 증착하도록 한 것이다. (도 2c)
그 다음에, 상기 TiP2박막(17)과 Ti 박막(18)을 500 ∼ 1000 ℃ 정도의 온도에서 0 ~ 30 초 정도의 시간동안 1차 RTA 를 실시하여 소오스/드레인(16)과 게이트(14) 전극 위에만 C49-TiSi2(19) 를 형성한다. (도 2d)
그리고, 상기 C49-TiSi2(19)가 형성되지 않은 Ti 박막(18)과 TiP2박막(17)은 SC-1 의 식각용액으로 20 ∼ 100 분 정도의 시간동안 선택적 에치하여 소오스/드레인(16)과 게이트(14)위에만 C49-TiSi2(19)가 형성되도록 한다.
그리고, 상기 C49-TiSi2박막(19)을 750 ∼ 1500 ℃ 정도의 온도에서 0 ∼ 30 초 정도의 시간동안 2차 RTA 을 실시하여 저저항의 C54-TiSi2박막(20)으로 상전이 시킨다. (도 2e)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 제조방법은, 반도체 소자의 미세화에 따른 써머 버젯 ( thermal budget ) 이 감소하고 선폭이 가늘어지더라고 쉽게 TiSi2를 형성할 수 있을 뿐아니라, TiSi2/Si 의 계면을 안정화시켜 열 안정성이 우수하게 된다. 또한, TiN과 TiSi2의 경쟁적 반응 ( competimg reaction ) 에서 초기 Ti 증착두께에 대한 TiSi2화하는 두께비가 높게 되는 장점이 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (10)
- 소자분리막, 게이트, 절연막 스페이서 및 소오스/드레인이 형성된 반도체기판 상부에 Ti-P 금속을 증착하되, Ti 금속을 PH3분위기에서 리액티브 스퍼터링하여 TiP2박막형태로 형성하는 공정과,상기 Ti-P 금속 상부에 Ti 박막을 연속적으로 증착하는 공정과,상기 Ti-P 과 Ti 의 적층구조를 1차 RTA 하여 C49-TiSi2를 형성하는 공정과,상기 Ti-P 과 Ti 의 적층구조를 제거하는 공정과,상기 C49-TiSi2막을 2차 RTA 하여 C54-TiSi2로 상전이 시키는 공정을 포함하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 Ti-P 금속은 상기 Ti 박막의 1 ~ 10 % 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 Ti-P 박막은 10 ∼ 100 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 Ti-P 박막은 고순도의 Ti 금속을 타켓으로 하여 PH3의 유량은 1 ∼ 100 sccm, 증착온도는 300 ∼ 600 ℃, 증착압력은 1 mTorr - 1 Torr 인 조건에서 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 Ti 박막은 상기 Ti-P 박막의 증착후 같은 챔버 ( chamber ) 내에서 연속적으로 스퍼터링하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법,
- 제 5 항에 있어서,상기 Ti 박막은 70 ~ 700 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항 또는 제 5 항에 있어서,상기 Ti 박막은 타겟을 고순도의 Ti 금속을 이용하여, N2(+Ar) 플라즈마 상태에서 증착 압력이 1 ∼ 500 mTorr 이고 기판 온도가 25 ~ 400 ℃ 인 조건에서 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 1차 RTA 는 500 ~ 1000 ℃ 의 온도에서 0 ~ 30 초 동안 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 Ti-P 박막과 Ti 박막의 적층구조는 SC-1 용액으로 20 ~ 100 분 동안 선택 식각하여 제거하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 2차 RTA 는 750 ~ 1500 ℃ 의 온도에서 0 ~ 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
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| KR970054383A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체 소자의 실리사이드 형성 방법 |
-
1996
- 1996-12-31 KR KR1019960079878A patent/KR100440075B1/ko not_active IP Right Cessation
Patent Citations (5)
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| Publication number | Publication date |
|---|---|
| KR19980060516A (ko) | 1998-10-07 |
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