KR100437071B1 - Ｆｒａｍ 및 ｄｒａｍ용 고온 전극 및 배리어 구조 - Google Patents
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Abstract
본 발명에 따른 반도체 구조는 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판; 및 상기 기판상에 위치하고 Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 층을 포함하는 전극을 포함하며, 상기 반도체 구조는 600℃를 초과하는 온도 또는 600℃ 온도에서 도전성과 통합성을 상실함없이 어닐링을 견딜 수 있도록 구성되어 배치된다. 또한 본 발명의 반도체 구조를 형성하는 방법은 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판을 제조하는 공정; Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 전극층을 퇴적하는 것을 포함하는 물질의 연속층을 퇴적하는 공정; 및 600℃를 초과하는 온도 또는 600℃ 온도에서 상기 반도체 구조를 어닐링하는 공정을 포함한다.
Description
본 발명은 FeRAM 및 DRAM 반도체, 특히 고온 어닐링하는 동안 및 어닐링 후에 안정하게 유지되는 배리어층 및 전극의 용도에 관한 것이다.
FeRAM 및 DRAM 반도체는 제조하는 동안, 특히 주입된 이온을 활성 영역으로 확산시키기 위해 반드시 실시하여야하는 고온 어닐링 공정 동안 중간층이 파괴되기 쉽다. 또한, 반도체는 완성되면, 항공 산업에서와 같이 고온 환경을 거치게되어, 통상의 방법으로 작성된 FeRAM 및 DRAM 반도체는 손상될 수 있다. 본 분야에서의 종래기술은 이하의 문헌에서 실시 보고되어 있다:
Yoon 일행, Investigation of Pt/Ta diffusion barrier using hybrid conductive oxide (RuO
2
) for high temperature applications. J. Vac. Sci. Technol. B 16(3), May/June 1998, p. 1137,
Yoon 일행, Oxidation resistance of tantalum-ruthenuium dioxide diffusion barrier for memory capacitor bottom electrodes, Apply. Phys. Let. V 73, 1998, p. 324,
Yoon 일행, Oxide (CeO
2
) incorporated new diffusion barrier for Cu metallization, Conference Proceeding USLI XIII, 1998 Materials Research Society, 1998, p. 103,
Kwak 일행, Improvement of Ta diffusion barrier performance in Cu metallization by insertion of a thin Zr layer into Ta film, Apply. Phys. Let.1998, V72, p. 2832.
반도체 구조는 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판; 및 상기 기판상에 위치하고 Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 층을 포함하는 전극을 포함하며, 상기 반도체 구조는 600℃를 초과하는 온도 또는 600℃ 온도에서 도전성과 통합성을 상실함없이 어닐링을 견딜 수 있도록 구성되어 배치된다.
반도체 구조를 형성하는 방법은 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판을 제조하는 공정; Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 전극층을 퇴적하는 것을 포함하는 물질의 연속층을 퇴적하는 공정; 및 600℃를 초과하는 온도 또는 600℃ 온도에서 상기 반도체 구조를 어닐링하는 공정을 포함한다.
본 발명의 목적은 도전성과 통합성의 손실없이 600℃ 이상의 고온의 어닐링 온도를 견딜 수 있도록, 비휘발성 메모리용의 기판상에 하부전극 또는 배리어 구조를 제공하는 것이다.
본 발명의 다른 목적은 전극 또는 배리어 구조로서 Ir-M-O층(M은 금속임)을 제공하는 것이다.
본 발명의 다른 목적은 Ir-Ta-O으로 구성된 층과 Ta층 사이에 제2 배리어층으로서 금속 박층을 제공하는 것에 의해 Ta 배리어층의 산화를 방지하는 것이다.
본 발명의 다른 목적은 Ir, IrO2, Pt, Ru 또는 RuO2를 함유하는 층을 Ir-Ta-O 전극의 상부에 퇴적하는 것에 의해 Ir-Ta-O 전극의 산화를 방지하는 것이다.
본 발명의 다른 목적은 Si, SiO2, SiGe 및 폴리실리콘으로 구성된 기판군으로부터 선택된 기판상에 Ir-Ta-O 층을 제공하는 것이다.
본 발명의 상술한 요약과 목적은 본 발명의 성질을 신속하게 이해할 수 있도록한다. 도면과 관련한 본 발명의 바람직한 구체예에 대한 이하의 상세한 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있을 것이다.
도 1은 본 발명의 층 구조를 도시,
도 2는 800℃에서 10분간 O2분위기 어닐링하기 전후의 Ir-Ta-O/게이트 산화물/Si 구조를 도시,
도 3은 게이트 산화물과 Ir-Ta-O 구조를 도시,
도 4는 20Å 게이트 산화물을 갖는 Ir-Ta-O/게이트 산화물/Si 구조의 C-V를 도시,
도 5는 20Å 게이트 산화물을 갖는 Ir-Ta-O/게이트 산화물/Si 구조의 I-V를 도시,
도 6은 35Å 게이트 산화물을 갖는 Ir-Ta-O/게이트 산화물/Si 구조의 C-V를 도시,
도 7은 35Å 게이트 산화물을 갖는 Ir-Ta-O/게이트 산화물/Si 구조의 I-V를 도시.
비휘발성 메모리용 하부전극 또는 배리어 구조로서 이리듐-금속-산소/금속(Ir-M-O/M)층(이때, 금속은 탄탈(Ta), 티탄(Ti), 니오븀(Nb), 하프늄(Hf), 알루미늄(Al), 지르콘(Zr) 및 바나듐(V)으로 구성된 금속군으로부터 선택됨)을 제공하는 것은 도전성이나 통합성의 손실없이 600℃ 이상에서 1000℃ 까지의 온도를 견딜 수 있는 이점이 있다. 또한 이러한 구조는 반도체가 완성되어 실제 시스템에 설치되면, 고 동작 온도를 견딜 수 있다. M 배리어층의 산화는 Ir-M-O층과 M층 사이에 M* 박층을 삽입하는 것에 의해 방지될 수 있고, 이때 M은 Ta일 수 있고 또 M*는 Ir일 수 있다. Ir-M-O/MO층(이때, MO는 Ta2O5, TiO2, Nb2O5, , HfO2, Al2O3, ZrO2및 V2O5를 포함한 금속 산화물을 나타냄)은 금속-페로-절연체-실리콘(MFIS)용 하부전극으로 적합하다. Ir-M-O 전극의 산화는 Ir, IrO2, Ru또는 RuO2와 같은 금속층을 Ir-M-O 전극의 상부에 퇴적하는 것에 의해 방지될 수 있다.
도 1을 참조하면, 본 발명의 구체예는 실리콘, 폴리실리콘 또는 실리콘 게르마늄일 수 있는 기판층상에 형성된 다층 구조를 포함한다. MOS 구조가 실리콘 산화물 기판상에 형성될 수 있다.
제1 구체예로서, 상기 구조는 기판과 Ir-M-O 전극 사이에 배치된 하나 이상의 배리어층을 포함한다. 제1 또는 하부 배리어층인 층 A를 기판상에 형성한다. 층 A는 Ti 또는 TiN을 포함할 수 있으며 기판과 전극 사이에 도전층을 제공한다. 제2 배리어층인 층B는 임의의 층으로서 Ta, TaN, TaSiN, Nb, NbN, AlN, Al-Ti, Al-Ti-N, Hf, HfN, Zr, ZrN, V 또는 VN을 포함할 수 있다. 제1 및 제2 배리어층은 CVD, PVD, MOCVD 또는 기타 박막 퇴적법에 의해 기판상에 퇴적될 수 있다. Ti를 포함하는 층 A는 순수한 Ar중에서 DC 스퍼터링하는 것에 의해 기판상에 퇴적될 수 있거나, 또는 실온 내지 약 600℃의 온도에서 임의의 다른 최신 퇴적수법에 의해 퇴적될 수 있다. 제2 배리어층은 Ta, Nb, Zr, Hf 또는 Al-Ti를 금속으로 사용할 때 순수한 Ar중에서 DC 스퍼터링하는 것에 의해 퇴적될 수 있거나, 또는 제2 배리어층은 TaN, TaSiN, NbN, AlN, HfN, ZrN 또는 VN을 금속으로 사용할 때 주위온도의 Ar-N2분위기에서 반응성 스퍼터링하는 것에 의해 퇴적될 수 있다. 제1 및 제2 배리어층의 전체 두께는 약 10 nm 내지 200 nm이다.
제3 또는 중간 배리어층인 층C는 Ir, IrO2, Pt, Ru 또는 RuO2를 포함할 수 있거나, 금속 산화물층의 상부에 금속층이 배치되거나 또는 금속층의 상부에 금속 산화물층이 배치된 IrO2/Ir, IrO2/Pt, RuO2/Ir, RuO2/Pt 또는 RuO2/Ru의 이중층 구조로서 층B상에 형성될 수 있다. 층 C는 PVD 또는 CVD, MOCVD 또는 기타 박막 퇴적법에 의해 형성될 수 있으며, 약 10 nm 내지 300 nm의 두께를 갖는다.
전극층인 층D는 Ir-M-O 조성(이때 M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 군으로부터 선택된 금속)을 갖고 배리어층 A, B 또는 C의 최상부에 형성된다. 층D는 PVD, CVD, MOCVD 또는 기타 박막 퇴적법에 의해 형성될 수 있다. 층D의 두께는 약 10 nm 내지 500 nm 이다. 전극층 D는 1:1 유량비의 Ar/O2분위기 중, 약 10 mTorr의 실내압력으로 각 타겟상에서 4인치 직경의 타겟이 되도록 Ir 및 금속 타겟을 300W에서 공-스퍼터링하는 것에 의해 형성될 수 있다. 임의의 제4의 상부 배리어층인 층 E는 Ir, IrO2, 루테늄(Ru), RuO2, 또는 백금(Pt)을 포함할 수 있거나, 또는 금속층이 금속 산화물층의 상부 또는 하부에 배치된 IrO2/Ir, IrO2/Pt, RuO2/Ir,RuO2/Pt 또는 RuO2/Ru의 이중층 구조로서 전극층 D상에 형성될 수 있다. 층E는 낮은 저항율 금속 또는 금속 산화물로 형성되며 PVD, CVD, MOCVD 또는 기타 박막 퇴적법에 의해 약 10 nm 내지 200 nm 두께로 퇴적될 수 있다. O2주위 분위기에서 후 퇴적 어닐링을 약 600℃ 내지 900℃의 온도범위에서 실시하여 구조를 안정화시킨다.
상술한 구조는 MFMS, MFMOS, MFIS, MIFS 및 MFS 메모리와 같은 비휘발성 메모리, DRAM, 커패시터, 초전 적외선 센서, 광학 표시, 광학 스위치, 압전기 변환기 및 표면 어쿠스틱파 장치용의 실리콘, 폴리실리콘 및 실리콘 게르마늄 기판상의 도전성 하부전극 및/또는 배리어 구조로서 사용될 수 있다. 이 구조는 실리콘 산화물 기판상에 형성되어 MFMOS 디바이스와 같은 MOS형 디바이스를 형성한다.
전극층의 도전성은 상대적 금속 조성비를 변경하는 것에 의해 다양하게 할 수 있다. 전체 층 구조 퇴적을 완료한 후, O2분위기중의 어닐링 공정은 Ir-M-O 막의 저항을 저하시키고 구조의 두께를 안정화시키는데 필요하다. 이 어닐링 공정은 N2, Ar과 같은 기타 분위기, 또는 진공중 600℃ 이상의 온도에서 어닐링하는 것에 의해 실시될 수 있다.
예컨대 Ta를 M으로 사용하는 경우, 퇴적된 Ir-Ta-O 층 D는 O2분위기중 800℃ 내지 900℃의 후 퇴적 온도에서 1 내지 30분간 어닐링하는 것에 의해 최저 저항을 달성할 수 있다. 상기 구조의 두께는 600℃ 이상의 온도에서 어닐링하는 것에 의해 안정화될 수 있다.
상기 형성방법중의 공정은 다음과 같이 요약될 수 있다:
1. 임의의 층 A 내지 E를 실온 이상의 온도에서 퇴적한다.
2. 약 600℃ 내지 1000℃의 온도에서 상기 막을 어닐링하여 소망하는 쉬트 저항을 얻고 상기 구조의 두께를 안정화시킨다.
3. 그 상부에 임의의 도전성 금속 또는 금속 산화물을 포함함없이 하부전극으로서 Ir-M-O층이 퇴적될 수 있다. 상기 층의 금속은 Ta, Ti, Zr, Al, Nb, Hf 및V로 구성된 금속군으로부터 선택될 수 있다.
본 발명의 제2 구체예는 4개층만을 사용하는데, 층 A 및 B는 사용되지 않고 Ir-M-O 전극층인 층 D(이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨)를 가질 수 있고 또 CVD, PVD, MOCVD 또는 기타 박막 퇴적수법에 의해 실리콘, 폴리실리콘 또는 실리콘 게르마늄 기판상에 직접적으로 배리어층없이 형성될 수 있는 구조를 갖는다. 층D의 두께는 FeRAM 및 DRAM용으로 사용될때 약 10 nm 내지 500 nm 범위이다. 상기 구조는 실리콘 산화물 기판상에 형성되어 MOS 구조를 형성할 수 있다. Ir-M-O 하부전극 및 실리콘 또는 폴리실리콘 기판 사이에는 낮은 접촉 저항이 필요하기 때문에, 고온의 주위 산소 어닐링 공정동안 낮은 접촉 저항을 유지할 수 있는 구조를 제공할 필요가 있다. Ir-M-O 층을 FeRAM 및 DRAM용 Si, 폴리실리콘 및 SiGe 기판상의 전극으로 사용하면 낮은 접촉 저항을 제공할 수 있다.
임의의 배리어층인 층C는 Ir, IrO2, Ru, RuO2또는 Pt층을 포함할 수 있거나 또는 금속층이 금속산화물층의 상부 또는 하부에 배치된 IrO2/Ir, IrO2/Pt, RuO2/Ir, RuO2/Pt 또는 RuO2/Ru의 이중층 구조로서 형성될 수 있으며, 전극층 D 이전에 기판상에 먼저 퇴적될 수 있다. 층 C는 약 10 nm 내지 300 nm의 두께를 가지며 PVD, CVD, MOCVD 또는 임의의 박막 퇴적법에 의해 퇴적될 수 있다.
임의의 상부 배리어층인 층 E는 Ir, IrO2, Pt, Ru 또는 RuO2를 포함할 수 있거나 또는 금속이 금속산화물의 상부 또는 하부에 배치된 IrO2/Ir, IrO2/Pt, RuO2/Ir, RuO2/Pt 또는 RuO2/Ru의 이중층 구조로서 형성될 수 있으며, 상기 전극의 상부에 총 두께 약 10 nm 내지 300 nm로 퇴적될 수 있다. 상부 배리어층은 PVD 또는 CVD, MOCVD 또는 임의의 박막 퇴적법에 의해 퇴적될 수 있다. 배리어층 E의 작용은 산소가 기판으로 확산되는 것을 방지하는 것이다. 상기 구조는 커패시터, 센서, 표시장치 및 변환기용으로 사용될 수 있다.
제1 구체예로서, Ir-M-O 전극층의 도전성은 금속의 상대적 조성비를 변경하는 것에 의해 다양하게 할 수 있다. O2에서 후 어닐링을 실시하여 쉬트 저항율을 저하시키고 구조의 두께를 안정화시킨다. 후 어닐링은 N2, Ar과 같은 기타 가스중 또는 진공중, 600℃ 이상의 온도에서 어닐링하는 것에 의해 실시할 수 있다. 예컨대, 상기와 같이 퇴적된 Ir-Ta-O층은 O2주위 분위기중, 800℃ 내지 900℃에서 1 내지 30분간 후 퇴적 어닐링하는 것에 의해 최저 저항을 얻는다.
도 2를 참조하면, 본 발명에 따라 형성된 MOS 구조는 일반적으로 10에 도시한다. MOS(10)는 Ir-Ta-O 전극을 20Å 또는 35Å의 두께를 갖는 게이트산화물층상에 Ir-Ta-O 전극을 직접적으로 퇴적하는 것에 의해 작성한다. Ir-Ta-O의 전극층은 1:1의 유량비의 Ar/O2분위기중, 10 mTorr의 실내압력으로 300W에서 Ir 및 Ta를 4인치 직경의 타겟으로 공-스퍼터링하는 것에 의해 형성하였다. O2분위기에서 후 퇴적 어닐링을 800℃에서 10분간 실시하여 이들 구조의 열적 안정성을 특징화시켰다.
도 2는 800℃에서 O2분위기 어닐링을 10분간 실시하기 전(10a) 및 후(10b)의 Ir-Ta-O/게이트산화물/Si 구조(10)를 도시한다. 도 2로부터 Ir-Ta-O/게이트산화물/Si 구조는 고온 어닐링 이후에도 아주 안정하다는 것을 알 수 있다. 힐록(Hillock) 및/또는 필링(peeling)은 관찰되지 않았다. 그러나, 20Å 및 35Å 게이트 산화물을 갖는 퇴적된 Ir-Ta-O/게이트 산화물/Si 구조는 모두 누전성이다. 도 4b 및 도 6b에 도시한 바와 같이 800℃ 산소 분위기 어닐링을 10분간 실시한 후, 양호한 C-V 특징이 수득되었다. 누설 전류는 현저히 감소되었다. 이것은 Ir-Ta-O와 게이트 산화물 사이의 계면이 산소 분위기 어닐링 동안 더욱 산화되었기 때문이다. 어닐링 이후의 동등한 산화물 두께는 약 40Å 내지 50Å 이다.
도 3은 도 2의 MOS 구조(10)의 단면도로서, 기판(12), 게이트산화물층(14) 및 Ir-Ta-O 전극층(16)이 도시되어 있다.
도 4a는 20Å 게이트 산화물을 갖는, 400 ㎛2, 200㎛2및 100㎛2세가지 크기의 커패시터의 퇴적된 Ir-Ta-O/게이트산화물/Si 구조의 C-V를 도시하고; 도 4b는 상기 세가지 구조들을 O2중의 800℃에서 10분간 어닐링(점선 부분)한 다음 포밍 가스중 450℃에서 15분간 어닐링(실선 부분)한 후의 C-V를 도시한다.
도 5a는 20Å 게이트 산화물을 갖는 100㎛2커패시터의 퇴적된 Ir-Ta-O/게이트산화물/Si 구조의 I-V를 도시하고; 도 5b는 O2중 800℃에서 10분간 어닐링한 다음 포밍가스중 450℃에서 15분간 어닐링한 후의 구조의 I-V를 도시한다. 도 6a는 35Å게이트 산화물을 갖는, 400 ㎛2, 200㎛2및 100㎛2세가지 크기의 커패시터의 퇴적된 Ir-Ta-O/게이트산화물/Si 구조의 C-V를 도시하고; 도 6b는 상기 세가지 구조들을 O2중의 800℃에서 10분간 어닐링(점선 부분)한 다음 포밍 가스중 450℃에서 15분간 어닐링(실선 부분)한 후의 C-V를 도시한다.
도 7a는 35Å 게이트 산화물을 갖는 100 ㎛2커패시터의 퇴적된 Ir-Ta-O/게이트산화물/Si 구조의 I-V를 도시하고; 도 7b는 상기 구조를 O2중의 800℃에서 10분간 어닐링한 다음 포밍 가스중 450℃에서 15분간 어닐링한 후의 I-V를 도시한다. 도 4 및 도 6의 C-V 특징은 세가지 크기 400 ㎛2, 200㎛2및 100㎛2의 커패시터를 포함한다. 도 5 및 도 7의 I-V 특징은 오직 100 ㎛2커패시터를 포함한다.
제1 배리어층 또는 제2 배리어층 또는 이들 모두는 Ir-Ta-O층과 게이트 산화물층 사이의 더 이상의 산화가 최소화될 필요가 있는 경우 제공될 수 있다. 제1 배리어층 또는 제2 배리어층 또는 이들 모두가 사용된다면 Ir-Ta-O/실리콘, 폴리실리콘 또는 실리콘 게르마늄 구조에 대해 양호한 접촉 저항이 유지될 수 있다. 상세한 설명 부분에서 언급한 바와 같이, 제1 배리어층 및 제2 배리어층은 Ir, IrO2, Ru, RuO2및 Pt의 층 또는 금속층이 금속산화물층의 상부 또는 하부에 배치된 IrO2/Ir, IrO2/Pt, RuO2/Pt 또는 RuO2/Ru의 이중층이다.
따라서, FeRAM 및 DRAM용 고온전극/배리어 구조 및 그의 제조방법이 기재되어 있다. 본 발명의 다양한 변화와 변형은 본 특허청구범위에 정의된 바와 같은 본 발명의 범위내에서 실시될 수 있음을 알 수 있다.
본 발명에 의하면, FeRAM 및 DRAM용 고온전극/배리어 구조와 그 제조방법이 제공되며, 상기 구조는 고온 어닐링하는 동안 및 어닐링 후에도 안정하다.
Claims (21)
- 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판; 및상기 기판상에 위치하고 Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 층을 포함하는 전극을 포함하며,600℃ 이상의 온도에서 도전성과 통합성을 상실함없이 어닐링을 견딜 수 있도록 구성되어 배치되고, 상기 기판과 상기 전극 사이에 형성되는 하방 배리어층 및 상기 전극 상에 형성되는 상부 배리어층을 포함하는, 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판 사이에 배치되며, Ti 및 TiN으로 구성된 물질군으로부터 선택된 물질층을 포함한 하부 배리어층을 더 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판 사이에 형성되며, Ta, TaN, TaSiN, Nb, NbN, AlN, Zr, ZrN, Hf, HfN, Al-Ti 및 Al-Ti-N으로 구성된 물질군으로부터 선택된 물질층을 포함하는 제2 배리어층을 더 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판 사이에 형성되며, IrO2/Ir, IrO2/Pt,RuO2/Pt 및 RuO2/Ru로 구성된 물질군으로부터 선택된 물질층을 포함하는 제3 배리어층을 더 포함하고, 상기 제3 배리어층은 금속층상에 형성된 금속산화물층을 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판 사이에 형성되며, IrO2/Ir, IrO2/Pt, RuO2/Pt 및 RuO2/Ru로 구성된 물질군으로부터 선택된 물질층을 포함하는 제3 배리어층을 더 포함하며, 상기 제3 배리어층은 금속산화물층상에 형성된 금속층을 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판 사이에 형성되며, Ir, IrO2, Pt, Ru 및 RuO2로 구성된 물질군으로부터 선택된 물질층을 포함하는 제3 배리어층을 더 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극 상에 형성되며, IrO2/Ir, IrO2/Pt, RuO2/Ir, RuO2/Pt 및 RuO2/Ru로 구성된 물질군으로부터 선택된 물질을 포함하며, 금속층상에 형성된 금속산화물층을 포함하는 상부 배리어층을 더 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극상에 형성되고 IrO2/Ir, IrO2/Pt, RuO2/Pt 및RuO2/Ru로 구성된 물질군으로부터 선택된 물질층을 포함하는 상부 배리어층을 더 포함하며, 상기 상부 배리어층은 금속산화물층상에 형성된 금속층을 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극상에 형성되며, Ir, IrO2, Pt, Ru 및 RuO2로 구성된 물질군으로부터 선택된 물질층을 포함하는 상부 배리어층을 더 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판사이에 배치된 산화물층을 포함하는 반도체 구조.
- 제1항에 있어서, 상기 전극과 상기 기판사이에 배치된 도전층을 포함하는 반도체 구조.
- 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘 게르마늄으로 구성된 기판군으로부터 선택된 기판을 제조하는 공정;Ir-M-O (이때, M은 Ta, Ti, Nb, Al, Hf, Zr 및 V로 구성된 금속군으로부터 선택됨) 조성의 전극층을 퇴적하는 공정을 포함하는 물질의 연속층을 퇴적하는 공정; 및600℃ 이상의 온도에서 상기 반도체 구조를 어닐링하는 공정을 포함하며, 상기 기판과 상기 전극 사이에 형성되는 하방 배리어층 및 상기 전극 상에 형성되는 상부 배리어층을 포함하는 구성을 갖는 반도체 구조의 제조방법.
- 제12항에 있어서, 상기 퇴적공정이 Ti 및 TiN 으로 구성된 물질군으로부터 선택된 물질의 제1 배리어층을 퇴적하는 것을 포함하는 방법.
- 제13항에 있어서, 상기 퇴적공정이 상기 기판과 전극사이에, Ta, TaN, TaSiN, Nb, NbN, AlN, Zr, ZrN, Hf, HfN, Al-Ti 및 Al-Ti-N으로 구성된 물질군으로부터 선택된 물질층을 포함하는 제2 배리어층을 퇴적하는 것을 더 포함하는 방법.
- 제14항에 있어서, 상기 퇴적공정이 제1 배리어층과 제2 배리어층을 약 10 nm 내지 200 nm 범위의 합친 두께로 퇴적하는 것을 포함하는 방법.
- 제12항에 있어서, 상기 퇴적공정이 상기 기판과 전극사이에, IrO2/Ir, IrO2/Pt, RuO2/Pt 및 RuO2/Ru로 구성된 물질군으로부터 선택된 물질층을 포함하는 제3 배리어층을 퇴적하는 공정을 더 포함하고, 상기 제3 배리어층은 금속층상에 금속산화물층을 형성한 배치와 금속산화물층상에 금속층을 형성한 배치로 구성된 배치군으로부터 선택된 배치를 갖는 방법.
- 제12항에 있어서, 상기 퇴적공정이 상기 전극 하부에, Ir, IrO2, Pt, Ru 및 RuO2로 구성된 물질군으로부터 선택된 물질층을 포함하는 제3 배리어층을 퇴적하는 공정을 더 포함하는 방법.
- 제12항에 있어서, 상기 퇴적공정이 상기 전극위에, IrO2/Ir, IrO2/Pt, RuO2/Pt 및 RuO2/Ru로 구성된 물질군으로부터 선택된 물질층을 포함하는 상부 배리어층을 퇴적하는 공정을 더 포함하고, 상기 상부 배리어층은 금속층상에 금속산화물층을 형성한 배치와 금속산화물층상에 금속층을 형성한 배치로 구성된 배치군으로부터 선택된 배치를 갖는 방법.
- 제12항에 있어서, 상기 퇴적공정이 상기 전극 상부에, Ir, IrO2, Pt, Ru 및 RuO2로 구성된 물질군으로부터 선택된 물질층을 포함하는 상부 배리어층을 퇴적하는 공정을 더 포함하는 방법.
- 제12항에 있어서, 상기 퇴적공정이 전극층을 퇴적하고 그와 동시에 전극과 기판사이에 산화물층을 형성하는 것을 포함하는 방법.
- 제12항에 있어서, 상기 퇴적공정이 상기 기판상에 도전층을 퇴적하는 것을 포함하는 방법.
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