KR100436048B1 - 전류 감지 장치 - Google Patents

Abstract

본 발명의 전류 감지 장치는, 기준 전류 및 천이 전류 구분 신호를 사용하지 않는 회로를 구현함으로써, BICS 회로의 크기를 줄일 수 있는 전류 감지 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 검사 대상 회로에 연결된 전류 감지 장치에 있어서, 상기 검사 대상 회로와 접지 사이에 위치하고, 상기 검사 대상 회로로부터 입력받은 검사 대상 전류를 측정한 후, 그 측정 결과 생성된 전압을 출력단을 통하여 인가하는 BICS; 및 상기 BICS로부터 전압을 인가받고, 상기 전압의 지연값과 현재값을 가지고 논리 연산을 수행하여 정상/오류 판별 신호를 생성하는 천이 전류 배제기를 포함한다.

Description

전류 감지 장치{APPARATUS FOR SENSING CURRENT}

본 발명은 전류 감지 장치에 관한 것으로, 특히, 반도체 공정 과정 및 설계 상에서 발생할 수 있는 고착 고장 또는 단락 고장으로 인하여 발생하는 회로 내의 IDDQ(Quiescent current)를 검출하기 위해 반도체 칩 내부에 장착되는 전류 감지 장치에 관한 것이다.

초기에는, 칩 외부에 테스트 장비를 부착하여 IDDQ를 검출하는 외부 전류 검사(Off-chip Testing)가 사용되어 왔으나, 미세 량의 고장 전류의 감지가 어렵고 고속 테스트가 불가능하여 최근에는 BICS(Built-In Current Sensor)를 칩 내부에 집적하여 내장형 전류 검사(Built-in Current Testing)를 실행하고 있다. 이러한 검사는 CMOS회로를 사용하는 모든 칩에 적용될 수 있다.

CMOS 회로는, 구조의 특성 상 과도 상태(transient state)에서만 과도 전류(transient current)가 흐르고 정상 상태(steady state)에서는 p-n 접합 누설 전류(p-n junction leakage current) 이외에는 전류가 흐르지 않는다. 그러나, CMOS 회로에서 브리지 고장이나 합선 고장이 발생하게 되면 전원(VDD)에서 접지(GND)로 정전류 경로가 형성되어 정상 상태에서도 전류(IDDQ)가 흐르게 되고, 이러한 고장의 특징은 대부분 논리 고장은 발생시키지 않으면서 신호 지연(signal delay), 열 발생 등의 고장을 일으킨다는 것이다. 이러한 고장은 시간이 지날수록상태가 악화되어 집적회로를 사용하는 도중에 전자 시스템 내에서 고장을 일으키므로 시스템 및 집적 회로의 신뢰도를 감소시키는 결과를 야기한다. 따라서, IDDQ 검사에 의하여 전압 테스트를 통해 발견되지 않는 집적회로 내부의 고장을 발견하여 시스템의 신뢰성을 향상시키게 된다.

도 1a 및 도 1b는 일반적인 BICS를 나타낸 블록도로서, 도 1a에 나타낸 바와 같이, BICS(111)가 전원(VDD)단에 연결되어 PMOS부(112) 및 NMOS부(113)를 포함하는 CMOS 회로를 통하여 흐르는 전류를 감시하거나, 도 1b에 나타낸 바와 같이, BICS(116)가 접지(GND)단에 연결되어 PMOS부(114) 및 NMOS부(115)를 포함하는 CMOS 회로를 통하여 흐르는 전류를 감시하게 된다.

도 2는 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도로서, Favalli에 의해 고안된 것이다. 도 3은 다른 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도로서, Miura에 의해 고안된 것이다. 도 4는 또 다른 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도로서, Shen에 의해 고안된 것이다. 여기서, 도 2 내지 도 4에 도시된 종래의 BICS 회로는, IDDQ 검출을 위해 기준 전류(IREF) 또는 CMOS 회로의 천이 상태에서 발생하는 천이 전류와 고장에 의한 IDDQ를 구분하기 위한 제어 신호(T, T mode)를 갖는다.

그러나, 이들 종래의 BICS 회로는, IDDQ 검출에 있어서 많은 외부 신호를 요구하며, 이에 따라 회로의 구성이 복잡하고 커지므로, 이로 인하여 집적 회로의 IDDQ 검출을 위한 사용에 있어서 오버헤드가 되는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 기준 전류 및 천이 전류 구분 신호를 사용하지 않는 회로를 구현함으로써, BICS 회로의 크기를 줄일 수 있는 전류 감지 장치를 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 일반적인 BICS를 나타낸 블록도,

도 2는 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도,

도 3은 다른 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도,

도 4는 또 다른 종래의 기술에 따른 내장형 전류 감지 장치를 나타낸 예시도,

도 5는 본 발명의 일 실시예에 의한 전류 감지 장치를 나타낸 예시도,

도 6a는 본 발명의 일 실시예에 의한 전류 감지 장치의 동작을 나타낸 파형도,

도 6b는 본 발명의 일 실시예에 의한 전류 감지 장치의 동작을 나타낸 시뮬레이션 파형도,

도 7은 본 발명의 다른 일 실시예에 의한 전류 감지 장치 내에 장착된 천이 전류 배제기를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

510 : 검사 대상 회로 520 : BICS

530 : 천이 전류 배제기

상기 목적을 달성하기 위하여 본 발명의 전류 감지 장치는, 검사 대상 회로에 연결된 전류 감지 장치에 있어서, 상기 검사 대상 회로와 접지 사이에 위치하고, 상기 검사 대상 회로로부터 입력받은 검사 대상 전류를 측정한 후, 그 측정 결과 생성된 전압을 출력단을 통하여 인가하는 BICS; 및 상기 BICS로부터 전압을 인가받고, 상기 전압의 지연값과 현재값을 가지고 논리 연산을 수행하여 정상/오류 판별 신호를 생성하는 천이 전류 배제기를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 5는 본 발명의 일 실시예에 의한 전류 감지 장치를 나타낸 예시도로서, 이러한 본 발명의 전류 감지 장치는, BICS(520) 및 천이 전류 배제기(Transient Current Eliminator)(530)를 포함한다.

검사 대상 회로(510)는, PMOS 트랜지스터의 집합으로 이루어진 PMOS부(511)및 NMOS 트랜지스터의 집합으로 이루어진 NMOS부(512)를 포함하는 회로로서, 다양한 기능을 수행하도록 구성되고, 후술하는 BICS(520)로 검사 대상 전류를 출력한다.

또한, BICS(520)는, 상기 검사 대상 회로(510)와 접지 사이에 위치하고, 상기 검사 대상 회로(510)로부터 입력받은 검사 대상 전류를 측정한 후, 그 측정 결과 생성된 전압을 출력단을 통하여 후술하는 천이 전류 배제기(530)로 인가하는 역할을 한다. 여기서, 상기 BICS(520)는, 제1 NMOS 트랜지스터(521), 제1 PMOS 트랜지스터(522), 제2 NMOS 트랜지스터(523), 제2 PMOS 트랜지스터(524) 및 제3 NMOS 트랜지스터(525)를 포함한다.

상기 BICS(520) 내에 장착된 제1 NMOS 트랜지스터(521)는, 드레인 단자는 상기 검사 대상 회로(510)에 연결되어 검사 대상 전류를 입력받고, 게이트 단자는 상기 드레인 단자에 연결되며, 소스 단자는 접지된다.

또한, 상기 BICS(520) 내에 장착된 제1 PMOS 트랜지스터(522)는, 소스 단자는 전원단에 연결되고, 게이트 단자와 드레인 단자는 서로 묶인다.

한편, 상기 BICS(520) 내에 장착된 제2 NMOS 트랜지스터(523)는, 드레인 단자는 상기 제1 PMOS 트랜지스터(522)의 드레인 단자에 연결되고, 게이트 단자는 상기 제1 NMOS 트랜지스터(521)의 게이트 단자에 연결되며, 소스 단자는 접지된다.

또한, 상기 BICS(520) 내에 장착된 제2 PMOS 트랜지스터(524)는, 소스 단자는 전원단에 연결되고, 게이트 단자는 상기 제1 PMOS 트랜지스터(522)의 게이트 단자에 연결되며, 드레인 단자는 상기 BICS(520)의 출력단에 연결되어 상기 제1 PMOS트랜지스터(522) 및 상기 제2 NMOS 트랜지스터(523)에 흐르는 전류를 복사하는 역할을 한다.

한편, 상기 BICS(520) 내에 장착된 제3 NMOS 트랜지스터(525)는, 소스 단자는 접지되고, 게이트 단자는 드레인 단자와 묶이며, 드레인 단자는 상기 BICS(520)의 출력단에 연결되며, 상기 제2 PMOS 트랜지스터(524)의 드레인 단자를 통하여 입력된 전류에 의해 전압을 생성하여 후술하는 천이 전류 배제기(530)로 인가하는 역할을 한다.

또한, 천이 전류 배제기(530)는, 상기 BICS(520)로부터 전압을 인가받고, 상기 전압의 지연값과 현재값을 가지고 논리 연산을 수행하여 정상/오류 판별 신호를 생성하고, 상기 정상/오류 판별 신호를 외부로 출력하는 역할을 한다. 여기서, 상기 천이 전류 배제기(530)는, 지연부(531) 및 논리부(532)를 포함한다.

상기 천이 전류 배제기(530) 내에 장착된 지연부(531)는, 상기 BICS(520)로부터 전압을 인가받아 이를 지연시킨 후, 지연값을 후술하는 논리부(532)로 출력하는 역할을 한다. 여기서, 상기 지연부(531)는, 바람직하게는, 직렬로 연결된 두 개의 인버터(531a, 531b)를 포함한다.

또한, 상기 천이 전류 배제기(530) 내에 장착된 논리부(532)는, 상기 BICS(520)로부터 전압의 현재값을 입력받고, 상기 지연부(531)로부터 전압의 지연값을 입력받으며, 상기 현재값 및 상기 지연값을 가지고 논리 연산을 수행하여 상기 정상/오류 판별 신호를 생성하는 역할을 한다. 여기서, 상기 논리부(532)는, 바람직하게는, 상기 현재값 및 상기 지연값을 가지고 AND 연산을 수행하는 AND 게이트(532a)를 포함한다.

도 6a는 본 발명의 일 실시예에 의한 전류 감지 장치의 동작을 나타낸 파형도이고, 도 6b는 본 발명의 일 실시예에 의한 전류 감지 장치의 동작을 나타낸 시뮬레이션 파형도로서, 이를 참조하여 본 발명의 전류 감지 장치의 동작에 관하여 설명하면 다음과 같다.

상기 BICS(520) 내에 장착된 제1 NMOS 트랜지스터(521)를 통하여 상기 검사 대상 회로(510)로부터 접지로 흐르는 전류가 입력되면, 제1 NMOS 트랜지스터(521)로 유입된 전류는 상기 제1 PMOS 트랜지스터(522) 및 상기 제2 NMOS 트랜지스터(523)를 통해 제2 PMOS 트랜지스터(524)로 복사된다. 여기서 복사된 전류의 양에 따라 제3 NMOS 트랜지스터(525)에 의해 상기 BICS(520)의 출력단에 걸리는 전압의 크기가 변하게 된다. 즉, 복사되는 전류의 양이 작을 경우 제3 NMOS 트랜지스터(525)에 의해 상기 BICS(520)의 출력단에 걸리는 전압은 작아지고, 복사되는 전류의 양이 적을 경우 제3 NMOS 트랜지스터(525)에 의해 상기 BICS(520)의 출력단에 걸리는 전압은 커지게 된다. 따라서, 제3 NMOS 트랜지스터(525)에 의해 생성되는 전압은 천이 상태에 의한 천이 전류 또는 고장에 의한 IDDQ 전류가 발생할 경우 문턱 전압 이상으로 전압이 상승하게 된다. 이러한 과정을 통하여 생성된 전압이 천이 전류 배제기(530) 내에 입력된다. 천이 전류 배제기(530)에서는, 전압을 인가받아 이를 지연시킨 후, 상기 지연값을 논리부(532)로 출력하고, 이후에, 논리부(532)에서는, BICS(520)로부터 전압의 현재값을 입력받고, 상기 지연부(531)로부터 전압의 지연값을 입력받으며, 상기 현재값 및 상기 지연값을 비교하여 논리 동작을 통해 외부에서 검출 가능한 논리 레벨 신호로 변환한다. 도 6a 및 도 6b를 참조하면, 천이 전류에 의한 전압 상승(A)은 검사 대상 회로(510)가 상태를 천이하는 짧은 순간에 발생한 후 바로 정상 상태로 돌아가므로, BICS(520)로부터 입력받은 전압의 현재값('0')과 지연부(531)로부터 입력받은 전압의 지연값('1')을 가지고 AND 연산을 수행하면, 그 결과값은 제1 논리 단계 신호('0')가 되어 정상/오류 판별 신호는 정상을 표시하게 된다. 한편, 검사 대상 회로(510)의 오류에 의한 전압 상승(B)은 IDDQ 전류로 인하여 검사 대상 회로(510)가 정상 상태로 돌아가기까지 긴 시간 동안 유지되므로, BICS(520)로부터 입력받은 전압의 현재값('1')과 지연부(531)로부터 입력받은 전압의 지연값('1')을 가지고 AND 연산을 수행하면, 그 결과값은 제2 논리 단계 신호('1')가 되어 정상/오류 판별 신호는 오류를 표시하게 된다.

도 7은 본 발명의 다른 일 실시예에 의한 전류 감지 장치 내에 장착된 천이 전류 배제기(530')를 나타낸 회로도로서, 이러한 본 발명의 천이 전류 배제기(530')는, 복수개의 지연부(731) 및 논리부(732)를 포함한다.

상기 천이 전류 배제기(530') 내에 장착된 복수개의 지연부(731)는, 각각 직렬로 연결되고, 상기 BICS(520)로부터 전압을 인가받아 이를 지연시킨 후, 지연값을 후술하는 논리부(732)로 출력하는 역할을 한다. 여기서, 상기 복수개의 지연부(731)는, 바람직하게는, 직렬로 연결된 두 개의 인버터(731a, 731b)를 포함한다.

또한, 상기 천이 전류 배제기(530') 내에 장착된 논리부(732)는, 상기 BICS(520)로부터 전압의 현재값을 입력받고, 상기 복수개의 지연부(731)로부터 각각 복수개의 전압의 지연값을 입력받으며, 상기 현재값 및 상기 복수개의 지연값을 가지고 논리 연산을 수행하여 상기 정상/오류 판별 신호를 생성하는 역할을 한다. 여기서, 상기 논리부(732)는, 바람직하게는, 상기 현재값 및 상기 복수개의 지연값을 가지고 AND 연산을 수행하는 AND 게이트(732a)를 포함한다.

상술한 천이 전류 배제기(530')에 의하여, 도 6b에 도시된 천이 전류 및 IDDQ 전류가 동시에 발생하는 경우에 생길 수 있는 오류를 방지하게 된다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 천이 전류 배제기를 도입하여 기준 전류 및 천이 전류 구분 신호를 사용하지 않는 BICS를 구현함으로써, BICS 회로의 크기를 줄일 수 있는 동시에, 신뢰성 및 생산성을 향상시킬 수 있는 이점이 있다.

Claims (8)

1. 검사 대상 회로에 연결된 전류 감지 장치에 있어서,

   상기 검사 대상 회로와 접지 사이에 위치하고, 상기 검사 대상 회로로부터 입력받은 검사 대상 전류를 측정한 후, 그 측정 결과 생성된 전압을 출력단을 통하여 인가하는 BICS; 및

   상기 BICS로부터 전압을 인가받고, 상기 전압의 지연값과 현재값을 가지고 논리 연산을 수행하여 정상/오류 판별 신호를 생성하는 천이 전류 배제기

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
2. 제1항에 있어서, 상기 BICS는,

   드레인 단자는 상기 검사 대상 회로에 연결되어 검사 대상 전류를 입력받고, 게이트 단자는 상기 드레인 단자에 연결되며, 소스 단자는 접지된 제1 NMOS 트랜지스터;

   소스 단자는 전원단에 연결되고, 게이트 단자와 드레인 단자는 서로 묶인 제1 PMOS 트랜지스터;

   드레인 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결되며, 소스 단자는 접지된 제2 NMOS 트랜지스터;

   소스 단자는 전원단에 연결되고, 게이트 단자는 상기 제1 PMOS 트랜지스터의 게이트 단자에 연결되며, 드레인 단자는 상기 BICS의 출력단에 연결되어 상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터에 흐르는 전류를 복사하는 제2 PMOS 트랜지스터; 및

   소스 단자는 접지되고, 게이트 단자는 드레인 단자와 묶이며, 드레인 단자는 상기 BICS의 출력단에 연결되며, 상기 제2 PMOS 트랜지스터의 드레인 단자를 통하여 입력된 전류에 의해 전압을 생성하여 상기 천이 전류 배제기로 인가하는 제3 NMOS 트랜지스터

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
3. 제1항에 있어서, 상기 천이 전류 배제기는,

   상기 BICS로부터 전압을 인가받아 이를 지연시키는 지연부; 및

   상기 BICS로부터 전압의 현재값을 입력받고, 상기 지연부로부터 전압의 지연값을 입력받으며, 상기 현재값 및 상기 지연값을 가지고 논리 연산을 수행하여 상기 정상/오류 판별 신호를 생성하는 논리부

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
4. 제3항에 있어서,

   상기 지연부는, 직렬로 연결된 두 개의 인버터

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
5. 제3항에 있어서,

   상기 논리부는, 상기 현재값 및 상기 지연값을 가지고 AND 연산을 수행하는 AND 게이트

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
6. 제1항에 있어서, 상기 천이 전류 배제기는,

   각각 직렬로 연결되고, 상기 BICS로부터 전압을 인가받아 이를 지연시키는 복수개의 지연부; 및

   상기 BICS로부터 전압의 현재값을 입력받고, 상기 복수개의 지연부로부터 각각 복수개의 전압의 지연값을 입력받으며, 상기 현재값 및 상기 복수개의 지연값을 가지고 논리 연산을 수행하여 상기 정상/오류 판별 신호를 생성하는 논리부

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
7. 제6항에 있어서,

   상기 복수개의 지연부는, 각각 직렬로 연결된 두 개의 인버터

   를 포함하는 것을 특징으로 하는 전류 감지 장치.
8. 제6항에 있어서,

   상기 논리부는, 상기 현재값 및 상기 복수개의 지연값을 가지고 AND 연산을 수행하는 AND 게이트

   를 포함하는 것을 특징으로 하는 전류 감지 장치.