KR100433072B1

KR100433072B1 - 고주파 응용 분야를 위한 전압/전류 변환기

Info

Publication number: KR100433072B1
Application number: KR10-1999-7000767A
Authority: KR
Inventors: 리보이어로베르토; 말로베르티프란코
Original assignee: 아트멜 코포레이숀
Priority date: 1996-08-02
Filing date: 1997-07-15
Publication date: 2004-05-27
Also published as: EP0916181A4; DE69725322T2; JP3874369B2; TW359029B; CN1227013A; EP0916181A1; US5815012A; CN1110888C; EP0916181B1; WO1998006169A1; JP2000515701A; DE69725322D1; HK1019969A1; KR20000029688A

Abstract

본 발명에 따른 전압/전류 변환기는 2단 직접 증폭기(42)를 가지며, 그 전체 피드백 회로망은 능동 차동 전류/전압 변환기(47)를 갖는다. 제1단은 입력 전압 신호를 수신하는 전압/전압 변환기(43)이다. 제2단은 출력 전류를 공급하는 트랜스콘덕턴스 증폭기(45)이다. 피드백 회로망의 출력 전류가 차동 증폭기(50)에 인가되어 모든 DC 성분을 소거하고 입력에 피드백되는 AC 성분만을 증폭한다. 직접 증폭기의 피드포워드 이득 및 피드백 회로망의 피드백 이득은 개별적으로 조정될 수 있다. 차동 증폭기는 국부적 이득이 저항기에 의해 결정되는 국부적 저항 피드백 회로망을 포함하며, 비선형 구성 요소가 전혀 도입되어 있지 않다. 전압/전류 변환기의 피드백 회로망 이득은 직접 증폭기에 영향을 주는 일 없이 차동 증폭기의 저항 피드백 회로망만을 변경함으로써 조정될 수 있다.

Description

고주파 응용 분야를 위한 전압/전류 변환기{VOLTAGE TO CURRENT CONVERTER FOR HIGH FREQUENCY APPLICATIONS}

통상적으로 트랜스콘덕턴스 증폭기(transconductance amplifier)라고 하는 전압/전류 변환기(VI)는 입력 전압 신호의 아날로그 출력 전류 신호로의 아날로그 변환을 행하는 아날로그 회로이다.

Ⅵ의 역의 기능은 전류/전압 변환기(IV) 또는 트랜스레지스턴스 증폭기(transresistance amplifier)에 의해 행해진다. 과거에는, VI 보다도 IV에 대한 연구 및 설계에 더 많은 노력을 기울여 왔다. 이것은 대부분의 회로가 전압 영역 내에서 기능을 하기 때문이다. 즉, 대부분의 "외부 아날로그 워드(external analog word)"는 신호를 전압으로 나타낸다. 따라서, 전통적으로 VI 변환보다도 IV 변환을 위한 응용 분야가 훨씬 더 많았었다.

최근에는, 고주파 아날로그 집적 회로가 필요함에 따라, 전류 모드 또는 스위치 전류(SI) 기술이라고 하는 새로운 아날로그 설계 기술이 개발되어 왔다. 전류 모드 기술에서는, 디지털 CMOS 공정을 이용하여 고성능의 아날로그 회로를 실현하는 것이 가능하다. 전류 모드 IC는 전압 모드 IC보다 높은 주파수 성능을 얻을 수 있는데, 왜냐하면 정보는 단순히 전류를 한쪽 방향 또는 다른쪽 방향으로 향하게 하는 것만으로 전송되기 때문이다. 따라서, 전류 모드 IC의 회로는 전압 모드 IC와 관련된 용량성 부하에 의해 생기는 긴 상승/하강 시간 및 안정 시간(settling time)의 영향을 받는 일이 없다.

전류 모드 회로에 있어서의 기본 블록으로서의 VI 변환의 중요성을 설명하기 위해, 예컨대 낮은 킬로헤르츠(kHz)부터 20-54 Msps 이상까지의 샘플링 동작 주파수 범위를 갖는 비디오 범위에서의 아날로그/디지털 변환기("ADC")를 생각해 볼 수 있다.

도 1을 참조하면, ADC의 전류 모드 구현에는, 적어도 트랙ㆍ홀드(track-and-hold, 11), 전압/전류 변환기(13) 및 전류 모드 ADC가 필요하다. 아날로그 전압 입력 신호는 우선 전압 영역에서 트랙ㆍ홀드(11)에 인가되고, 그곳에서 샘플링된다. 샘플링된 전압은 그 다음에 VI 변환기(13)에 의해 전류 신호로 변환되어 전류 모드 ADC(15)에 전달된다. 트랙ㆍ홀드(11) 및 VI(13)는 서로 교체될 수도 있다. 이와 같이, 광역 주파수의 아날로그 전압 입력을 직접 VI(13)에 인가하여, 바로 전류로 변환할 수도 있다. 이 때문에, 광역 주파수의 VI 변환기가 요구된다.

특히 디지털 CMOS 기술에 관한 문헌에는, 전압/전류 변환기의 일례들이 그다지 많지 않다. 차동 증폭기(17)에 기초한 기본적인 VI 변환기가 도 2에 도시되어 있다. 양호한 차동 증폭기, 즉 차동 증폭기(17)에 있어서, 정극성(+) 입력 단자 및 부극성(-) 입력 단자 양단의 전압 강하와, 입력 단자로의 전류는 모두 사실상 영(zero)이다. 차동 증폭기(17)의 입력 단자 양단의 전압 강하는 사실상 영이기 때문에, 정극성 입력 단자에 인가되는 입력 신호 V_in는 부극성 입력 단자에도 나타나고, 이 때문에 전압/전류 저항기 R_V-I양단에 인가된다. 크기가 V_IN/R_V-I인 전류 I_R은 저항 R_V-I를 통해 발생된다. 차동 증폭기(17)의 정극성 및 부극성 입력 단자에 대해 거의 전류가 흐르지 않기 때문에, 전류 I_R은 부하(도시안됨)에 공급되는 출력 전류 I_OUT와 매우 유사하다. 따라서, 출력 전류 I_OUT은 저항기 R_V-I를 통하는 전류인 I_R과 사실상 동일하다.

하지만, 연산 증폭기(17)는 전압 폴로워(voltage follower)로서 구성되기 때문에, 전압 직렬 피드백은 출력 임피던스가 R_V-I와 동일하게 되도록 출력 임피던스를 감소시키는 경향이 있다. 집적된 저항기(integrated resistor)의 저항값은 프로세스 변동의 영향을 받기 때문에, 회로의 이득을 정확히 예측할 수가 없다. 더욱이, 이득은 집적된 저항의 온도 계수로 인해 온도 변동에도 영향을 받는다. 결국, 저항기 R_V-I를 IC 칩의 외부에 배치해야 하므로, 회로를 완전히 집적화할 수가 없다.

도 2에 도시한 바와 같은 차동 증폭기(17)를 내장한 트랜지스터 레벨의 VI 변환기로서, 출력 임피던스를 개선시킨 것을 도 3에 도시하고 있다. 도 3의 VI 변환기는, 하드리(Hadri) 등이 "Impedance Boosting Techniques Based on BiCMOS Technology"(IEEE Journal of Solid State Circuits, Vol. 28, No. 2, Feb. 1993, pp. 157-161)에 발표한 것과, 불트(Bult)등이 "A Fast-Setting CMOS Op Amp for SC Circuits with 90-db DC Gain"(IEEE Journal of Solid State Circuits, Vol. 25, No. 6, Dec. 1990, pp. 1379-1381)에 발표한 것을 구체화한 것이다. 도 3에는, 도 2의 차동 증폭기(17) 및 저항기 R_V-I가 도시되어 있지만, 차동 증폭기(17)의 출력은 nMOS 트랜지스터(22)의 입력을 구동하고 있다. 이 구성은 "부스트된" 캐스코드 증폭기(boosted cascode amplifier)와 같이 동작하고, R_V-I+ rds₂₂+ (A+1)gm₂₂rds₂₂R_V-I의 출력 임피던스를 가지며, 여기서, A는 연산 증폭기(17)의 개방 루프 이득(open loop gain)이며, gm₂₂와 rds₂₂는 트랜지스터(22)의 소신호 트랜스콘덕턴스 이득 및 출력 저항이다.

nMOS 트랜지스터(22) 및 저항기 R_V-I에서 발생된 신호 전류 I_R를 적절히 분리시키기 위해서는, 신호 전류 I_R를 반사(mirror)시켜 부하로의 출력 전류 I_OUT를 생성해야만 한다. 이 일을 행하기 위해, pMOS 트랜지스터(18-21)로 이루어진 pMOS 캐스코드 전류 미러를 이용한다.

하지만, 도 3의 전압/전류 변환기의 출력 임피던스 증가는 전력 소비의 증가 및 선형성(linearity)의 저하라고 하는 대가를 치르게 한다. 전압/전류 변환기는 통상 정극성 아날로그 전압 신호를 기준 접지 V_REF=V_CC/2에 관해서 바이폴라 전압 신호로서 해석하여, 이 바이폴라 전압 신호를 유니폴라 전류(unipolar current)로 변환한다. 이 결과, 기준 접지로부터 생기는 R_V-I를 통한 바이어스 전류는 V_ref/R_V-I로 되고, 이 값은 만족할만한 성능을 달성하도록 상당히 높게 할 수 있다. 예를 들면, 0.5 mA/V의 트랜스콘덕턴스 이득과 2.5 V의 V_ref인 경우는, R_V-I는 약 2 ㏀로 되고, 그 결과 nMOS(22)/R_V-I분기만을 통하여 2.5 V/2 ㏀ = 1.25 mA의 바이어스 전류가 생긴다.

제2의 보다 심각한 제약은 출력 전류 I_OUT를 생성하기 위해 신호 I_R를 반사(mirror)시켜야만 하는 것에 기인한 것이다. 이 일은 pMOS 캐스코드 전류 미러(18-21)에 의해 수행되지만, 일반적으로 전류 미러는 비선형성이 높기 때문에, 피드백을 도입하거나 또는 그의 바이어스 전류를 증가시킴으로써 이 비선형성을 감소시켜야만 한다. 도 3의 구성에서는, 캐스코드 전류 미러(18-21)가 피드백 루프의 외부에 있을 필요가 있다. 따라서, 그의 비선형성은 그의 바이어스 전류를 증가시킴으로써 감소시켜야만 한다. 충분한 선형성 레벨을 달성하는데 필요한 캐스코드 전류 미러(18-21)와 nMOS(22)/R_V-I분기와의 조합에서 필요한 바이어스 전류는 지나치게 높게 된다.

최종적으로, 필요한 전류 미러(18-21)는 또한 전압/전류 변환기의 전체의 출력 임피던스를 저하시킨다는 역효과를 일으킨다.

보다 일반적이고 적합한 회로 토폴로지는 도 4에 따르는 것으로서, 이렇게 하면 어떤 능동 소자가 피드백 루프의 외부에서 출력 전류 I_L를 처리하지 않아도 되고, 따라서 보다 높은 선형성 레벨을 나타내게 된다. V_in는 수동 네가티브 피드백 회로망(29)을 갖는 직접 증폭기(direct amplifier, 27)에 공급(feed)하는 합산 노드(25)로 입력된 것으로 도시되어 있다. 저항 회로망으로 구성된 수동 네가티브 피드백 회로망(29)은 피드백 경로에 트랜지스터와 같은 능동 소자를 사용함으로써 도입되는 어떤 비선형성도 제거한다. 따라서, 피드백 회로망(29)의 이득은 개개의 저항기의 크기에 의해서라기 보다는 저항 회로망에 의해 정해지며, 이 결과 공정 변화의 영향을 받는 일이 적어진다.

도 5는 도 4에 따르는 전형적인 회로의 일례이다. 여기에는, 전체가 수동인 네가티브 피드백을 갖는 3단 직접 증폭기가 도시되어 있다. 이득단 사이의 AC 결합은 과도한 면적상의 요건으로 인해 집적 회로에 있어서 사실상 금지되어 있기 때문에, 회로를 바이어스하고 또한 최적화함에 있어서 DC와 AC 신호 성분을 분리할 수가 없다. 전체 피드백(overall feedback)을 사용함으로써 바이어스의 안정성이 보다 높게 되고, 개개의 이득 공차(tolerance)의 감도 억압(desensitization)의 정도가 보다 높게 된다.

각 증폭기 단은 바이어스 전압 V_bb에 의해 제어되는 전류원으로서 각각 이용되는 PMOS 트랜지스터(31-33), 트랜지스터(35-37)에 의해 각각 제공되는 비선형 이득 소자 및 축퇴성(縮退性) 피드백(degenerative feedback) 저항기 R₁-R₃로 각각 구성된다. 제1단은 V_dd와 접지 사이에 연속적으로 접속되어 반전 증폭기를 형성하는 트랜지스터(31, 35) 및 저항기 R₁으로 이루어져 있다. 입력 신호 V_in은 NMOS 트랜지스터(35)에 인가된다. R₁은 제1단의 주파수 응답을 증대시키는 저항 축퇴성 피드백(resistive degenerative feedback)을 형성한다. 제1단으로부터의 출력은 트랜지스터(35)의 드레인에서 얻어지며, 이 출력은 트랜지스터(32, 36) 및 저항기 R₂로 구성된 제2단에 인가된다. 제2단은 제1단과 거의 동일한 방식으로 기능하며, 트랜지스터(36)의 드레인으로부터의 그의 출력을 트랜지스터(33, 37) 및 저항기 R₃로 구성된 제3단에 결합시킨다.

도 5의 수동 네가티브 피드백 회로망은 저항기 R₁, R₃및 R_fb로 구성된다. 저항 회로망 R₁, R₃및 R_fb은 트랜지스터(37)의 소오스에서 감지된 출력 전류 I_L의 비례한 측정량(proportional measure)에 응답하여, 이를 AC 및 DC 성분 모두를 포함하는 전압으로 변환시키고, 이 전압을 합산 노드로서 작용하는 트랜지스터(35)의 소오스에서의 입력으로 피드백한다. 따라서, 피드백 전압은 피드백 저항기 R₁, R₃및 R_fb의 관계에 의존하게 된다.

하지만, 이러한 회로 토폴로지에서는 몇개의 단점도 있다. 충분한 이득을 얻기 위해서는, 3개 이득단의 회로망이 필요하고, 이 결과 3개의 극이 생기며, 그 때문에 주파수 응답 및 선형성이 감소한다. 특히, 저비용의 CMOS 디지털 프로세스에서는, 집적된 저항기 및 MOS 트랜지스터에 있어서의 공차가 크기 때문에, 3 단 증폭기를 동시에 정확히 바이어스하는 것은 매우 복잡하고 신뢰성이 낮다. 동작점(operating point), 즉 정지점(quiescent point)을 안정화하기 위해서는, 공통 모드 피드백과 같은 특별한 기술이 필요하지만, 이것은 회로를 복잡하게 하고 그 성능을 저하시키는 경향이 있다. 그 밖에, 직접 증폭기는 3개의 종속 접속된 반전 증폭단으로 구성되기 때문에, 출력 신호 I_L는 입력 신호 V_in와 동상(in phase)이 아니다. 더욱이, R₁, R₃및 R_fb의 저항 회로망으로 달성가능한 피드백 이득은 많은 응용에 있어 충분하지 못할 수도 있다.

많은 응용에서는, VI 변환기가 아주 미세한 분해능을 가질 필요가 있다. 즉, VI는 비교적 큰 입력 전압 스텝을 매우 작지만 정밀한 전류 스텝으로 변환시킬 수 있어야 한다. 예를 들면, 8 비트 전류 모드 ADC를 인터페이스하기 위해서는, 0.5 mA/V의 이득이 요구된다. 10 비트 ADC의 경우에는, 0.25 mA/V의 분해능이 필요하다. 이를 달성하기 위해서는, 도 4의 직접 증폭기(27)의 트랜스콘덕턴스 이득, 즉 전압/전류 변환 이득은 수 볼트의 입력 Vin을 수분의 1 밀리암페어 정도의 출력 I_L으로 저하시키기에 충분할 정도로 작아야만 한다. 이 결과, 도 4의 수동 피드백 회로망(29)의 트랜스레지스턴스 이득 또는 전류/전압 이득은, 수분의 1 밀리암페어일 수 있는 출력 전류의 어떤 측정량을 비교적 큰 피드백 전압으로 변환하여 합산 노드(25)에 공급하도록, 매우 높아야만 한다. 이것은 특히 오프셋과 이득 오차를 피하기 위해 ADC의 DC 오프셋 및 이득 정확도가 최하위 1 비트 내에 포함되어야 한다는 것을 고려할 때 더욱 명백하다. 이것은, DC 특성의 정밀도가 상기의 8 비트인 예에서는 0.5-1.0 ㎂ 정도에 있어야 하며, 상기의 10 비트인 예에서는 0.25-0.50 ㎂ 정도이어야 한다는 것을 의미한다.

도 5의 피드백 회로망의 트랜스레지스턴스 이득이 (R₁*R₃)/(R₁+R₃+R_fb)로 주어진다는 것은 쉽게 증명될 수 있다. 이러한 피드백 이득은 R1과 R3에 크게 의존하고 있고, R1 및 R3도 직접 증폭기와 일체로 된 부분이다. 따라서, 트랜스레지스턴스 이득을 증가시키려고 하는 시도는 직접 증폭기에 요구되는 바이어스 조건에 관한 실제적인 고려에 의해 물리적으로 제한된다. 이 결과, 이 회로는 많은 고성능 응용에 필요한 미세 동조(fine tuning)를 얻기에 충분한 트랜스레지스턴스 피드백 이득을 실행 가능한 것으로서 달성할 수가 없다.

따라서, 본 발명의 목적은 미세 동조 능력과 자기 보상 기구(self-compensating scheme)를 갖는 광역 주파수 전압/전류 변환기를 제공함에 있다. 본 발명의 다른 목적은 저항값의 비와 동일한, 높고 안정된 예측 가능한 트랜스레지스턴스 피드백 이득을 가지며 피드백 경로에 비선형성을 도입시키지 않는 전압/전류 변환기를 제공함에 있다. 본 발명의 또 다른 목적은 전체의 전압/전류 변환기의 직접 증폭기의 바이어스 조건이 트랜스레지스턴스 피드백 이득 회로망에 대한 어떤 조정에도 무관하도록 함에 있다. 본 발명의 또 다른 목적은 안정된 DC 바이어스 조건 및 최적화된 AC 성능을 갖는 집적된 전압/전류 변환기를 제공함에 있다.

본 발명은 스위치 전류(switch-current) 집적 회로에 이용되는 형태의 집적화된 전압/전류 변환기에 관한 것이다.

도 1은 전압/전류 변환기를 이용한 종래 기술의 아날로그/디지털 변환기의 블록도.

도 2는 종래 기술의 전압/전류 변환기를 나타낸 도면.

도 3은 도 2에 도시한 전압/전류 변환기의 종래 기술의 MOS 구현예를 나타낸 도면.

도 4는 종래 기술의 전압/전류 변환기의 블록도.

도 5는 도 4에 따른 종래 기술의 MOS 전압/전류 변환기를 나타낸 도면.

도 6은 본 발명에 따른 전압/전류 변환기의 블록도.

도 7은 본 발명의 제1 실시예에 따른 전압/전류 변환기의 블록도.

도 8은 본 발명의 제2 실시예에 따른 전압/전류 변환기의 블록도.

도 9는 본 발명에 따른 전압/전류 변환기의 기본적인 MOS 구현예를 나타낸 도면.

도 10은 간단한 캐스코드 전류원의 사용을 나타낸, 도 9에 도시한 회로의 보다 상세한 설명도.

도 11은 도 10에 도시한 회로의 대체 변형예를 나타낸 도면.

도 12는 조정된 캐스코드 전류원의 사용을 나타낸, 도 9에 도시한 회로의 대체 변형예를 나타낸 도면.

도 13은 본 발명에 따른 이중 입력과 이중 출력을 갖는 완전 이중 차동 전류/전압 변환기(fully dual differential current-to-voltage converter)를 나타낸 도면.

이러한 목적은 저항비에 의해서만 결정되는 이득을 갖는 능동 차동 전류/전압 변환기로 구성된 전체의 능동 네가티브 피드백 회로망을 갖는 집적화된 전압/전류 변환기를 통해 달성된다.

본 발명의 직접 증폭기의 전압/전류 변환은 2단 직접 트랜스콘덕턴스 증폭기(two-stage direct transconductance amplifier)로 구성되는 것이 바람직하다. 2단 직접 트랜스콘덕턴스 증폭기의 제1단은 전압/전압 변환기 또는 전압 증폭기이며, 2단 직접 트랜스콘덕턴스 증폭기의 제2단은 전압/전류 변환기 또는 트랜스콘덕턴스 증폭기이다. 2단 직접 트랜스콘덕턴스 증폭기는 차동 전류/전압 변환기로 구성된 전체의 능동 네가티브 피드백 회로망을 가지며, 차동 전압 전류 변환기는 어떤 측정량의 출력 전류의 AC 성분만을 피드백 전압으로 변환한다.

전압/전압 변환기, 즉 2단 직접 트랜스콘덕턴스 증폭기의 제1단은 2단 직접 증폭기의 제2단에 이용하기 위하여 입력 전압 신호에 조건을 부여하는 역할을 한다. 전압/전압 변환기는 입력 전압 신호를 로드(load)하지 않도록 폭넓은 주파수 범위에 걸쳐 선형성이 높고, 이득이 작으며, 입력 임피던스가 높고, 또한 2단 직접 증폭기의 제2단을 로드하지 않도록 출력 임피던스가 낮은 것이 바람직하다. 본 발명의 전압/전압 변환기는 제1 풀다운(pull-down) 저항기의 형태의 국부적인 축퇴성 피드백을 갖는 것이 바람직하며, 또한 풀업(pull-up) 바이어스 저항기나 전류원을 가질 수도 있다. 전류원이 사용되는 경우, 이것은 양호하게는 전압-전압 변환기 자체의 구조와 동일 구조를 갖는 제1 바이어스 트리(bias tree)로부터의 바이어스 신호를 받는다.

트랜스콘덕턴스 증폭기 즉, 2단 직접 증폭기의 제2단은 제1단의 전압/전압 변환기로부터 조건 부여된 전압 신호를 수신하여, 이 조건 부여된 전압 신호를 비례한 출력 전류 신호로 변환시킨다. 2단 직접 증폭기의 제2단은 제2 풀 다운 저항기의 이용으로 국부적인 축퇴성 피드백을 갖는 것이 좋다. 제2단의 트랜스콘덕턴스 증폭기는 트랜스콘덕턴스 증폭기 자체와 동일한 구조를 갖는 제2 바이어스 트리(tree)로부터 바이어스 신호를 수신하는 간단한 캐스코드나 조정된 캐스코드 전류원(regulated cascode current source)을 갖는 것이 좋다.

본 발명의 전체 능동 네가티브 피드백 회로망을 형성하는 차동 전류/전압 변환기는 국부적인 저항 피드백을 갖는 폐루프 차동 증폭기로 구성된다. 본 발명의 차동 증폭기는 부극성 입력 단자, 정극성 입력 단자 및 단자를 갖는다. 입력 저항은 차동 증폭기의 부극성 입력 단자와 2단 직접 증폭기의 제2단의 국부적 축퇴성 피드백 회로망을 형성하는 제2 풀다운 저항기 사이에 결합된다. 이와 같이, 제2단의 증폭기, 즉 트랜스콘덕턴스 증폭기의 저항기는 전체 능동 네가티브 피드백의 차동 전류/전압 변환기에 대한 전류 감지 요소로서의 역할을 한다. 국부적인 피드백 저항기는 단자와 차동 증폭기의 부극성 입력 단자 사이에 결합된다. 차동 증폭기의 정극성 입력 단자는 제2단의 증폭기, 즉 트랜스콘덕턴스 증폭기의 풀다운 저항기 양단의 전압의 DC 성분과 실질적으로 동일한 신호를 수신한다.

전술한 바와 같이, 트랜스콘덕턴스 증폭기에 대한 제어 바이어스 신호를 제공하는 제2 바이어스 트리의 구조는 트랜스콘덕턴스 증폭기와 동일하다. 본질적으로, 제2 바이어스 트리는 트랜스콘덕턴스 증폭기의 복사본이다. 트랜스콘덕턴스 증폭기는 DC 및 AC 성분을 갖는 조건 부여된 전압 신호를 수신하기 때문에, AC 및 DC 성분을 갖는 출력 전류를 생성하지만, 제2 바이어스 트리는 DC 기준 전압만을 수신한다. 제2 바이어스 트리는 트랜스콘덕턴스 증폭기와 동일하기 때문에, 트랜스콘덕턴스 증폭기의 DC 신호에 실질적으로 동일한 DC 신호를 생성한다. 제2 바이어스 트리로부터의 DC 신호는 차동 증폭기의 정극성 입력 단자에 공급된다. 본질적으로, 트랜스콘덕턴스 증폭기의 축퇴성 피드백 저항기와 동일한 저항기를 갖는 제2 바이어스 트리는 차동 증폭기에 대한 바이어스 신호 발생기로서의 역할을 한다. 차동 증폭기의 정극성 및 부극성의 입력 모두는 실질적으로 동일한 DC 전압을 수신하기 때문에, 차동 증폭기는 출력 전류의 DC 성분을 제거하고 출력 전류의 AC 성분에 대해서만 응답한다. 이와 같이, 출력 전류의 AC 성분만이 증폭된 피드백 전압으로 변환된다.

도 6은 본 발명의 대표도이다. 본 발명은 직접 증폭기(42)를 포함한다. 종래 기술에서 알려진 바와 같이, 직접 증폭기는 입력, 출력 및 이 입출력간의 하나 이상의 이득단을 갖지만, 출력으로부터 입력으로의 피드백은 없다. 바람직하게는, 본 발명의 직접 증폭기는 2개의 단(43, 45)을 갖는다. 제1단(43)은 전압/전압 변환기, 예컨대 전압 증폭기로서, 입력 임피던스는 높고 출력 임피던스는 낮다. 제1단(43)은 높은 입력 임피던스 및 높은 출력 임피던스를 갖는 전압/전류 변환기, 즉 트랜스콘덕턴스 증폭기인 제2단(45)으로 공급된다. 제2단의 전압/전류 변환기(45)는 전류 I_OUT를 출력하며, 이 전류는 양호하게는 1보다 훨씬 큰 이득을 갖는 능동 네가티브 피드백 차동 전류/전압 변환기(47)에 의해 감지된다. 또한, 차동 전류/전압 변환기(47)는 바이어스 발생기(40)로부터 바이어스 신호를 수신하는 제2 입력을 갖는다. 바이어스 발생기(40)로부터의 바이어스 신호는 통상적으로 DC 전압 신호이지만 DC 전류 신호일 수도 있다.

바이어스 발생기(40)는 양호하게는 I_OUT의 DC 성분의 전압 또는 전류 측정치와 동일한 바이어스 신호를 생성하여, 그 양쪽 입력의 공통 모드 신호를 제거하는 프로세스에서 차동 전류/전압 변환기(47)가 I_OUT의 AC 성분에만 비례하는 증폭된 AC 전압 신호를 출력하도록 한다. 이와 같이, 피드백 회로망은 DC 바이어스, 온도 또는 공정 변화(process drift)에 영향을 적게 받는다. 차동 전류/전압 변환기(47)로부터의 출력은 합산 노드(41)에서 입력 신호 V_in로부터 감산되고, 그에 의해 직접 증폭기(42)의 양 단(43, 45)을 포함하는 전체의 피드백 회로망을 형성한다.

도 7에는, 이상적이라고 생각되는 본 발명의 대표적인 회로 형태가 도시되어 있다. 여기에서도, 2단 직접 증폭기는 전압/전압 변환기 또는 전압 증폭기(43)와 그 뒤에 연결된 전압/전류 변환기 또는 트랜스콘덕턴스 증폭기(45)로 구성되고, 능동 네가티브 피드백은 차동 전류/전압 변환기 회로망(47)으로 구성되어 있는 것이 도시되어 있다. 차동 전류/전압 변환기 피드백 회로망(47)은 저항기 Rs2, 저항기 Rs1 및 폐루프 차동 증폭기(50)로 구성되며, 폐루프 차동 증폭기(50)는 입력 저항기 R_E와 국부적인 피드백 저항기 R_F를 포함한다.

입력 신호 V_in는 전압 증폭기(43)에 공급되고, 전압 증폭기(43)는 높은 입력 임피던스 Ril을 제공하여 V_in에 대한 어떤 로딩 효과도 최소화하며, 그에 따라 도 7의 전압/전류 변환기 전체의 선형성이 향상된다. 노드 Vb에서의 V_in과 Rs1 양단에 걸리는 전압 사이의 전압차는 Ril 양단의 전압 하강 Vil을 형성하며, 이 전압 강하 Vil는 종속 전압원(49)에 의해 트랜스레지스턴스 이득 Av1으로 증폭된 Vil과 동일한 출력 전압으로 반영된다.

종속 전압원(49)의 출력은 저 출력 임피던스 Ro1을 통해 트랜스콘덕턴스 증폭기(45)의 고 입력 임피던스 Ri2에 공급된다. Ri2 양단의 전압 하강 Vi2는 트랜스콘덕턴스 이득이 Gm2인 전압 종속 전류원(48)에 의해 전류로서 반영된다. 전압 종속 전류원(48)은 출력 임피던스 Ro2와 병렬로 접속되고, 출력 임피던스 Ro2는 도 7의 회로 전체의 선형성을 향상시키기 위해 높게 되어 있다. 트랜스콘덕턴스 증폭기(45)로부터 출력되는 출력 전류 I_OUT은 저항기(44) 및 커패시터(46)의 병렬 결합에 의해 구성된 부하(39)에 공급된다.

또한, 출력 전류 I_OUT는 Rs2를 통해 흘러 노드 Va에서 감지된다. 노드 Va는 R_E를 통해 차동 증폭기(50)의 반전 입력 단자, 즉 부극성 입력 단자에 결합된다. 차동 증폭기(50)의 출력은 국부적인 피드백 저항기 R_F를 통해 동일한 반전 입력에 피드백되고, 이에 의해 국부적인 폐루프 네가티브 피드백 회로망을 형성한다. 차동 증폭기(50)의 비반전 입력, 즉 정극성 입력 단자는 기준 전압 V_BIAS에 결합된다.

전술한 바와 같이, V_BIAS는 바이어스 발생기(40)에 의해 생성되며, 양호하게는 노드 Va에서 전압의 DC 성분과 동일하다. 이와 같이, 차동 증폭기(50)는 모든 공통 모드 및 변동 전압을 제거함과 동시에 출력 전류 I_OUT의 AC 성분만을 변환하여 증폭한다. 따라서, 직접 증폭기의 DC 바이어스 조건은 AC 피드백 회로와는 별도로 최적화될 수 있다. 이것에 의해, 본 발명의 VI 변환기의 DC 동작점이 피드백 이득에 어떤 나쁜 영향을 주는 일 없이 부하(39)의 전위와 일치시키는 것을 가능하다. 또한, 이러한 동작점은 온도에서도 공정 변화에 대하여도 가능한 한 안정되어야만 한다는 점에 유의하여야 한다. 더욱 중요한 것은, 폐루프 차동 증폭기(50)의 이득은 직접 증폭기에 영향을 주는 일 없이 조정될 수 있다는 것이다.

국부적인 폐루프 차동 증폭기(50)는 주어진 동작 주파수 범위에 대하여 -R_F/R_E의 일정한 이득을 갖는다. 따라서, Va에서 감지된 전압은 -R_F/R_E의 이득만큼 증폭되어 노드 Vb에서 Rs1 양단에 공급된다. 국부적인 폐루프 차동 증폭기(50)로부터의 -R_F/R_E이득과 Rs1과 Rs2의 조합에 의해, 전류/전압 능동 네가티브 피드백 회로망(47)이 형성된다. 네가티브 피드백 회로망(47)의 피드백 이득의 크기 β는 Rs2 * R_F/R_E이다. 2단 직접 증폭기를 포함하는 전체 전압/전류 변환기의 개루프 이득이 1보다 훨씬 크다고 가정한다면, 전체 전압/전류 변환기의 전체 이득은 단순히 β 또는 R_E/(R_F*Rs2)의 역수이다. R_F와 R_E가 폐루프 차동 증폭기(50)만의 일부분이기 때문에, 능동 피드백 회로망(47) 및 전체의 전압/전류 변환기의 이득은 2단 직접 증폭기(43-45)의 바이어스 조건에 영향을 주는 일 없이 조정될 수 있다.

도 8은 본 발명의 바람직한 실시예의 두번째의 대표도이다. 도 8의 구성은 도 7의 구성과 실질적으로 동일하며, 전체 피드백 회로망(47)는 도 7과 동일하지만, 2단 직접 증폭기의 제1 및 제2단(43, 45)은 각각 접속되어 국부적인 네가티브 축퇴성 피드백 회로망을 형성한다. 노드 Vb는 제1단(43), 즉 전압 증폭기의 출력의 기준 접지에 결합되며, 단(43)의 출력 전류는 Rs1를 통해 샘플링되어 동일단(43)의 입력의 기준 접지에 전압으로서 피드백된다. 다시 말하면, Rs1은 전압 증폭기(43)에 대해 축퇴성 저항기로서 동작한다.

이와 유사하게, 노드 Va는 제2단(45), 즉 트랜스콘덕턴스 증폭기의 입력의 기준 접지에 결합되어 Rs2를 통해 샘플링된 출력 전류 I_OUT가 제2단(45)의 입력의 기준 접지에 전압으로서 피드백된다. 따라서, Rs2는 트랜스콘덕턴스 증폭기(45)에 대해 축퇴성 저항기로서 동작한다.

비록, Rs1 및 Rs2도 또한 2단 직접 증폭기의 전체의 능동 네가티브 피드백 회로망(47)의 일부를 형성하고 있지만, 여전히 전체의 피드백 회로망(47)의 피드백 이득은 제1단(43) 또는 제2단(45) 중에서 어느 한 단의 바이어스 조건에 영향을 주는 일 없이 임의로 설정할 수가 있다. 전술한 바와 같이, 이것은 전체의 피드백 회로망(47)의 이득을 차동 증폭기(50)에 속하고 또한 R_F및 R_E를 포함하는 국부적인 피드백 회로망을 변환시킴으로써 조정할 수 있기 때문이다. 차동 증폭기(50)의 국부적인 피드백 회로망은 별도의 저항기 R_F및 R_E세트로 이루어져 있기 때문에, 이들은 Rs1 또는 Rs2에 영향을 주지 않으며, 따라서 2단 직접 증폭기에 영향을 주는 일 없이 조정될 수 있다.

본 발명의 전압/전류 변환기는 2단 직접 증폭기의 제1단(43) 및 제2단(45)을 적절히 선택함으로써 다양한 기준에 대해 최적화될 수 있다. 다시 말하면, 제1단의 전압 증폭기(43)와 제2단의 트랜스콘덕턴스 증폭기(45)를 구현하는 다양한 방법이 있다. 도 9 내지 도 13에서는, 가능한 실시예를 몇개 도시하고 있다. 당업자라면 본 발명의 VI를 구현하는 또다른 방법이 있고, 따라서 본 발명은 도 9 내지 도 13에 도시된 회로의 예에만 국한되지 않는다는 것을 잘 알 것이다.

도 8의 회로의 트랜지스터 레벨의 해결책은 도 9에 도시되어 있다. 도 8의 제1단(43)을 형성하는 전압 증폭기는 도 9에 도시되어 있으며, 출력 풀업 바이어스 저항기 Ro1, NMOS 트랜지스터(56) 및 재생 피드백 저항기 Rs1로 이루어져 있다. 종래 기술에서 알려진 바와 같이, 반전 전압 증폭기의 이러한 구성은 고 입력 임피던스, 저 출력 임피던스 및 광역 주파수 응답을 갖는다. 이러한 반전 증폭기의 출력 임피던스가 낮기 때문에, 도 9의 전체의 전압/전류 변환기의 선형성이 향상된다. 입력 신호 V_IN는 NMOS 트랜지스터(56)의 제어 게이트에 인가되어 NMOS 트랜지스터(56)의 드레인에 반전된 전압 출력을 야기한다.

NMOS 트랜지스터(56)의 반전된 출력은 NMOS 트랜지스터(57)의 제어 게이트에 인가된다. NMOS 트랜지스터(57)은 NMOS 트랜지스터(59)에 접속되어 단순한 캐스코드(58)로서 도시되어 있으며, 이것은 도 8에 도시한 바와 같이, 제2단(45)의 트랜스콘덕턴스 증폭기에의 입력단을 형성한다. 정전류원 I_SRC(60) 및 캐스코드 바이어스 전압 Vcb과 함께 캐스코드 회로(58)는 캐스코드 트랜스콘덕턴스 이득단을 형성하고, 이것은 고주파 동작에서 입력에 나타나는 유효 커패시턴스를 감소시킴과 동시에 단일 트랜지스터가 입력단으로 이용되는 경우에 이용가능한 것보다 훨씬 더 높은 출력 임피던스 및 트랜스콘덕턴스 이득을 제공하는 이점을 갖는다. 캐스코드 바이어스 전압 Vcb는 트랜지스터(69, 71, 73)로 이루어지는 전원 독립적인 CMOS 바이어스 회로 전원(supply-independent CMOS bias circuit source)에 의해 제공된다. 또한, 그 선형성 및 주파수 응답성을 더욱 향상시키기 위하여, 피드백 커패시터 Cc는 NMOS 트랜지스터(57)의 게이트에서의 트랜스콘덕턴스 증폭기의 입력 및 NMOS 트랜지스터(59)의 드레인에서의 트랜스콘덕턴스 증폭기의 출력 사이에 접속된다.

도 8의 제2단(45)을 형성하는 도 9의 트랜스콘덕턴스 증폭기는 반전 증폭기이지만, 도 9의 제1단인 트랜지스터(56)의 드레인으로부터 반전된 신호를 수신하기 때문에, 출력 전류 I_OUT는 반전되지 않고 입력 신호 V_IN과 동위상이다.

전류 I_OUT는 정전류원 I_SRC(60)에 의해 공급되는 DC 성분에서 NMOS 트랜지스터(57)의 제어 게이트에 AC 변화에 의해 도입되는 AC 성분을 뺀 것으로 이루어진다. 전류 I_RS2는 I_OUT에서 I_SRC(60)을 뺀 것으로서, I_OUT에 비례한다. I_RS2는 트랜지스터(57)의 소오스에서 캐스코드 회로(58)를 떠나 NMOS 트랜지스터(57)의 소오스와 접지 사이에 결합된 감지 저항기 Rs2를 통과한다.

전류 I_RS2는 I_OUT의 DC 성분에 비례하는 DC 성분 및 I_OUT의 AC 성분의 역수에 비례하는 AC 성분을 갖는다. 이와 같이, I_RS2는 I_OUT의 어떤 측정치를 나타내는 게이지 전류(gauge current)이다. 따라서, 전류 I_RS2가 감지 저항기 Rs2를 통과하면, I_OUT에 비례하는 전압 Va가 Rs2 양단에 발생된다. 전술한 바와 같이, 전압 Va는 저항기 R_E를 통해 차동 증폭기(50)의 반전 입력에 인가되고, 노드 Vb에 증폭된 차동 전압을 생성한다.

도 9에는, 차동 증폭기(50)의 예시적인 트랜지스터 레벨 해결책이 도시되어 있다. 차동 증폭기의 많은 트랜지스터 레벨의 구현예가 잘 알려져 있다. 차동 증폭기(50)의 선택된 트랜지스터 레벨의 구현예는 본 발명에서는 중요하지 않다. 차동 증폭기(50)는 기준 전압 Vb1, Vb2에 의해 각각 제어되는 PMOS 트랜지스터(79, 81)로 구성되는 캐스코드 전류원을 갖는다. PMOS 트랜지스터(81)의 드레인에서, 전류 경로는 PMOS 트랜지스터(75, 77)에 의해 제어되는 2개의 차동 경로로 분할된다. 트랜지스터(75, 77)의 드레인은 이에 따라 NMOS 트랜지스터(83, 85)로 이루어진 전류 미러의 각 분기를 통해 접지와 결합된다.

PMOS 트랜지스터(77)의 게이트는 차동 증폭기(50)의 반전 입력을 구성하며 입력 저항 R_E에 접속된다. 이와 유사하게, PMOS 트랜지스터(77)의 드레인은 차동 증폭기(50)의 출력을 구성하고 국부적인 피드백 저항기 R_F를 통해 그 게이트의 입력에 접속된다.

PMOS 트랜지스터(75)의 게이트는 차동 증폭기(50)의 비반전 입력을 구성하고 기준 바이어스 전압 V_BIAS에 접속된다. 전술한 바와 같이, V_BIAS는 양호하게는 I_OUT의 DC 성분을 나타내는 값을 가지고 차동 증폭기(50)가 I_OUT의 DC 성분을 제거하여 I_OUT의 AC 성분의 전압을 나타내는 것만을 증폭하도록 한다. 따라서, 이러한 경우 V_BIAS는 노드 Va의 전압의 DC 성분인 것이 좋다.

이를 달성하기 위하여, V_BIAS는 트랜스콘덕턴스 증폭기와 매우 유사하게 바이어스 트리에서 분기되어 나오지만(tapped off) 어떠한 AC 변화도 도입하지 않는다. V_BIAS는 감지 저항기 Rs2와 같고 또한 전술한 바와 같은 캐스코드 트랜스콘덕턴스 이득단의 정전류원 I_SRC(60)와 같은 제2 정전류원 I_SRC(68)로부터 바이어스 DC 전류를 수신하는 바이어스 감지 저항기 Rb에 의해 발생된다. 이렇게 하여, Va에서의 전압의 DC 성분과 같은 바이어스 저항기 Rb 양단에서의 전압 하강 V_BIAS가 발생한다. 도 8의 전체의 차동 능동 피드백 회로망(47)를 완성(finish)하기 위해, 도 9에서는 노드 Vb에서의 차동 증폭기(50)의 출력은 NMOS 트랜지스터(56)의 소오스 및 2단 직접 증폭기의 제1단인 전압 증폭기의 축퇴성 저항기 Rs1에 공급된다.

도 10에는 도 9의 V_BIAS발생 분기 및 정전류원(60, 68)이 더 추가되어 있다. 도 9와 유사한 기능 및 접속을 갖는 도 10의 회로의 구성 요소는 도 9와 유사한 참조 부호로 식별되고, 상기에 설명한 바와 같다.

도 9의 정전류원 ISRC(60, 68)이 유사한 전류값을 갖도록 보장하기 위하여, 그들은 도 10의 전류 미러로서 구현되어 있으며, 보다 상세하게는 캐스코드 전류원으로서 구현되어 있다. 캐스코드 전류원은 그 출력에 낮은 로딩 현상을 발생한다. PMOS 트랜지스터(61, 62)는 캐스코드 전류원(60)을 형성하고 다이오드 접속된 PMOS 트랜지스터(63, 64)로 이루어진 바이어스 캐스코드 전류원(68)에 응답하여 I_SRC를 발생한다. 매칭하는 트랜지스터 쌍(61/63, 62/64)의 제어 게이트가 서로 결합되기 때문에, 바이어스 캐스코드 전류원(68)에서의 전류는 캐스코드 전류원(60)에 반사(mirror)된다.

캐스코드 전류원(60, 68)의 전류는 NMOS 트랜지스터(66, 65)로 구성되는 제3 캐스코드 회로(67)에 의해 설정된다. 캐스코드 회로(67)는 바이어스 캐스코드 전류원(68) 및 바이어스 감지 저항기(Rb) 사이의 단일 전류 경로를 따라 접속된다. 따라서, 바이어스 캐스코드 전류원(68)에서의 전류 ISRC 및 캐스코드 전류원(60)에서의 전류는 캐스코드 회로(67)에 의해 결정된다. NMOS 트랜지스터(66)는 NMOS 트랜지스터(59)에 매칭되고, NMOS 트랜지스터(65)는 트랜지스터(57)에 매칭된다. 게다가, NMOS 트랜지스터(66)는 NMOS 트랜지스터(59)와 같이 동일한 캐스코드 바이어스 기준 전압 Vcb를 공유한다. 캐스코드 전류원(60, 68)의 바이어스 DC 전류 I_SRC는 입력 트랜지스터(65)의 게이트에 인가된 DC 기준 전압 V_ref에 의해 설정된다. 따라서, 캐스코드 회로(68, 67) 및 저항기 Rb로 구성된 바이어스 트리의 구조는 캐스코드 회로(60, 58) 및 저항기 Rs2로 구성되는 트랜스콘덕턴스 증폭기의 구조와 동일하다. 이와 같이, 차동 증폭기(50)의 반전 및 비반전 입력에서의 DC 로딩 및 전압 조건은 공정, 온도 및 드리프트 변화를 통해 동일하게 유지된다. 도 10은 차동 증폭기(50)의 PMOS 트랜지스터(79, 81)를 제어하는 바이어스 전압 Vb1, Vb2가 PMOS 트랜지스터(63, 64)의 제어 게이트에서 발생되는 것을 도시하고 있다.

본 발명의 제2 실시예를 도 11을 참조하여 설명한다. 도 10과 동일한 기능 및 접속을 갖는 도 11의 회로 구성 요소는 도 10과 동일한 참조 부호로 식별되며, 상기에 설명한 바와 같다. 도 10의 전압 증폭기의 출력 풀업 저항기 Ro1는 도 11에서는 전압 증폭기 그 자체의 구조와 동일한 구조를 갖는 제2 바이어스 트리에 의해 제어되는 단순한 캐스코드 전류원(72)으로 대체되어 있다. 2단 직접 증폭기의 제1단인 전압 증폭기 내의 전류원을 이용하는 것에 의해, 도 11의 전체의 전압/전류 변환기에 대해 높은 출력 임피던스를 발생시키지만 선형성이 감소되고, 따라서 성능이 저하된다. 전류원(72)으로부터의 DC 전류는 바이어스 트리 캐스코드 전류원(74)에 의해 제어되어 NMOS 트랜지스터(55)의 제어 게이트에 인가되는 V_ref및 제2 바이어스 저항기 Rb1에 의해 설정된다. 트랜지스터(52, 54, 56) 및 저항기 Rs1는 각각 트랜지스터(51, 53, 55) 및 저항기 Rb1과 매칭된다. 캐스코드 회로(74)의 DC 전류를 반사하는 캐스코드 회로(72)에서 DC 전류가 트랜지스터(56)에 공급된다.

본 발명의 제3 실시예를 도 12를 참조하여 설명한다. 도 10과 동일한 기능 및 접속을 갖는 모든 구성 요소는 도 10과 동일한 참조 부호에 의해 식별되며, 상기에 설명한 바와 같다. 도 12에서, 출력 풀업 저항기 Ro1는 2단 직접 증폭기의 제1단 즉, 전압 증폭기에 다시 이용되고 있다. 전술한 바와 같이, 이 결과 선형성은 보다 양호하게 되지만, 출력 임피던스는 낮게 된다. 도 12의 전체의 전압/전류 변환기의 출력 임피던스를 향상시키기 위하여, 2단 직접 증폭기의 제2단 즉, 트랜스콘덕턴스 증폭기에 조정된 캐스코드 트랜스콘덕턴스 증폭기가 이용된다.

조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)는 자기 바이어스(self-biased)되어 있지 않다. 오히려, 도 10과 도 11의 단순한 캐스코드 트랜스콘덕턴스 증폭기의 경우와 같이, 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)는 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)의 이득단과 동일한 구조를 갖는 바이어스 트리(91b-97b)에 의해 바이어스된다. 유일한 차이점은, 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a) 이득단이 바이어스 트리(91a-97b)에서의 전류를 반사하기 위해, 조정된 캐스코드 트랜스콘덕턴스 증폭기의 2개의 분기를 함께 접속하는 장치, 이 경우는 PMOS 트랜지스터(91b)가 반드시 다이오드 접속되어야 한다는 것이다. 이득단과 동일한 회로 구조를 갖는 바이어스 트리를 이용함으로써, DC 바이어스 및 온도 변화 뿐만 아니라 공정 변동은 효과적으로 소거될 수 있다.

도 12의 조정된 캐스코드 트랜스콘덕턴스 증폭기는 도 10의 단순한 캐스코드 트랜스콘덕턴스 증폭기보다 높은 입력 임피던스를 제공하며, 이에 따라 도 12의 제1단, 즉 전압 증폭기의 낮은 출력 임피던스를 보상한다. 또한 조정된 캐스코드 트랜스콘덕턴스 증폭기의 트랜스콘덕턴스 이득은 보다 높고, 출력 임피던스가 보다 높으며 주파수 범위도 보다 넓다. 게다가, 조정된 캐스코드 트랜스콘덕턴스 증폭기의 전압 스윙은 보다 크고, 부하의 전압으로의 조정을 보다 양호하게 할 수 있다.

트랜지스터(91a-93a) 및 전류원(94a)은 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)의 조정된 캐스코드 전류원(91a-94a)을 형성하고, 이것은 바이어스 트리(91b-97b)의 조정된 캐스코드 전류원(91b-94b) 내의 전류를 반사한다. 2개의 조정된 전류원(91a-94a 및 91b-94b)은 PMOS 트랜지스터(91a, 91b)의 제어 게이트 사이의 공통 접속으로 인하여 전류 미러를 형성한다. PMOS 트랜지스터(91b)는 다이오드 접속되기 때문에, 조정된 캐스코드 바이어스 트리의 DC 전류는 NMOS 트랜지스터(65)의 제어 게이트에 인가되는 기준 전압 V_ref에 의해 확립된다.

또한, 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)의 이득단과 바이어스 트리(91b-97b) 양쪽의 입력단은 조정된 캐스코드 회로로 구성된다. 조정된 캐스코드 트랜스콘덕턴스 증폭기(91a-97a)의 이득단과 조정된 캐스코드 입력단은 전류원(97a)과 NMOS 트랜지스터(57, 95a, 96a)로 구성된다. 전류원(97a) 및 NMOS 트랜지스터(95a)는 함께 증폭기를 형성하고, 이것은 이번에는 소오스 팔로워로서 이용되는 NMOS 트랜지스터(96a)와 함께 피드백 루프를 형성한다. 따라서, NMOS 트랜지스터(57)의 드레인에서의 전압은 자기 조정되고, 이 결과 전술한 캐스코드 트랜스콘덕턴스 증폭기의 성능 특성이 개선된다. 바이어스 트리의 입력단은 전류원(97b)과 NMOS 트랜지스터(65, 95b, 96b)로 구성되어 증폭기 단의 입력단과 거의 동일한 방법으로 작용한다.

본 발명에 따른 완전 차동 전압/전류 변환기를 도 13을 참조하여 설명한다. 도 13의 회로는 차동 증폭기(50)의 정극성 입력에 바이어스 전압 V_BIAS을 인가하는 대신에 입력 신호 V_IN의 부극성 노드에 응답하는 제2 전압/전류 변환기로부터 제2 피드백 입력을 공급하는 것을 제외하고는, 도 10의 회로와 사실상 동일한 기능을 한다. 다시 말하면, 도 13의 회로는 공통의 차동 증폭기(50), 공통의 캐스코드 바이어스 전압 Vcb 발생기(69-73) 및 공통의 바이어스 트리(63-66)을 공유하는 2개의 전압/전류 변환기로서 기능한다. 여기에서도, 바이어스 트리(63-66)는 정극성 이득단(57p-62p) 및 부극성 이득단(57n-62n)과 동일한 구조를 갖는다.

어떤 전압/전류 변환기는 V_IN의 정극성 단자에 응답하고, 각 참조 부호명의 끝에 첨자 "p"에 의해 식별되며, 제2 전압/전류 변환기는 V_IN의 부극성 단자에 응답하고, 각 참조 부호명의 끝에 첨자 "n"에 의해 식별된다. 도 10과 유사한 기능 및 접속을 갖는 도 13의 회로의 구성 요소는 적절한 첨자 "p" 또는 "n"과 함께 도 10과 동일한 참조 부호에 의해 식별되고, 상기 설명한 바와 같다.

도 13의 전압/전류 변환기 양쪽 모두가 공통의 차동 증폭기(50)를 공유하기 위하여, 차동 증폭기(50)는 이중 출력을 갖는 것으로 도시되어 있다. 즉, 정극성 출력 및 이의 상보(complement)인 부극성 출력을 갖는다. 차동 증폭기(50)의 정극성 출력은 V_IN의 정극성 출력에 응답하는 직접 증폭기의 제1단에 접속된다. 즉, 차동 증폭기(50)의 정극성 출력은 NMOS 트랜지스터(56p)의 소오스에 공급된다. 이와 유사하게, 차동 증폭기(50)의 부극성 출력은 V_IN의 부극성 출력 즉, 소스 NMOS 트랜지스터(56n)에 응답하는 직접 증폭기의 제1단에 접속된다.

도 13의 회로의 주파수 응답은 정극성 및 부극성 전압/전류 변환기의 입력과 출력 사이에서 각각 결합되는 직렬 접속된 피드포워드 저항기 Rfw 및 피드포워드 커패시터 Cfw의 이용에 의해 더욱 향상된다. 예를 들면, Rfwp 및 Cfwp는 정극성 응답의 제1 VI의 입력, 즉 트랜지스터(56p)의 제어 게이트 및 정극성 응답 VI의 출력, 즉 트랜지스터(59p)의 드레인 사이에 접속된다. 이와 유사하게, Rfwp 및 Cfwp는 부극성 응답의 제2 VI의 입력, 즉 트랜지스터(56n)의 제어 게이트 및 부극성 응답 VI의 출력, 즉 트랜지스터(59n)의 드레인 사이에 접속된다. 이와 같이, 2개의 출력 전류 I_OUTp 및 I_OUTn은 I_OUTn이 I_OUTp와 180°만큼 위상차가 있는 상태로 항상 이용할 수 있다.

Claims

피드백 회로망을 갖는 전압/전류 변환기에 있어서,

입력 전압 노드, 기준 전압 노드 및 출력 노드를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 입력 전압 노드와 상기 기준 전압 노드 사이의 전압차에 비례함)를 상기 출력 노드에 발생하기 위한 직접 증폭기(direct amplifier)와,

상기 출력 전류에 응답하여, 상기 직접 증폭기의 상기 기준 전압 노드에 결합되는 피드백 전압 신호(이 피드백 전압 신호는 상기 AC 출력 전류 성분에만 비례함)를 발생하기 위한 전류/전압 변환기와,

상기 DC 출력 전류 성분에 비례하는 바이어스 신호를 발생하는 수단

을 포함하고,

상기 전류/전압 변환기는 제1 차동 입력과 제2 차동 입력을 가지며, 상기 제1 차동 입력은 상기 바이어스 신호를 수신하도록 결합되어 있고,

상기 전류/전압 변환기는, 국부적인 피드백 회로망을 가지며 또한 국부적인 이득의 크기가 상기 직접 증폭기와는 무관한 차동 증폭기를 포함하며,

상기 차동 증폭기는, 상기 기준 전압 노드에 결합된 출력 리드와, 상기 제1 및 제2 차동 입력에 각각 응답하는 제1 및 제2 입력 리드를 갖는 것인 전압/전류 변환기.
제1항에 있어서, 상기 전류/전압 변환기의 피드백 이득의 크기가 1(unity)이 아닌 것인 전압/전류 변환기.
제1항에 있어서, 상기 전압/전류 변환기의 피드백 이득의 크기는 상기 직접 증폭기와는 무관한 것인 전압/전류 변환기.
제3항에 있어서, 상기 전류/전압 변환기의 상기 이득의 크기는 주어진 동작 주파수 범위에서 실질적으로 일정한 것인 전압/전류 변환기.
제1항에 있어서, 상기 바이어스 신호는 상기 전압/전류 변환기가 상기 DC 출력 전류 성분을 소거시키는데 충분한 크기를 갖는 것인 전압/전류 변환기.
피드백 회로망을 갖는 전압/전류 변환기에 있어서,

입력 전압 노드, 기준 전압 노드 및 출력 노드를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 입력 전압 노드와 상기 기준 전압 노드 사이의 전압차에 비례함)를 상기 출력 노드에 발생하기 위한 직접 증폭기와,

상기 출력 전류에 응답하여, 상기 직접 증폭기의 상기 기준 전압 노드에 결합되는 피드백 전압 신호(이 피드백 전압 신호는 상기 AC 출력 전류 성분에만 비례하는 신호임)를 발생하기 위한 전류/전압 변환기와,

상기 DC 바이어스 신호를 발생하는 수단

을 포함하며,

상기 직접 증폭기는 상기 출력 전류에 비례하는 게이지 전류(이 게이지 전류는 상기 DC 출력 전류 성분에 비례하는 DC 게이지 성분과 상기 AC 출력 전류 성분에 비례하는 AC 게이지 성분을 가짐)를 더 발생하고,

상기 DC 바이어스 신호는 상기 DC 게이지 성분에 비례하고,

상기 전류/전압 변환기는 상기 DC 바이어스 신호를 수신하는 제1 차동 입력 리드와, 상기 게이지 전류를 수신하는 제2 차동 입력 리드와, 상기 피드백 전압 신호를 생성하는 출력 피드백 리드를 더 포함하는 것인 전압/전류 변환기.
제6항에 있어서, 상기 전류/전압 변환기는 폐루프 전압 증폭기와, 상기 출력 피드백 리드와 기준 접지 레일간에 결합된 제1 감지 저항기와, 상기 제2 차동 입력과 상기 기준 접지 레일간에 결합된 제2 감지 저항기를 포함하고,

상기 폐루프 전압 증폭기는 상기 출력 피드백 리드에 결합된 국부적 출력 단자와, 상기 제1 차동 입력 리드에 응답하는 제1 국부적 입력 단자와, 상기 제2 차동 입력 리드에 응답하는 제2 국부적 입력 단자를 갖는 것인 전압/전류 변환기.
제7항에 있어서, 상기 폐루프 전압 증폭기는 국부적 입력 저항기와, 국부적 피드백 저항기를 포함하며, 상기 국부적 피드백 저항기의 상기 국부적 입력 저항기에 대한 비(ratio)에 비례하는 이득 크기를 갖는 것인 전압/전류 변환기.
제6항에 있어서, 상기 전류/전압 변환기는 상기 게이지 전류를 감지하는 수단과, 차동 증폭기와, 국부적 입력 저항기와, 국부적 피드백 저항기를 포함하며,

상기 차동 증폭기는 정극성 입력 단자와, 부극성 입력 단자와, 국부적 출력단자를 포함하며,

상기 국부적 입력 저항기는 상기 부극성 입력 단자와 상기 게이지 전류를 감지하는 상기 수단 사이에 결합되고,

상기 국부적 피드백 저항기는 상기 부극성 입력 단자와 상기 국부적 출력 단자 사이에 결합되고,

상기 국부적 출력 단자는 상기 출력 피드백 리드에 결합되고,

상기 정극성 입력 단자는 상기 제1 차동 입력에 결합되는 것인 전압/전류 변환기.
피드백 회로망을 갖는 전압/전류 변환기에 있어서,

입력 전압 노드, 기준 전압 노드 및 출력 노드를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 입력 전압 노드와 상기 기준 전압 노드간의 전압차에 비례함)를 상기 출력 노드에 발생하기 위한 직접 증폭기와,

전류/전압 변환기를 포함하며,

상기 직접 증폭기는 적어도 제1단과 제2단을 포함하고,

상기 제1단은 상기 입력 전압 노드와 상기 기준 전압 노드에 결합되고, 상기 입력 전압 노드와 상기 기준 전압 노드간의 전압차에 비례하는 중간 전압 신호를 발생하기 위한 전압/전압 변환기이고,

상기 제2단은 상기 중간 전압에 응답하여 상기 중간 전압 신호에 비례하는 상기 출력 전류를 발생하기 위한 트랜스콘덕턴스 증폭기이고,

상기 전압 전류 변환기는, 상기 출력 전류에 응답하여, 상기 직접 증폭기의 상기 기준 전압 노드에 결합되는 피드백 전압 신호(이 피드백 전압 신호는 상기 AC 출력 전류 성분에만 비례함)를 발생하기 위한 것인 전압/전류 변환기.
제10항에 있어서, 상기 2단 직접 증폭기(two-stage direct amplifier)의 상기 제1단은 피드백을 갖는 것인 전압/전류 변환기.
제10항에 있어서, 상기 2단 직접 증폭기의 상기 제2단은 국부적 축퇴성 피드백(local degenerative feedback)을 갖는 것인 전압/전류 변환기.
제10항에 있어서, 상기 트랜스콘덕턴스 증폭기는 출력 노드와, 상기 출력 노드에 전류를 공급하는 전류원을 갖는 것인 전압/전류 변환기.
전체 피드백 회로망을 갖는 전압/전류 변환기에 있어서,

입력 전압 노드와 제1 기준 전압 노드를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 입력 전압 노드와 상기 제1 기준 전압 노드간의 전압차에 비례함)를 발생하기 위한 직접 증폭기와,

상기 DC 출력 전류 성분에 비례하는 DC 감지 성분과 상기 AC 출력 전류 성분에 비례하는 AC 감지 성분을 갖는 감지 신호(이 감지 신호는 상기 출력 전류에 비례함)를 발생하는 수단과,

능동 네거티브 피드백 회로망(active negative feedback network)을 포함하며,

상기 능동 네거티브 피드백 회로망은,

(a) 제1 차동 입력 단자, 제2 차동 입력 단자 및 국부적 출력 단자를 가지며, 상기 직접 증폭기의 상기 제1 기준 전압 노드에 결합되는 피드백 전압 신호(이 피드백 전압 신호는 상기 제1 차동 입력 단자와 상기 제2 차동 입력 단자간의 전압차에 비례함)를 상기 국부적 출력 단자에 발생하기 위한 전압 증폭기와,

(b) 상기 제1 차동 입력 단자에 결합되는 바이어스 신호(이 바이어스 신호는 상기 DC 감지 성분과 실질적으로 동일함)를 발생하는 수단과,

(c) 상기 제2 차동 입력 단자와 상기 감지 신호를 발생하는 수단 사이에 결합된 국부적 입력 저항기와,

(d) 상기 제2 차동 입력 단자와 상기 국부적 출력 단자 사이에 결합된 국부적 피드백 저항기를 포함하는 전압/전류 변환기.
제14항에 있어서, 상기 능동 네거티브 피드백 회로망의 피드백 이득 크기는 상기 국부적 입력 저항기와 상기 국부적 피드백 저항기의 저항값들에만 종속되고 상기 직접 증폭기와는 무관한 것인 전압/전류 변환기.
제14항에 있어서, 상기 직접 증폭기는 적어도 제1단과 제2단을 포함하고,

상기 제1단은 상기 입력 전압 노드와 상기 제1 기준 전압 노드에 결합되어 있는 전압/전압 변환기(이 전압/전압 변환기는 상기 입력 전압 노드와 상기 제1 기준 전압 노드간의 전압차에 비례하는 중간 전압 신호를 발생함)이고,

상기 제2단은, 상기 중간 전압에 응답하여, 제2 기준 전압 노드를 갖는 트랜스콘덕턴스 증폭기(이 트랜스콘덕턴스 증폭기는 상기 중간 전압과 상기 제2 기준 전압 노드간의 전압차에 비례하는 트랜스콘덕턴스 전류를 발생함)이고,

상기 트랜스콘덕턴스 전류가 상기 출력 전류를 공급하는 것인 전압/전류 변환기.
제16항에 있어서, 상기 감지 신호를 발생하는 수단은 상기 트랜스콘덕턴스 증폭기의 상기 제2 기준 노드와 기준 접지 사이에 결합된 감지 저항기를 포함하는 것인 전압/전류 변환기.
제17항에 있어서, 상기 트랜스콘덕턴스 증폭기는 국부적 축퇴성 피드백 회로망을 포함하는 것인 전압/전류 변환기.
제17항에 있어서, 상기 제1 기준 전압 노드와 기준 접지 사이에 결합된 제1 감지 저항기와, 상기 제2 기준 전압 노드와 상기 기준 접지 사이에 결합된 제2 감지 저항기를 더 갖는 것인 전압/전류 변환기.
제19항에 있어서, 상기 능동 네거티브 피드백 회로망의 이득 크기는 상기 제2 감지 저항기의 저항값과 상기 국부적 피드백 저항기의 저항값을 곱하고 이 값을 상기 국부적 입력 저항기의 저항값으로 나눈 값과 실질적으로 동일한 것인 전압/전류 변환기.
제19항에 있어서, 상기 전압/전압 변환기는 국부적 축퇴성 피드백 회로망을 포함하고, 상기 제1 감지 저항기는 상기 국부적 축퇴성 저항 피드백 회로망과 일체(一體)로 형성되는 것인 전압/전류 변환기.
피드백을 갖는 전압/전류 변환기로서,

적어도 제1단과 제2단을 갖는 직접 증폭기와,

능동 피드백 회로망을 포함하고,

상기 직접 증폭기의 상기 제1단은, 입력 전압 노드, 제1 기준 전압 노드 및 제1 축퇴성 피드백 저항기(이 제1 축퇴성 피드백 저항기는 상기 제1 기준 전압 노드와 기준 접지 레일 사이에 결합됨)를 가지고, 상기 입력 전압 노드와 상기 제1 기준 전압 노드간의 전압차에 비례하는 중간 전압을 발생하기 위한 전압/전압 변환기를 포함하고,

상기 제2단은, 상기 중간 전압에 응답하여, 제2 기준 전압 노드, 제2 축퇴성 피드백 저항기(이 제2 축퇴성 피드백 저항기는 상기 제2 기준 전압 노드와 상기 기준 접지 레일과의 사이에 결합되어, 상기 DC 출력 전류 성분에 비례하는 DC 감지 성분과 상기 AC 출력 전류 성분에 비례하는 AC 감지 성분을 갖는 전압 감지 신호를 발생함) 및 출력 전류 단자를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 중간 전압과 상기 제2 기준 전압 노드간의 전압차에 비례함)를 상기 출력 전류 단자에 발생하기 위한 트랜스콘덕턴스 증폭기를 포함하며,

상기 능동 피드백 회로망은,

(a) 제1 국부적 입력 리드, 제2 국부적 입력 리드 및 상기 전압/전압 변환기의 상기 제1 기준 전압 노드에 결합된 국부적 출력 리드를 갖는 차동 증폭기와,

(b) 상기 제1 국부적 입력 리드에 결합되는 바이어스 신호(이 바이어스 신호는 상기 DC 감지 성분과 실질적으로 동일함)를 발생하는 수단과,

(c) 상기 제2 국부적 입력 리드와 상기 트랜스콘덕턴스 증폭기의 상기 제2 기준 노드 사이에 결합된 국부적 입력 저항기와,

(d) 상기 제2 국부적 입력 리드와 상기 국부적 출력 리드 사이에 결합된 국부적 피드백 저항기를 갖는 전압/전류 변환기.
제22항에 있어서, 상기 전압/전압 변환기는 풀업 저항기와, 상기 입력 전압 노드에 결합된 제어 게이트 전극, 상기 제1 기준 전압 노드에 결합된 소오스 전극 및 상기 중간 전압을 발생하는 드레인 전극을 갖는 MOS 트랜지스터를 포함하며,

상기 풀업 저항기는 상기 드레인 전극에 결합되는 것인 전압/전류 변환기.
피드백을 갖는 전압/전류 변환기로서,

적어도 제1단과 제2단을 갖는 직접 증폭기와,

능동 피드백 회로망을 포함하며,

상기 직접 증폭기의 상기 제1단은, 입력 전압 노드, 제1 기준 전압 노드 및 제1 축퇴성 피드백 저항기(이 제1 축퇴성 피드백 저항기는 상기 제1 기준 전압 노드와 기준 접지 레일과의 사이에 결합됨)를 가지고, 상기 입력 전압 노드와 상기 제1 기준 전압 노드간의 전압차에 비례하는 중간 전압을 발생하기 위한 전압/전압 변환기를 포함하고,

상기 제2단은, 상기 중간 전압에 응답하여, 제2 기준 전압 노드, 제2 축퇴성 피드백 저항기(이 제2 축퇴성 피드백 저항기는 상기 제2 기준 전압 노드와 상기 기준 접지 레일 사이에 결합되고, 상기 DC 출력 전류 성분에 비례하는 DC 감지 성분과 상기 AC 출력 전류 성분에 비례하는 AC 감지 성분을 갖는 전압 감지 신호를 발생함) 및 출력 전류 단자를 가지며, DC 출력 전류 성분과 AC 출력 전류 성분을 갖는 출력 전류(이 출력 전류는 상기 중간 전압과 상기 제2 기준 전압 노드간의 전압차에 비례함)를 상기 출력 전류 단자에 발생하기 위한 트랜스콘덕턴스 증폭기를 포함하며,

상기 제2단은 바이어스 전원을 더 가지며,

상기 트랜스콘덕턴스 증폭기는,

상기 출력 전류 단자에 결합된 제1 전류 리드, 상기 제2 기준 전압 노드에 결합된 제2 전류 리드 및 상기 중간 전압에 응답하는 제어 단자(이 제어 단자는 상기 제1 전류 리드와 상기 제2 전류 리드간의 전류 도통량을 변경시킴)를 갖는 입력단과,

상기 출력 전류 단자에 전류를 공급하도록 결합되고 상기 바이어스 전원에 의해 설정되는 정지 동작점을 갖는 전류원을 가지며,

상기 바이어스 전원의 구조는 상기 트랜스콘덕턴스 증폭기의 구조와 동일하고,

상기 능동 피드백 회로망은,

(a) 제1 국부적 입력 리드, 제2 국부적 입력 리드 및 상기 전압/전압 변환기의 상기 제1 기준 전압 노드에 결합된 국부적 출력 리드를 갖는 차동 증폭기와,

(b) 상기 제1 국부적 입력 리드에 결합되는 바이어스 신호(이 바이어스 신호는 상기 DC 감지 성분과 실질적으로 동일함)를 발생하는 수단과,

(c) 상기 제2 국부적 입력 리드와 상기 트랜스콘덕턴스 증폭기의 상기 제2 기준 노드 사이에 결합된 국부적 입력 저항기와,

(d) 상기 제2 국부적 입력 리드와 상기 국부적 출력 리드 사이에 결합된 국부적 피드백 저항기를 갖는 전압/전류 변환기.
제24항에 있어서, 상기 바이어스 전원은 상기 바이어스 신호를 발생하는 수단으로도 기능하는 것인 전압/전류 변환기.
제24항에 있어서, 상기 입력단은 미조정된 캐스코드 회로나 조정된 캐스코드 회로 중 하나인 것인 전압/전류 변환기.
제24항에 있어서, 상기 전류원은 미조정된 캐스코드 전류 회로나 조정된 캐스코드 전류 회로 중 하나인 것인 전압/전류 변환기.
피드백 회로망을 갖는 전압/전류 변환기로서,

제1 입력 전압 노드와 제1 기준 전압 노드를 가지며, 제1 DC 출력 전류 성분과 제1 AC 출력 전류 성분을 갖는 제1 출력 전류(이 제1 출력 전류는 상기 제1 입력 전압 노드와 상기 제1 기준 전압 노드간의 제1 전압차에 비례함)를 발생하기 위한 제1 직접 증폭기와,

제2 입력 전압 노드와 제2 기준 전압 노드를 가지며, 제2 DC 출력 전류 성분과 제2 AC 출력 전류 성분을 갖는 제2 출력 전류(이 제2 출력 전류는 상기 제2 입력 전압 노드와 상기 제2 기준 전압 노드간의 제2 전압차에 비례함)를 발생하기 위한 제2 직접 증폭기와,

상기 제1 및 제2 출력 전류에 응답하여, 상기 제1 기준 전압 노드에 결합되는 제1 피드백 전압 신호(이 제1 피드백 전압 신호는 상기 제1 및 제2 출력 전류의 차에 비례함)를 발생하고, 상기 제2 기준 전압 노드에 결합되는 제2 피드백 전압 신호(이 제2 피드백 전압 신호는 상기 제1 및 제2 출력 전류의 상기 차에 비례함)를 발생하는 차동 전류/전압 변환기

를 포함하는 전압/전류 변환기.
제28항에 있어서, 상기 제1 출력 전류는 상기 제2 출력 전류와 180°위상차가 있고, 상기 제1 피드백 전압 신호는 상기 제2 피드백 전압 신호와 180°위상차가 있는 것인 전압/전류 변환기.
제28항에 있어서,

상기 제1 DC 출력 전류 성분에 비례하는 제1 DC 감지 성분과 상기 제1 AC 출력 전류 성분에 비례하는 제1 AC 감지 성분을 갖는 제1 감지 신호(이 제1 감지 신호는 상기 제1 출력 전류에 비례함)를 발생하는 제1 수단과,

상기 제2 DC 출력 전류 성분에 비례하는 제2 DC 감지 성분과 상기 제2 AC 출력 전류 성분에 비례하는 제2 AC 감지 성분을 갖는 제2 감지 신호(이 제2 감지 신호는 상기 제2 출력 전류에 비례함)를 발생하는 제2 수단과,

상기 제1 감지 신호에 결합된 제1 입력 리드, 상기 제2 감지 신호에 결합된 제2 입력 리드, 상기 제1 피드백 전압 신호를 발생하는 제1 출력 리드 및 상기 제2 피드백 전압 신호를 발생하는 제2 출력 리드를 갖는 이중 출력 차동 증폭기

를 더 포함하는 것인 전압/전류 변환기.
제30항에 있어서, 상기 제1 DC 감지 성분은 상기 제2 DC 감지 성분과 실질적으로 동일한 것인 전압/전류 변환기.
제30항에 있어서, 상기 제1 감지 신호를 발생하는 상기 제1 수단은 제1 감지 저항기를 포함하고, 상기 제2 감지 신호를 발생하는 상기 제2 수단은 제2 감지 저항기를 포함하는 것인 전압/전류 변환기.
제30항에 있어서, 상기 이중 출력 차동 증폭기는 국부적 저항 피드백 회로망을 포함하고, 상기 이중 출력 차동 증폭기의 이득 크기는 상기 저항 피드백 회로망에만 종속되는 것인 전압/전류 변환기.
제30항에 있어서, 상기 이중 출력 차동 증폭기는,

상기 제1 입력 리드와 제1 감지 신호를 발생하는 상기 제1 수단 사이에 결합된 제1 입력 저항기와,

상기 제1 출력 리드와 상기 제1 입력 리드 사이에 결합된 제1 피드백 저항기와,

상기 제2 입력 리드와 제2 감지 신호를 발생하는 상기 제2 수단 사이에 결합된 제2 입력 저항기와,

상기 제2 출력 리드와 상기 제2 입력 리드 사이에 결합된 제2 피드백 저항기를 포함하는 것인 전압/전류 변환기.
제28항에 있어서, 상기 제1 직접 증폭기는 적어도 제1 입력단과 제1 출력단을 포함하며,

상기 제1 입력단은 상기 제1 입력 전압 노드와 상기 제1 기준 전압 노드에 결합되어 상기 제1 입력 전압 노드와 상기 제1 기준 전압 노드간의 전압차에 비례하는 제1 중간 전압을 발생하기 위한 제1 전압/전압 변환기를 가지며,

상기 제1 출력단은 상기 제1 중간 전압에 응답하여 상기 제1 출력 전류를 발생하기 위한 제1 트랜스콘덕턴스 증폭기를 가지며,

상기 제2 직접 증폭기는 적어도 제2 입력단과 제2 출력단을 더 포함하고,

상기 제2 입력단은 상기 제2 입력 전압 노드와 상기 제2 기준 전압 노드에 결합되어 제2 중간 전압을 발생하기 위한 제2 전압/전압 변환기를 가지며,

상기 제2 출력단은 상기 제2 중간 전압에 응답하여 상기 제2 출력 전류를 발생하기 위한 제2 트랜스콘덕턴스 증폭기를 갖는 것인 전압/전류 변환기.