KR100429234B1 - 박막 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체층의 이온 도핑 후 소오스/드레인 전극을 상기 반도체층 상에 바로 형성함으로써, 정크션부의 활성화를 증대하고 콘택 영역의 손상을 방지하는 박막 트랜지스터 제조 방법에 관한 것으로, 기판상에 반도체층을 형성하는 단계와, 박막 트랜지스터의 채널 영역을 정의하며, 상기 채널 영역 양측의 상기 반도체층에 고농도 불순물 영역을 형성하는 단계와, 상기 고농도 불순물 영역에 연결되도록 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 그리고 상기 채널 영역 상측의 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

박막 트랜지스터 제조 방법{Method for Manufacturing Thin Film Transistors}
본 발명은 액정표시장치에 관한 것으로 특히, 반도체층의 이온 도핑 후, 바로 소오스/드레인 전극을 상기 반도체층 상에 형성함으로써, 정크션(Junction)부의 활성화를 증대하고, 콘택 영역의 손상을 방지하는 박막 트랜지스터 형성 방법에 관한 것이다.
일반적으로 액정 표시 소자는 두 장의 기판 사이에 액정을 주입하고, 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써, 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다.
근래에는 액정 표시 소자(Liquid Crystal Display)의 여러 형태 중 액티브 매트릭스(Active Matrix) 타입의 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 소자의 분야의 발전이 현저하다.
액티브 매트릭스 방식의 박막 트랜지스터 액정 표시 소자(TFT LCD)는 표시 장치의 화면을 이루는 개개 화소의 전극을 트랜지스터를 이용하여 조절하는 것으로, 이 때, 트랜지스터는 반도체 박막을 이용하여 기판상에 형성된다.
상기 박막 트랜지스터 액정 표시 소자(TFT LCD)는 사용되는 반도체 박막의 특성에 따라 비정질 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.
상기 두 경우 모두 공정 비용을 줄이고, 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 비정질 실리콘의 경우 낮은 온도에서 화학 기상 증착법(CVD: Chemical Vapor Deposition)을 이용하여 형성할 수 있으므로, 유리기판을 이용하는 액정 표시 소자의 특성상 유리한 점이 있다. 그러나 비정질 실리콘의 경우 캐리어의 이동도가 낮기 때문에 빠른 동작 특성을 요하는 구동 회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 액정 표시 소자의 구동을 위한 IC는 별도로 제작하여 액정 패널 주변부에 부착하여 사용해야 한다는 것을 의미하며, 구동 모듈을 위한 공정이 증가하여 액정 표시 소자의 제작비용이 상승하게 된다.
한편, 폴리 실리콘은 비정질 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동 회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로, 폴리 실리콘을 액정 표시 소자의 박막 트랜지스터 형성을 위한 반도체 박막으로 사용할 경우, 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 박막 트랜지스터 소자와 구동 회로용 트랜지스터 소자를 함께 형성할 수 있다. 이는 액정 표시 소자 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 액정 표시 소자의 소비전력을 낮출 수 있도록 한다.
그러나, 폴리 실리콘을 사용하는 경우, 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 비정질 실리콘 박막을 저온 CVD 공정을 통해 형성하고, 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은 만큼 형성된 트랜지스터에서 게이트 전압이 OFF되는 순간 누설 전류가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한, 누설 전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온 주입한 LDD(Lightly Doped Drain) 영역 또는 불순물 이온 주입이 되지 않은 오프셋(Off set) 영역을 두어 누설 전류에 대한 배리어로 작용하도록 하는 방법을 일반적으로 사용한다.
또한, n 채널과 p 채널의 박막 트랜지스터를 하나의 기판에 형성하여야 하므로, n채널 박막 트랜지스터를 형성하는 공정 가운데, p 채널의 박막 트랜지스터 형성 영역은 마스킹되어야 하고, p 채널 박막 트랜지스터를 형성하는 동안에는 n 채널 박막 트랜지스터 형성 영역이 마스킹되어야 한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치의 박막 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1a 및 도 1f는 종래의 박막 트랜지스터 제조 방법을 나타낸 단면도이다.
액정 표시 장치에서는 여러 가지 타입의 박막 트랜지스터가 형성될 수 있으므로, LDD(Lightly Doped Drain) 구조의 n형 박막 트랜지스터(이하, LDD n형 TFT), n형 박막 트랜지스터(이하, n형 TFT), p형 박막 트랜지스터(이하, p형 TFT)로 나누어 이들 박막 트랜지스터들이 동일 기판에 형성되는 경우를 예를 들어 설명한다.
이 경우 각각의 형의 박막 트랜지스터가 형성되는 영역을 먼저 구분하여 정의하고 공정을 진행한다.
도 1a와 같이, 기판(11)상에 버퍼층(12)을 증착한 후, 비정질 실리콘(Amorphous Silicon: a-Si:H)을 증착한다.
이어, 상기 비정질 실리콘(a-Si:H)을 탈수소화하고 레이저를 통해 폴리 실리콘으로 결정화시킨다. 그리고, 상기 폴리 실리콘을 패터닝하여 각 TFT의 활성층인 반도체층(13)을 형성한다.
도 1b와 같이, 상기 반도체층(13) 상에 게이트 절연막(14)을 전면 증착하고, 상기 게이트 절연막(14) 상에 금속을 증착하고, 이를 선택적으로 제거하여 상기 반도체층(13) 상부의 소정 영역 상에 각 TFT의 게이트 전극(15)을 형성한다.
이와 같이, 게이트 전극(15)을 형성하기까지는 상기 각 형의 TFT 형성 영역별로 동일한 공정을 거친다.
도 1c와 같이, 전면에 제 1 감광막을 증착하고 노광 및 현상하여 고농도 n형(n+) 이온 주입을 위한 마스크(16a, 16b)를 형성한 뒤, 고농도의 n형(n+) 이온을 주입하여 n형 TFT 및 LDD n형 TFT 형성 영역의 반도체층(13)에 고농도 n형 불순물 영역(13a)을 형성한다.
즉, p형 TFT 형성 영역에는 p형 TFT 형성 영역을 전면 가리는 제 1 마스크(16a)가, LDD n형 TFT 형성 영역에는 게이트 전극(15)보다 더 폭이 긴 제 2 마스크(16b)가 형성된다. 여기서 상기 제 2 마스크(16b)는 게이트 전극(15)과 이후에 형성되는 LDD 영역을 가리는 길이의 폭(Width)으로 상기 게이트 절연막(14) 상에 형성된다. 또한, n형 TFT 형성 영역에서는 상기 게이트 전극(15)이 마스크의 역할을 하며, 게이트 전극(15) 양측의 반도체층(13a)에 고농도 n형 불순물 영역이 형성된다.
여기서, n형 이온 주입 물질로는, PH3을 주로 사용한다.
도 1d와 같이, 상기 제 1, 제 2 마스크(16a, 16b)를 제거하고, 전면에 제 2감광막을 증착하고 노광 및 현상하여 고농도 p형(p+) 이온 주입을 위한 제 3 마스크(17)를 형성한 뒤, 고농도의 p형(p+) 이온을 주입함으로써, p형 TFT 형성 영역의 반도체층(13)에 p형 불순물 영역(13b)을 형성한다.
상기 제 3 마스크(17)는 상기 n형 TFT 형성 영역 및 LDD n형 TFT 형성 영역 전면을 마스킹하고, 상기 p형 TFT 형성 영역에서는 상기 게이트 전극(15)을 마스크로 이용하여 고농도 p형의 이온 주입 공정을 진행한다.
p형 이온 주입 물질로는 B2H6을 주로 사용한다.
이어, 도 1e와 같이, 상기 제 3 마스크(17)를 제거하고, 각 TFT 형성 영역의 게이트 전극(15)을 마스크로 이용하여 저농도 n형(n-)의 이온 주입을 진행한다. 이 때, 상기 LDD n형 TFT 형성 영역의 게이트 전극 양측의 반도체층(13)에 저농도 n형 불순물 영역(13c)이 형성된다. n형 TFT 형성 영역이나 p형 TFT 형성 영역에서는 이전에 진행되던 고농도 이온 주입 공정을 통해, 고농도의 불순물 영역이 형성된 영역으로 상기 저농도 n형 이온 주입을 하더라도 불순물 농도의 큰 영향을 주지 않는다.
저농도 이온 주입 공정과, 고농도 이온 주입 공정을 그 순서를 바꾸어 진행할 수 있다. 어느 경우나 저농도 이온 주입 공정은 상기 게이트 전극을 마스크로 이용하여 진행하고, 고농도 이온 주입 공정은 LDD 영역이 생성되는 부위를 가리는 마스크를 이용한다.
도 1f와 같이, 층간 절연막(18)을 전면에 증착한 후, 상기 반도체층(13)의 각 고농도 불순물 영역(13a, 13b)과의 콘택을 위해 상기 층간 절연막(18) 및 상기 게이트 절연막(14)을 선택적으로 제거한다. 이어, 상기 콘택 영역을 포함한 층간 절연막 상에 금속을 전면 증착하고, 이를 패터닝하여 소오스/드레인 전극(19)을 형성한다.
그러나, 상기와 같은 종래의 박막 트랜지스터 제조 방법은 다음과 같은 문제점이 있다.
첫째, 반도체층의 불순물 영역을 정의하는 이온 주입 공정시 불순물 영역과 채널(channel) 사이의 영역에 발생한 손상은 레이저 결정화를 통해서도 활성화되기 어렵다.
둘째, 콘택 영역 형성을 위해 층간 절연막을 식각할 때, 식각이 이루어지는 깊이가 그 폭에 비해 상대적으로 크고, 공정의 윈도우가 좁아지게 되어, 콘택 영역 부위의 층간 절연막을 완전히 제거하기 위해서는 하부의 반도체층을 과도 식각하게 되므로, 반도체층에 데미지를 입게 된다.
셋째, 층간 절연막의 식각은 습식 식각법(Wet etch)을 이용하는 데, 이 때 이용되는 식각 용액인 BOE에 n형 반도체층의 불순물 영역에 이온 주입된 P(Phosphorus) 성분이 녹게 되어, 반도체층의 불순물 영역의 농도가 낮아져 콘택 저항이 증가하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 반도체층의 이온 도핑 후, 바로 소오스/드레인 전극을 상기 반도체층 상에 형성함으로써, 정크션(Junction)부의 활성화를 증대하고, 콘택 영역의 손상을 방지하는 박막 트랜지스터 형성 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1f는 종래의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도
도면의 주요 부분을 나타내는 부호 설명
21 : 기판 22 : 버퍼층
23 : 반도체층 24a, 24b, 24c : 제 1 마스크
25a, 25b : 제 2 마스크 26 : 소오스/드레인 전극
27 : 게이트 절연막 28a, 28b, 28c : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 제조 방법은, 기판상에 반도체층을 형성하는 단계와, 박막 트랜지스터의 채널 영역을 정의하며,상기 채널 영역 양측의 상기 반도체층에 고농도 불순물 영역을 형성하는 단계와, 상기 고농도 불순물 영역에 연결되도록 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 그리고 상기 채널 영역 상측의 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 게이트 전극의 폭을 채널 영역보다 더 좁게 형성하고, 상기 게이트 전극 양측의 반도체층에 저농도 불순물 영역을 형성하는 단계를 더 포함함이 바람직하다.
상기 반도체층의 형성은, 상기 기판에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 단계와, 상기 다결정 실리콘층을 패터닝하는 단계를 포함하여 이루어짐이 바람직하다.
상기 불순물 영역은 n형임이 바람직하다.
상기 불순물 영역은 p형임이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조 방법은, 기판에 n형 박막 트랜지스터, LDD n형 박막 트랜지스터 및 p형 박막 트랜지스터 형성 영역을 정의하는 단계와, 상기 각 박막 트랜지스터 형성 영역 상에 제 1, 제 2, 제 3 반도체층을 형성하는 단계와, 상기 제 1, 제 2 반도체층에 고농도 n형 불순물 영역을 형성하는 단계와, 상기 제 3 반도체층에 고농도 p형 불순물 영역을 형성하는 단계와, 상기 고농도 n형 불순물 영역 및 고농도 p형 불순물 영역 상에 각각 소오스/드레인 전극을 형성하는 단계와, 전면에 게이트 절연막을형성하는 단계와, 상기 제 1, 제 2, 제 3 반도체층 상측의 상기 게이트 절연막 위에 각각 게이트 전극을 형성하는 단계와, 상기 제 1 반도체층에 저농도 n형 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 제 1, 제 2 반도체층에 고농도 n형 불순물 영역을 형성하는 단계는, 상기 제 1 반도체층 위에 게이트 전극 폭보다 더 넓은 폭으로 제 1 마스크층을 형성하고, 상기 제 2 반도체층 위에 게이트 전극 폭과 동일 폭으로 제 2 마스크층을 형성하는 단계와, 상기 각 마스크층 양측의 제 1, 제 2 반도체층에 고농도 n형 불순물 이온을 주입하는 단계를 구비함이 바람직하다.
상기 제 1 반도체층 상측에 형성된 게이트 전극은 상기 제 1 마스크의 폭보다 더 좁게 형성함이 바람직하다.
상기 소오스/드레인 전극은 2중 구조의 금속으로 형성함이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 박막 트랜지스터 제조 방법을 나타낸 단면도이다.
이하의 실시례에서 설명하는 박막 트랜지스터 제조 방법은 LDD(Lightly Doped Drain) 구조의 n형 박막 트랜지스터(이하, LDD n형 TFT), n형 박막 트랜지스터(이하, n형 TFT), p형 박막 트랜지스터(이하, p형 TFT)로 나누어 이들 박막 트랜지스터들이 동일 기판에 형성되는 경우를 예를 들어 설명한다. 각 형의 TFT가 형성되는 영역을 구분하여 정의하고 공정을 실시한다. 물론, 본 발명의 목적인 반도체이온 도핑 후 바로 소오스/드레인 전극을 상기 반도체층 상에 형성하는 공정은 각각의 박막 트랜지스터가 서로 다른 기판에 형성되는 경우에도 적용될 수 있다.
도 2a와 같이, 기판(21)상에 버퍼층(22)을 증착한 후, 비정질 실리콘(a-Si:H)을 증착한다.
이어, 상기 비정질 실리콘(a-Si:H)을 탈수소화하고 레이저를 통해 폴리 실리콘으로 결정화시킨다. 그리고, 상기 폴리 실리콘을 패터닝하여 각 형의 TFT 활성층인 반도체층(23)을 형성한다.
상기 반도체층(23)을 형성하기까지의 공정은 각각의 형의 TFT 형성 영역에서 동일하게 이루어진다.
도 2b와 같이, 전면에 제 1 감광막을 증착하고 노광 및 현상하여 고농도 형(n+) 이온 주입을 위한 제 1 마스크 패턴(24a, 24b, 24c)을 형성한 뒤, 상기 제 1 마스크 패턴(24a, 24b, 24c)을 이용하여 상기 반도체층(23)에 고농도 n형(n+) 이온을 주입한다.
이 때, LDD n형 TFT 형성 영역에서는 이후의 공정에서 생성되는 게이트 전극 및 LDD 영역이 형성되는 부위(게이트 전극 길이 + LDD 영역 길이)가 마스킹되도록 제 1 마스크 패턴을 형성하고, n형 TFT 형성 영역에서는 게이트 전극이 형성되는 부위가 마스킹되도록 제 1 마스크 패턴(24b)을 형성하며, p형 TFT 형성 영역은 전면이 마스킹되도록 제 1 마스크 패턴(24c)을 형성한다.
이와 같은 공정을 통해 상기 제 1 마스크의 패턴(24a, 24b, 24c)으로 선택적으로 가리워진 반도체층(23)에 고농도의 n형 이온 주입이 이루어져 고농도 불순물영역(23a)이 형성된다.
여기서, 이온 주입 공정은 직접적으로 노출되어 있는 상기 반도체층(23)에 진행되므로, 20 내지 30 KeV의 저에너지 주입이 가능하다. 이 때, 이온 주입 물질로는 PH3을 이용하고, 주입되는 이온 농도는 단위 ㎠당 1.0E15 내지 5.0E15 원자(1015~ 5x1015atoms/㎠)의 고농도로 한다. 상기 반도체층의 이온 주입이 이루어지는 소정 영역(23a)이 불순물 영역이며, 이후의 공정에서 소오스/드레인 전극과 콘택이 이루어지는 부위이다.
도 2c와 같이, 상기 제 1 마스크 패턴(24a, 24b, 24c)을 제거한 뒤 전면에, 제 2 감광막을 증착하고, 노광 및 현상하여 제 2 마스크 패턴(25a, 25b)을 형성한 뒤, 상기 제 2 마스크 패턴(25a, 25b)을 이용하여 고농도의 p형 이온 주입하여 p형 TFT 형성 영역의 반도체층(23)에 고농도 p형 불순물 영역(23b)을 형성한다.
상기 제 2 마스크 패턴(25a)은 상기 n형 TFT 형성 영역 및 LDD n형 TFT 형성 영역에서는, 가리도록, 상기 p형 TFT 형성 영역에서는 게이트 전극이 형성되는 부위만을 가리도록 상기 제 2 마스크 패턴(25b)을 형성한다.
여기서, p형 이온 주입 물질로는 B2H6을 주로 사용한다.
상기 n형 이온 주입과 마찬가지로, 여기서의 이온 주입 공정은 직접적으로 노출되어 있는 상기 반도체층(23)에 진행되므로, 20 내지 30 KeV의 저에너지 주입이 가능하다. 이 때, 이온 농도는 단위 ㎠당 1.0E15 내지 5.0E15 개의 원자(1015~5x1015atoms/㎠)의 고농도로 한다.
도 2d와 같이, 상기 고농도 불순물 영역(23a, 23b)이 형성된 반도체층(23)을 포함한 버퍼층(22) 전면에 금속을 증착하고, 각 형의 TFT 형성 영역의 고농도 불순물 영역(23a, 23b)상에만 남도록 패터닝한다. 이 때 패터닝된 금속이 소오스/드레인 전극(26)이다.
상기 소오스/드레인 전극(26)은, 상기 고농도 불순물 영역(23a, 23b)의 일부분에 콘택된다.
상기 소오스/드레인 전극(26)은 단일 금속 이외에 2중 구조의 금속으로 형성할 수 있다. 예를 들어, 하층에 알미늄 네디뮴(AlNd)을, 상층에 몰리브덴(Mo)을 이루는 2중금속의 합금 구조를 취하거나, 상기 몰리브덴(Mo) 대신에, 크롬(Cr)이나 티타늄(Ti), 탄탈륨(Ta)의 금속을 사용할 수도 있다.
이어, 상기 소오스/드레인 전극(26) 및 상기 불순물 영역(23a, 23b)이 정의된 반도체층을 포함한 버퍼층(22) 전면에 게이트 절연막(27)을 증착한다.
상기 소오스/드레인 전극(26), 불순물 영역이 정의된 반도체층(23a, 23b)을 포함한 상기 버퍼층(22) 전면에 균일한 두께로 게이트 절연막(27)을 증착한다. 이러한 공정을 통해, 상기 게이트 절연막(27)은 소오스/드레인 전극(26)과, 반도체층상에서 단차를 갖는다.
이어, 상기 게이트 절연막(27) 상에 금속을 증착하고 패터닝하여 각 박막 트랜지스터의 게이트 전극(28a, 28b, 28c)을 형성한다. 이 때, 상기 게이트전극(28a, 28b, 28c)이 형성되는 영역은 반도체층의 불순물 영역(23a, 23b)이 형성되지 않은 부위 상부에 형성되며, 상기 n형 박막 트랜지스터 및 p형 박막 트랜지스터의 게이트 전극(28b, 28c)의 폭은 제 1 마스크의 패턴(24b) 및 제 2 마스크의 패턴(25b)과 동일 폭을 갖고, LDD n형 박막 트랜지스터의 게이트 전극(28a)은 제 1 마스크 패턴(24a)보다 적은 폭을 갖는다.
상기 각 게이트 전극(28a, 28b, 28c)의 성분은 상기 소오스/드레인 전극(26)과 같이, 단일 금속 또는 2중 구조의 금속으로 형성할 수 있다. 예를 들어, 하층에 알미늄 네디뮴(AlNd)을, 상층에 몰리브덴(Mo)을 이루는 2중금속의 합금 구조를 취하거나, 상기 몰리브덴(Mo) 대신에, 크롬(Cr)이나 티타늄(Ti), 탄탈륨(Ta)의 금속을 사용할 수도 있다.
도 2e와 같이, 상기 각 게이트 전극(28a, 28b, 28c)을 마스크로 이용하여, 저농도 n형의 이온 주입을 상기 반도체층(23)에 실시한다. 이 때, 이온 농도는 단위 센티미터당 1.0E 12내지 8.0E 12개의 원자(1012~ 8x1012atoms/㎠)로 한다. 도 2b와 도 2c에서 주입되는 고농도 이온 농도의 약 1/1000의 수준이다.
이 때는 게이트 절연막(27)을 통과하여 상기 저농도 n형 이온들이 반도체층(23)에 주입되어야하므로, 도 2b나, 도 2c에서보다 높은 에너지, 80내지 100KeV가 필요하다. 이와 같은 에너지로 이온 주입 공정을 진행하여도 이온 농도가 저농도이며, 상기 반도체층(23)은 게이트 절연막(27) 내부에 있으므로, 손상이 없이 이온 주입이 이루어진다.
이 때, 각 TFT 형성 영역에 형성된 상기 게이트 전극(28)과 소오스/드레인 전극(26)이 마스크 역할을 하기 때문에, 소오스/드레인 금속(26)과 게이트 전극(28)의 사이 부분에 저농도의 이온 주입이 이루어지는데, 실제로 LDD 영역이 형성되는 부위는 LDD n형 TFT 형성 영역의 반도체층(23)에 저농도 n형 불순물 영역(23c)이 형성된다. 왜냐하면, 상기 n형 TFT 형성 영역이나, p형 TFT 형성 영역에서는 상기 소오스/드레인 전극과 게이트 전극 사이 부분에 도 2b와 도 2c의 공정에서 고농도의 이온 주입이 이루어져, 이후에 저농도의 이온 주입이 이루어지더라도, 이온 농도의 변화가 거의 없게 된다. 따라서, LDD n형 TFT 형성 영역에서만 LDD 영역이 형성되게 된다.
상기와 같은 본 발명의 박막 트랜지스터의 제조 방법은 다음과 같은 효과가 있다.
첫째, 반도체층 상에 소오스/드레인을 정의하는 고농도 불순물 영역을 형성한 후, 이어서 바로 소오스/드레인 전극을 상기 고농도 불순물 영역과 접촉되도록 형성함으로써, 종래 반도체층 상에 게이트 절연막을 증착한 후, 소오스/드레인 금속을 증착하기 위해 콘택 영역을 형성하였던 공정을 생략할 수 있다. 따라서, 공정의 단순화를 기할 수 있다.
둘째, LDD 영역과 불순물 영역을 구분하여 이온 주입 공정을 진행할 때, 상기 LDD형과 소오스/드레인 형성용의 마스크를 별개로 반도체층 상에 형성함으로써, 불순물 영역과 채널간, 즉, 정크션(Junction) 부위에 발생할 수 있는 데미지를 방지할 수 있다.

Claims (9)

  1. 기판상에 반도체층을 형성하는 단계;
    박막 트랜지스터의 채널 영역을 정의하며, 상기 채널 영역 양측의 상기 반도체층에 고농도 불순물 영역을 형성하는 단계;
    상기 고농도 불순물 영역에 연결되도록 소오스/드레인 전극을 형성하는 단계;
    상기 소오스/드레인 전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;
    그리고 상기 채널 영역 상측의 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 전극의 폭을 채널 영역보다 더 좁게 형성하고, 상기 게이트 전극 양측의 반도체층에 저농도 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 반도체층의 형성은
    상기 기판에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 단계;
    상기 다결정 실리콘층을 패터닝하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조 방법.
  4. 제 1항에 있어서,
    상기 불순물 영역은 n형임을 특징으로 하는 박막 트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    상기 불순물 영역은 p형임을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 기판에 n형 박막 트랜지스터, LDD n형 박막 트랜지스터 및 p형 박막 트랜지스터 형성 영역을 정의하는 단계;
    상기 각 박막 트랜지스터 형성 영역 상에 제 1, 제 2, 제 3 반도체층을 형성하는 단계;
    상기 제 1, 제 2 반도체층에 고농도 n형 불순물 영역을 형성하는 단계;
    상기 제 3 반도체층에 고농도 p형 불순물 영역을 형성하는 단계;
    상기 고농도 n형 불순물 영역 및 고농도 p형 불순물 영역 상에 각각 소오스/드레인 전극을 형성하는 단계;
    전면에 게이트 절연막을 형성하는 단계;
    상기 제 1, 제 2, 제 3 반도체층 상측의 상기 게이트 절연막 위에 각각 게이트 전극을 형성하는 단계;
    상기 제 1 반도체층에 저농도 n형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조 방법.
  7. 제 6항에 있어서,
    상기 제 1, 제 2 반도체층에 고농도 n형 불순물 영역을 형성하는 단계는,
    상기 제 1 반도체층 위에 게이트 전극 폭보다 더 넓은 폭으로 제 1 마스크층을 형성하고, 상기 제 2 반도체층 위에 게이트 전극 폭과 동일 폭으로 제 2 마스크층을 형성하는 단계와,
    상기 각 마스크층 양측의 제 1, 제 2 반도체층에 고농도 n형 불순물 이온을 주입하는 단계를 구비함을 특징으로 하는 박막 트랜지스터 제조 방법.
  8. 제 7항에 있어서,
    상기 제 1 반도체층 상측에 형성된 게이트 전극은 상기 제 1 마스크의 폭보다 더 좁게 형성함을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 제 6항에 있어서,
    상기 소오스/드레인 전극은 2중 구조의 금속으로 형성함을 특징으로 하는 박막 트랜지스터 제조 방법.
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