KR100428807B1 - Decoding circuit of nand-type flash memory device - Google Patents

Abstract

본 발명에 따른 플래쉬 메모리 장치는, 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과; 상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비하여, 고집적화에 유리한 워드라인 디코딩 회로 영역을 제공한다.A flash memory device according to the present invention is arranged in correspondence with each of the unit memory cell arrays, and has a plurality of word line drivers having transfer transistors for supplying driving signals corresponding to the lines belonging to the unit memory cell array. and; At least one high voltage control circuit for delivering a high voltage to the gates of the transfer transistors of some of the word line drivers of the plurality of word line drivers provides a word line decoding circuit region that is advantageous for high integration.

Description

낸드형 플래쉬 메모리 장치의 디코딩 회로{DECODING CIRCUIT OF NAND-TYPE FLASH MEMORY DEVICE}Decoding circuit of NAND flash memory device {DECODING CIRCUIT OF NAND-TYPE FLASH MEMORY DEVICE}

본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 특히 낸드(NAND)형 플래쉬 메모리 장치에서 워드 라인을 선택하고 구동시키는 장치에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to an apparatus for selecting and driving a word line in a NAND flash memory device.

비휘발성 반도체 메모리 장치의 종류의 하나인 낸드형(NAND-type)의 플래쉬(flash) 메모리 장치는 다이나믹 램에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증대되고 있다. 낸드형 플래쉬 메모리 장치는, 기본적으로, 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트라인과 소오스 라인사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수개로 배열되어 메모리 셀 어레이가 구성된다. 메모리 스트링에 걸쳐서 하나의 워드라인에 연결된 메모리 셀들은 페이지(page)단위 또는 바이트(byte)단위를 형성한다.NAND-type flash memory devices, which are one of the types of nonvolatile semiconductor memory devices, are increasingly used and utilized due to their advantages of density and memory capacity equivalent to those of dynamic RAM. A NAND flash memory device basically has a structure in which a memory string in which a plurality of memory cells are connected in series is connected in series between a bit line and a source line, and such memory strings are arranged in plural to form a memory cell array. It is composed. Memory cells connected to one word line over the memory string form a page unit or a byte unit.

메모리셀에 데이타를 프로그램(또는 쓰기), 또는 소거하거나 독출하기 위해서는, 메모리장치에 공급되는 전원전압보다 높은 레벨의 전압(이하 "고전압")이 필요하다. 낸드형 플래쉬 메모리장치의 메모리셀은 컨트롤 게이트(control gate)와 플로팅 게이트(floating)를 가지며, 플로팅 게이트와 기판사이의 전압차를 이용하여 플로팅 게이트로부터 전자를 방출시키거나 플로팅 게이트로 전자를 주입함에 의해 소거 또는 프로그램 동작을 수행한다. 전자의 터널링(tunneling)을 유발시키기 위한 고전압은 디코딩(decoding)회로(또는 디코더)를 통하여 워드라인을 거쳐 해당하는 메모리셀의 컨트롤 게이트에 인가된다.In order to program (or write), erase, or read data into a memory cell, a voltage higher than the power supply voltage supplied to the memory device (hereinafter referred to as "high voltage") is required. The memory cell of the NAND flash memory device has a control gate and a floating gate, and emits electrons from the floating gate or injects electrons into the floating gate by using a voltage difference between the floating gate and the substrate. To perform an erase or program operation. The high voltage for causing tunneling of the electrons is applied to the control gate of the corresponding memory cell via a word line through a decoding circuit (or decoder).

제1도는 그러한 고전압을 메모리 셀 어레이로 공급하기 위한 디코딩 부분의 일반적인 회로 구성을 보여 준다. 디코딩 회로 9 및 10은 단위 메모리 셀 어레이 MCU0t 및 MCU0b에 각각 대응하여 배치된다. 각 메모리 셀 어레이는 16개의 워드라인들(WL0~WL15 또는 WL16~Wl31)과 하나씩의 스트링 선택 라인(SSL0 또는 SSL1) 및접지 선택 라인(GSL0 또는 GSL1)으로 이루어 진다. 워드라인 프리 디코더(predecoder) 5로부터 제공되는 스트링 및 접지 선택신호와 워드라인 구동 신호를 스위칭하기 위한 전달 트랜지스터들(SN0~GN0, 또는 SN1~GN1)은 해당하는 메모리 셀 어레이에 대응하여 배치된다. 또한, 전달 트랜지스터를 충분히 턴온시켜 고전압이 메모리 셀 어레이의 메모리 셀들로 손실(전달 트랜지스터의 드레쉬홀드전압에 의한 전압 손실)없이 전달되도록 하기 위하여, 고전압 전달 회로(HVCt 또는 HVCb)가 각 메모리 셀 어레이에 별도로 제공되어 있으며 고전압 전달 회로 HVCt 및 HVCb의 출력 전압 VGPt 및 VGPb는 전달 트랜지스터들 SN0~GN0 및 SN1~GN1의 게이트들에 각각 인가된다. 고전압 전달 회로들 HVCt 및 HVCb는 프리디코더 5와 함께 펌핑전압 발생 회로 3으로부터 발생된 펌핑전압 VPP를 입력으로 한다.Figure 1 shows the general circuit configuration of the decoding portion for supplying such a high voltage to the memory cell array. The decoding circuits 9 and 10 are disposed corresponding to the unit memory cell arrays MCU0t and MCU0b, respectively. Each memory cell array includes 16 word lines WL0 to WL15 or WL16 to Wl31, one string select line SSL0 or SSL1, and a ground select line GSL0 or GSL1. The transfer transistors SN0 to GN0 or SN1 to GN1 for switching the string and ground selection signal provided from the wordline predecoder 5 and the wordline driving signal are disposed corresponding to the corresponding memory cell array. In addition, a high voltage transfer circuit (HVCt or HVCb) is implemented in each memory cell array in order to sufficiently turn on the transfer transistor so that a high voltage is delivered to the memory cells of the memory cell array without loss (voltage loss due to the threshold voltage of the transfer transistor). The output voltages VGPt and VGPb of the high voltage transfer circuits HVCt and HVCb are applied to the gates of the transfer transistors SN0 to GN0 and SN1 to GN1, respectively. The high voltage transfer circuits HVCt and HVCb input the pumping voltage VPP generated from the pumping voltage generation circuit 3 together with the predecoder 5.

메모리 장치의 집적도가 높아지면서 선택하여야 하는 워드라인의 수가 증가함에 따라, 디코딩 회로가 차지하는 영역이 더욱 커지고 있다. 메모리 징치내에서실질적으로 고집적화가 진행되는 부분은 메모리 셀 어레이 영역이며 단위 메모리 셀이 차지하는 면적은 줄어든다. 그러나, 디코딩 회로와 같은 주변회로의 영역은, 그 점유면적상의 변화가 크지 않기 때문에, 고집적화가 진행될수록 점유할 수 있는 영역이 줄어든다. 따라서, 제1도에 보인 바와 같이, 각 단위 메모리 셀 어레이마다 고전압 전달회로를 배치하는 것은 집적도 향상의 장애 요인으로 되어갈 것이다.As the density of memory devices increases and the number of word lines to be selected increases, the area occupied by the decoding circuit becomes larger. The portion of the memory device that is highly integrated is a memory cell array area, and the area occupied by the unit memory cell is reduced. However, since the area of the peripheral circuit such as the decoding circuit does not change much in the occupied area, the area that can be occupied decreases as the integration becomes higher. Therefore, as shown in FIG. 1, disposing a high voltage transfer circuit in each unit memory cell array will become a barrier to improvement in integration.

따라서, 본 발명은 전술한 문제점들을 개선하기 위한 것으로서, 고집적에 유리한 디코딩 회로 영역을 가지는 플래쉬 메모리 장치를 제공함을 목적으로 한다.Accordingly, an object of the present invention is to provide a flash memory device having a decoding circuit region which is advantageous for high integration, to solve the above problems.

본 발명의 다른 목적은 보다 작은 수의 디코딩 회로로써 효율적인 디코딩 동작을 수행하는 플래쉬 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a flash memory device for performing an efficient decoding operation with a smaller number of decoding circuits.

상술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 플래쉬 메모리 장치는, 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과; 상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비함을 특징으로 한다.In order to achieve the above objects of the present invention, a flash memory device according to the present invention is disposed corresponding to each of the unit memory cell arrays, and supplies driving signals corresponding to the lines belonging to the unit memory cell arrays. A plurality of wordline drivers with transfer transistors for; At least one high voltage control circuit for transmitting a high voltage to the gates of the transfer transistors of some of the word line drivers of the plurality of word line drivers.

본 발명에 의하면, 복수개의 워드라인 드라이버들에 하나의 고전압 제어회로를 배치함으로써, 고집적화 및 저전력화에 유리하다.According to the present invention, by arranging one high voltage control circuit in a plurality of word line drivers, it is advantageous for high integration and low power.

제1도는 종래의 디코딩 회로의 구성을 보여주는 블럭도.1 is a block diagram showing the configuration of a conventional decoding circuit.

제2도는 본 발명의 제1실시예에 따른 디코딩 회로의 구성을 보여주는 블럭도.2 is a block diagram showing a configuration of a decoding circuit according to the first embodiment of the present invention.

제3도는 본 발명의 제2실시예에 따른 디코딩 회로의 구성을 보여주는 블럭도.3 is a block diagram showing a configuration of a decoding circuit according to a second embodiment of the present invention.

제4도는 제2도(또는 제3도)의 워드라인 드라이버의 제1실시예를 보여주는 회로도.4 is a circuit diagram showing a first embodiment of the wordline driver of FIG. 2 (or FIG. 3).

제5도는 제2도(또는 제3도)의 워드라인 드라이버의 제1실시예를 보여주는 회로도.FIG. 5 is a circuit diagram showing a first embodiment of the wordline driver of FIG. 2 (or FIG. 3).

제6도는 제2도(또는 제3도)의 고전압 제어 회로의 구성을 보여주는 회로도.FIG. 6 is a circuit diagram showing the configuration of the high voltage control circuit of FIG. 2 (or FIG. 3).

제7도는 본 발명에 따른 워드라인 디코딩 동작을 보여주는 타이밍도.7 is a timing diagram showing a wordline decoding operation in accordance with the present invention.

< 도면의 주요 부호들의 명칭><Names of Main Symbols in Drawing>

WD : 워드라인 드라이버 WDU : 워드라인 디코딩 유닛WD: Wordline Driver WDU: Wordline Decoding Unit

HVC : 고전압 전달 회로 13,15 : 프리디코더HVC: High Voltage Transfer Circuit 13,15: Predecoder

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 하기의 설명에서 실질적으로 동일한 구성 요소로서, 반복적으로 배열되는 것들에 대하여는 동일한 참조 부호를 사용하여 설명할 것이다. 또한, 설명중에 "고전압"이라 함은 본 발명이 적용되는 낸드형 플래쉬 메모리 장치에서 사용되는 전원전압(Vcc)보다 적어도 높은 전압을 의미한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, those that are arranged substantially as the same components will be described using the same reference numerals. In addition, "high voltage" in the description means a voltage at least higher than the power supply voltage (Vcc) used in the NAND flash memory device to which the present invention is applied.

제2도는 본 발명의 일실시예에 따른 워드라인 디코딩 회로 영역의 구성을 보여 준다. 제2도를 참조하면, 각 메모리 셀 어레이 MCUa, MCUb, MCUc, 또는 MCUd에 대응하여 워드라인 드라이버 WDa, WDb, WDc, 또는 WDd가 각각 배치된다. 4개의 단위 메모리 셀 어레이들 MCUa~MCUd와 4개의 단위 워드라인 드라이버들 WDa~WDd에 대응하여 하나의 고전압 전달 회로 HVC0이 배치된다. 즉, 하나의 고전압 전달 회로와 4개의 워드라인 드라이버들이 하나의 디코딩 유닛 WDU0 또는 WDU1이 된다. 고전압 전달 회로 HVC0은 펌핑 클럭 발생회로 7로부터 펌핑 클럭 ΦP를 입력하며, 펌핑전압 발생회로 3으로부터 펌핑전압 VPP를 입력한다. 또한, 고전압 전달 회로 HVC0은 로우 디코더(도시되지 않음)로부터 제공되는 어드레스 신호 ADD를 입력한다. 고전압 전달 회로 HVC0는 동작에 필요한 고전압 HV0와 방전 신호 DCH를 출력하여 담당하는 워드라인 드라이버들의 고전압 입력 터미널 HVIN에 인가한다.2 shows a configuration of a word line decoding circuit region according to an embodiment of the present invention. Referring to FIG. 2, word line drivers WDa, WDb, WDc, or WDd are disposed corresponding to each memory cell array MCUa, MCUb, MCUc, or MCUd. One high voltage transfer circuit HVC0 is disposed corresponding to four unit memory cell arrays MCUa to MCUd and four unit word line drivers WDa to WDd. That is, one high voltage transfer circuit and four word line drivers become one decoding unit WDU0 or WDU1. The high voltage transfer circuit HVC0 inputs the pumping clock phi P from the pumping clock generation circuit 7 and inputs the pumping voltage VPP from the pumping voltage generation circuit 3. The high voltage transfer circuit HVC0 also inputs an address signal ADD provided from a row decoder (not shown). The high voltage transfer circuit HVC0 outputs the high voltage HV0 and the discharge signal DCH necessary for operation, and applies it to the high voltage input terminal HVIN of word line drivers.

각 워드라인 드라이버는 스트링 선택 라인 SSL을 접지 전압으로 리세트(reset)시키는 스트링 접지전압 SSLG을 드라이버 1로부터 공급받는다. 제1 프리디코더 13으로부터 공급되는 16개의 워드라인 구동 신호들 WLEN0~WLEN15(이하 "WLEN[0:15]")가 워드라인 드라이버들 WDa~WDd에 공통으로 인가된다. 또한, 제2프리디코더 15로부터 발생된 4개의 워드라인 드라이버 활성화 신호들 EN0~EN3이 각각 4개의 워드라인 드라이버들 WDa~WDd에 각각 인가된다. 4개의 워드라인 드라이버 활성화 신호들 EN0~EN3은 그 중에서 하나만이 선택적으로 활성화되어 4개의 워드라인 드라이버들 WDa~WDd 중에서 하나만을 활성화 시킨다. 제1프리디코더 13과 제2프리디코더 15의 출력되는 신호들의 전압레벨은 전원전압 또는 고전압이다. 각 워드라인 드라이버의 출력들은 해당하는 단위 메모리 셀 어레이에 배열된 스트링 선택 라인 SSL, 워드라인들 WL[0:15] 및 접지 선택 라인 GSL에 연결된다.Each wordline driver is supplied from driver 1 with a string ground voltage SSLG that resets the string select line SSL to ground voltage. Sixteen word line driving signals WLEN0 to WLEN15 (hereinafter, “WLEN [0:15]”) supplied from the first predecoder 13 are commonly applied to the word line drivers WDa to WDd. In addition, four word line driver activation signals EN0 to EN3 generated from the second predecoder 15 are respectively applied to the four word line drivers WDa to WDd. Only four of the four wordline driver activation signals EN0 to EN3 are selectively activated, activating only one of the four wordline drivers WDa to WDd. The voltage level of the output signals of the first predecoder 13 and the second predecoder 15 is a power supply voltage or a high voltage. The outputs of each wordline driver are connected to string select line SSL, wordlines WL [0:15] and ground select line GSL arranged in the corresponding unit memory cell array.

제3도는 본 발명의 다른 실시예에 따라 워드라인 디코딩 회로 영역을 구성한 것으로서, 워드라인 드라이버들의 고전압 입력단 HVIN과 펌핑전압 VPP사이에 클램프(clamp)용 엔모오스 트랜지스터 M0가 연결된 것을 제외하고는 제2도의 구성과 동일하다. 엔모오스 트랜지스터 M0의 게이트와 드레인은 고전압 입력 터미널 HVIN에 공통으로 연결되고 소오스는 펌핑전압 VPP에 연결됨에 의해, 워드라인 드라이버로 인가되는 고전압이 과도하게 높아지는 상태를 억제한다.FIG. 3 illustrates a word line decoding circuit region according to another embodiment of the present invention, except that the clamping enMOS transistor M0 is connected between the high voltage input terminal HVIN and the pumping voltage VPP of the word line drivers. It is the same as that of the figure. The gate and drain of the NMOS transistor M0 are commonly connected to the high voltage input terminal HVIN and the source is connected to the pumping voltage VPP, thereby suppressing an excessively high state applied to the word line driver.

제4도는 제2도 또는 제3도에 보인 워드라인 드라이버(예컨대, WDa)의 내부 구성의 일실시예를 보여 준다. 고전압 입력 터미널 HVIN에 게이트가 접속된 엔모오스 트랜지스터 M1은 워드라인 드라이버 활성화 신호 EN0과 노드 N11사이에 연결된다. 노드 N11은 스트링 선택 라인과 워드라인 및 접지선택 라인을 위한 전달 트랜지스터들 SM0, WM0~WMn 및 GM0의 게이트들에 공통으로 접속된다. 전달 트랜지스터들 SM0, WM0~WMn 및 GM0은 각각 스트링 선택 라인 구동신호 SSLD, 워드라인 구동신호들 WLEN[0:n] 및 접지선택라인 구동신호 GSLD와 스트링 선택 라인 SSL, 워드라인 WL0~WLn 및 접지 선택 라인 GSL사이에 각각 연결된다. 노드 N11과 접지전압사이에는 게이트가 방전신호 DCH에 접속된 엔모오스 트랜지스터 M2가 연결된다. 방전신호 DCH는 또한 스트링 접지 전압 SSLG와 스트링 선택 라인 SSL사이에 연결된엔모오스 트랜지스터 M3의 게이트에 접속된다.4 shows one embodiment of the internal configuration of the wordline driver (eg, WDa) shown in FIG. 2 or FIG. Enmos transistor M1, gated at high voltage input terminal HVIN, is coupled between wordline driver activation signal EN0 and node N11. Node N11 is commonly connected to the gates of transfer transistors SM0, WM0 to WMn and GM0 for the string select line and the word line and ground select line. The transfer transistors SM0, WM0 to WMn and GM0 are the string select line drive signal SSLD, the word line drive signals WLEN [0: n], and the ground select line drive signal GSLD, the string select line SSL, the word lines WL0 to WLn, and ground, respectively. Connected between select lines GSL. An NMOS transistor M2 having a gate connected to the discharge signal DCH is connected between the node N11 and the ground voltage. The discharge signal DCH is also connected to the gate of the NMOS transistor M3 connected between the string ground voltage SSLG and the string select line SSL.

제5도는 제2도 또는 제3도에 보인 워드라인 드라이버(예컨대, WDa)의 다른 실시예를 보여 준다. 제5도를 참조하면, 노드 N11을 통하여 공급되는 고전압이 과도하게 높아지는 것을 방지하기 위하여, 고전압 입력 터미널 HVIN과 노드 N11사이에 연결된 엔모오스 트랜지스터 M4가 클램프용으로서 별도로 제공되어 있다. 엔모오스 트랜지스터 M4의 게이트와 드레인은 노드 N11에 공통으로 연결되고, 소오스는 고전압 입력단 HVIN에 연결된다.5 shows another embodiment of the wordline driver (eg, WDa) shown in FIG. 2 or FIG. Referring to FIG. 5, in order to prevent the high voltage supplied through the node N11 from being excessively high, the enMOS transistor M4 connected between the high voltage input terminal HVIN and the node N11 is separately provided for the clamp. The gate and the drain of the NMOS transistor M4 are commonly connected to the node N11, and the source is connected to the high voltage input terminal HVIN.

제6도는 제2도 또는 제3도에 보인 고전압 제어 회로 HVC의 내부 구성을 보여 준다. 발생회로 7로부터 공급되는 펌핑클럭 φP는 캐패시터 C0를 통하여 엔모오스 트랜지스터 M12의 게이트 및 드레인으로 인가된다. 엔모오스 트랜지스터 M12의 게이트는 엔모오스 트랜지스터 M13을 통하여 펌핑전압 VPP에 연결된다. 엔모오스 트랜지스터 M12의 소오스는 노드 N13에 연결된다. 펌핑클럭 φP는 또한 인버터 INV1을 통하여 그 위상이 반전된 다음 캐패시터 C1을 통하여 노드 N13으로 인가된다. 노드 N13에는, 게이트가 전원전압에 접속된 엔모오스 트랜지스터 M11을 통하여 어드레스 신호 ADD가 인가되며, 엔모오스 트랜지스터 M13의 게이트가 접속된다. 또한, 노드 N13에는, 펌핑전압 VPP와 고전압 HV사이에 연결된 엔모오스 트랜지스터 M14의 게이트가 접속된다. 어드레스 신호 ADD는 또한 인버터 INV2를 통하여 엔모오스 트랜지스터 M15의 게이트로 인가된다. 엔모오스 트랜지스터 M15는 고전압 HV와 접지전압사이에 연결된다. 인버터 INV2의 출력은 방전신호 DCH로 발생된다.FIG. 6 shows the internal configuration of the high voltage control circuit HVC shown in FIG. 2 or FIG. The pumping clock φ P supplied from the generation circuit 7 is applied to the gate and the drain of the enMOS transistor M12 through the capacitor C0. The gate of the NMOS transistor M12 is connected to the pumping voltage VPP through the NMOS transistor M13. The source of the NMOS transistor M12 is connected to the node N13. Pumping clock φ P is also inverted in phase via inverter INV1 and then applied to node N13 via capacitor C1. The node N13 is supplied with an address signal ADD via an NMOS transistor M11 whose gate is connected to a power supply voltage, and a gate of the NMOS transistor M13 is connected. Further, a gate of the NMOS transistor M14 connected between the pumping voltage VPP and the high voltage HV is connected to the node N13. The address signal ADD is also applied to the gate of the NMOS transistor M15 through the inverter INV2. EnMOS transistor M15 is connected between high voltage HV and ground voltage. The output of the inverter INV2 is generated by the discharge signal DCH.

이하, 제7도의 타이밍도를 참조하여, 본 발명에 따른 워드라인 디코딩 동작을 설명한다. 아래의 설명에서는 제2도 또는 제3도에 보인 4개의 워드라인 드라이버들 WDa~WDd 중에서 WDa가 선택되고 그에 해당하는 메모리 셀 어레이 MCUa에서 프로그램 동작이 진행되는 것으로 가정한다. 본 발명이 고집적화에 유리한 워드라인 디코딩 회로 영역의 구성에 관한 것이므로, 선택된 메모리 셀 어레이 MCUa의 내부에서 선택된 메모리셀에 대한 프로그램 동작과 비선택된 메모리 셀들에 대한 프로그램 방지 동작에 관한 구체적인 설명은 생략될 것이다. 그러나 그러한 동작들(프로그램 및 프로그램 방지 동작)은 본 발명의 출원인이 선출원한 명세서(예컨대, 특허출원 번호 2000-55795)에 상세하게 기재되어 있다.Hereinafter, the word line decoding operation according to the present invention will be described with reference to the timing diagram of FIG. In the following description, it is assumed that WDa is selected from the four word line drivers WDa to WDd shown in FIG. 2 or FIG. 3 and the program operation is performed in the corresponding memory cell array MCUa. Since the present invention relates to the configuration of the word line decoding circuit region, which is advantageous for high integration, a detailed description of the program operation for the selected memory cell and the program protection operation for the unselected memory cells in the selected memory cell array MCUa will be omitted. . However, such operations (program and program protection operations) are described in detail in the specification filed earlier by the applicant of the present invention (eg, patent application number 2000-55795).

제7도를 참조하면, 시각 t0이전에 방전신호 DCH는 하이 레벨로 설정되어 엔모오스 트랜지스터 M2를 턴온시킴에 따라 노드 N11은 접지 전압을 유지한다. 또한, DCH에 게이트가 접속된 엔모오스 트랜지스터 M3은 스트링 선택 라인 SSL의 전위를 스트링 접지 전압 SSLG로 방전시킨다. 시각 t0에서 VPP가 활성화되고 어드레스 신호 ADD가 하이 레벨(VCC)로 활성화 되면, 제6도의 고전압 제어 회로 HVC에서는 엔모오스 트랜지스터 M14를 통하여 고전압 HV가 VPP의 레벨로 발생된다. 이 때, 방전신호 DCH는 하이 레벨의 ADD에 의해 로우 레벨로 비활성화된다(즉, HV와는 반대의 논리 상태를 가진다). M14를 통하여 VPP가 고전압 HV로 출력되는 동안 노드 N13은 잘 알려진 챠아지 펌핑(charge pumping) 동작을 통하여 M13의 게이트 전압을 충분히 끌어 올려 VPP가 전압 손실 없이 HV로 발생되도록 한다. 펌핑클럭 ΦP는 오실레이터로부터 공급되는 일정한 주기를 가지는 펄스신호이다. 고전압 HV가 VPP의 레벨로 상승하는 것과 동시에 워드라인 드라이버 활성화 신호 EN0가 제2프리디코더 15로부터 VPP의 레벨로 공급된다. 제2프리디코더 15에도 VPP가 공급되므로, 고전압 제어 회로 HVC에서와 같은 과정을 통하여 EN0가 발생된다. 선택되지 않는 신호들 EN1~EN3은 로우레벨(또는 접지전압 레벨)로 발생된다. HVIN과 EN0가 VPP의 레벨로 활성화되어 가는 것과 함께, 노드 N11의 전압도 M1을 통하여 VPP의 레벨로 상승한다. 이 동안, 워드라인 구동신호 WLEN(WLEN0~WLENn 중에서 선택된 하나로 간주함)은 여전히 로우레벨로 비활성화 되어 있다.Referring to FIG. 7, the node N11 maintains the ground voltage as the discharge signal DCH is set to a high level before the time t0 to turn on the NMOS transistor M2. In addition, the NMOS transistor M3 having a gate connected to the DCH discharges the potential of the string select line SSL to the string ground voltage SSLG. When VPP is activated at time t0 and the address signal ADD is activated at the high level VCC, the high voltage control circuit HVC of FIG. 6 generates a high voltage HV at the level of VPP through the NMOS transistor M14. At this time, the discharge signal DCH is deactivated to a low level by the high level ADD (that is, has a logic state opposite to that of the HV). While VPP is output to high voltage HV through M14, node N13 draws the gate voltage of M13 sufficiently through a well-known charge pumping operation so that VPP is generated as HV without voltage loss. The pumping clock Φ P is a pulse signal having a constant period supplied from the oscillator. At the same time as the high voltage HV rises to the level of VPP, the wordline driver activation signal EN0 is supplied from the second predecoder 15 to the level of VPP. Since VPP is also supplied to the second predecoder 15, EN0 is generated through the same process as in the high voltage control circuit HVC. Unselected signals EN1 to EN3 are generated at a low level (or ground voltage level). As HVIN and EN0 are activated to the level of VPP, the voltage of node N11 also rises to the level of VPP through M1. During this time, the word line driving signal WLEN (regarded as one selected from WLEN0 to WLENn) is still inactivated to a low level.

그 후, 즉 노드 N11이 VPP의 레벨로 충분히 충전된 다음에는, 시각 t1에서 선택된 워드라인 구동신호 WLEN이 제1프리디코더 13으로부터 VPP의 레벨로 공급된다. 제1프리디코더 13에서도 전술한 고전압 제어 회로 HVC와 유사한 과정을 거쳐 WLEN이 VPP의 레벨로 발생된다. 또한, 선택되지 않은 다른 워드라인 구동 신호들은 프로그램 패스 전압으로 발생되거나, 프로그램 방지를 위하여 접지전압의 레벨(또는 0V)로 발생될 것이다. 이미, 노드 N11, 즉 전달 트랜지스터들 SM0, WM0~WMn 및 GM0의 게이트들이 VPP로 VPP의 레벨로 충전되어 있는 상태이므로, VPP 레벨의 워드라인 구동신호 WLEM(예컨대, WLEN0)이 전달 트랜지스터(예컨대, WM0)의 드레인에 인가되면, 전달 트랜지스터의 게이트와 드레인사이에 존재하는 캐패시턴스의 커플링(couling) 현상에 의해 노드 N11의 전압이 VPP보다 더 높은 VPP+ΔV로 상승하게 된다. 이와 같은 노드 N11의 자가 승압(self-boosting)은 프로그램을 위하여 인가되는 VPP 레벨의 워드라인 구동 신호가 전달 트랜지스터의 드레쉬홀드 전압으로 인한 전압 강하 없이 선택된 워드라인으로 전달되도록 한다.Then, that is, after the node N11 is sufficiently charged to the level of VPP, the word line drive signal WLEN selected at time t1 is supplied from the first predecoder 13 to the level of VPP. In the first predecoder 13, WLEN is generated at a level of VPP through a similar process to the high voltage control circuit HVC described above. In addition, other word line driving signals that are not selected may be generated at the program pass voltage, or may be generated at the level (or 0V) of the ground voltage for program prevention. Since the gates of the node N11, that is, the gates of the transfer transistors SM0, WM0 to WMn, and GM0 are charged to VPP at the level of VPP, the word line driving signal WLEM (e.g., WLEN0) at the VPP level is transferred to the transfer transistor (e.g., When applied to the drain of WM0), the voltage of the node N11 rises to VPP + ΔV higher than VPP due to the coupling phenomenon of capacitance existing between the gate and the drain of the transfer transistor. This self-boosting of the node N11 allows the word line driving signal of the VPP level applied for the program to be transferred to the selected word line without the voltage drop caused by the threshold voltage of the transfer transistor.

전술한 본 발명의 실시예들에서는, 4개의 워드라인 드라이버 당 하나의 고전압 제어 회로를 배치하였으나, 고전압 공급 용량 및 회로 배치상의 효율성에 따라 고전압 제어회로 대 워드라인 드라이버간의 배치 비율을 달리 할 수 있을 것이다.In the above-described embodiments of the present invention, one high voltage control circuit is disposed per four word line drivers, but the arrangement ratio between the high voltage control circuit and the word line driver may vary depending on the high voltage supply capacity and the efficiency of the circuit arrangement. will be.

상술한 바와 같이, 본 발명은 보다 작은 수의 고전압 제어 회로로써 복수개의 워드라인 드라이버들로 워드라인들을 구동함으로써, 고전압 제어 회로(또는 고전압 전달 장치)가 차지하는 면적을 줄여 고집적화에 유리한 디코딩 회로 영역을 제공한다. 또한 종래의 구조에 비하여 동일한 워드라인 드라이버들의 수에 비해 보다 작은 수의 고전압 제어 회로를 사용하기 때문에, 전력소모를 줄이는 이점이 있다.As described above, the present invention reduces the area occupied by the high voltage control circuit (or the high voltage transmission device) by driving the word lines with a plurality of word line drivers with a smaller number of high voltage control circuits, thereby reducing the decoding circuit area. to provide. In addition, since the use of a smaller number of high voltage control circuits compared to the same number of word line drivers compared to the conventional structure, there is an advantage of reducing power consumption.

Claims (6)

플래쉬 메모리 장치에 있어서:In a flash memory device: 스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;A plurality of unit memory cell arrays having a string select line, a ground select line, and a plurality of word lines; 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과;A plurality of word line drivers disposed corresponding to each of the unit memory cell arrays and having transfer transistors for supplying driving signals corresponding to the lines belonging to the unit memory cell array; 상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비함을 특징으로 하는 낸드형 플래쉬 메모리 장치.And at least one high voltage control circuit for transmitting a high voltage to the gates of the transfer transistors of some of the word line drivers. 플래쉬 메모리 장치에 있어서:In a flash memory device: 스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;A plurality of unit memory cell arrays having a string select line, a ground select line, and a plurality of word lines; 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들의 게이트에 공통으로 연결된 노드가 구비된 다수개의 워드라인 드라이버들과;A plurality of wordline drivers disposed corresponding to each of the unit memory cell arrays and having a node commonly connected to a gate of transfer transistors for supplying driving signals corresponding to the lines belonging to the unit memory cell array and; 상기 노드를 제1전압레벨로 만든 다음 상기 노드를 제2전압레벨로 충전하며,상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들에 대응하여 배치된 하나의 고전압 제어회로를 적어도 구비함을 특징으로 하는 낸드형 플래쉬 메모리 장치.Making the node to a first voltage level and then charging the node to a second voltage level, wherein the node comprises at least one high voltage control circuit disposed corresponding to some of the word line drivers. NAND flash memory device characterized in that. 제 2 항에 있어서,The method of claim 2, 상기 노드가 제2전압레벨로 충전 된 후에 소정시간이 경과한 다음 상기 전달트랜지스터의 드레인으로 고전압을 공급하는 회로가 더 구비됨을 특징으로 하는 플래쉬 메모리 장치.And a circuit for supplying a high voltage to the drain of the transfer transistor after a predetermined time elapses after the node is charged to the second voltage level. 플래쉬 메모리 장치에 있어서:In a flash memory device: 스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;A plurality of unit memory cell arrays having a string select line, a ground select line, and a plurality of word lines; 펌핑전압을 발생하는 펌핑전압 발생회로와;A pumping voltage generating circuit for generating a pumping voltage; 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들의 게이트에 공통으로 연결된 노드가 구비된 다수개의 워드라인 드라이버들과;A plurality of wordline drivers disposed corresponding to each of the unit memory cell arrays and having a node commonly connected to a gate of transfer transistors for supplying driving signals corresponding to the lines belonging to the unit memory cell array and; 상기 워드라인 드라이버 그룹 중 하나의 워드라인 드라이버를 선택하는 활성화 신호를 발생하는 회로와;Circuitry for generating an activation signal for selecting one wordline driver from said wordline driver group; 상기 워드라인 드라이버 그룹 중 선택된 워드라인 드라이버들의 상기 워드라인들을 구동시키는 신호들을 발생하는 회로와;Circuitry for generating signals for driving the wordlines of selected wordline drivers of the wordline driver group; 상기 노드와 상기 펌핑전압 발생회로의 출력단사이에 연결된 클램프 소자와;A clamp element connected between said node and an output end of said pumping voltage generating circuit; 상기 노드를 제1전압레벨로 만든 다음 상기 노드를 제2전압레벨로 충전하며, 상기 다수개의 워드라인 드라이버들 중에서 복수개의 워드라인 드라이버들을 포함하는 워드라인 드라이버 그룹에 대응하여 배치된 하나의 고전압 제어회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.One high voltage control arranged in correspondence with a word line driver group including a plurality of word line drivers among the plurality of word line drivers after charging the node to a second voltage level A flash memory device comprising a circuit. 제 4 항에 있어서,The method of claim 4, wherein 상기 펌핑전압 발생회로와 상기 노드 사이에 적어도 하나의 클램프용 트랜지스터가 연결됨을 특징으로 하는 플래쉬 메모리 장치.At least one clamp transistor is connected between the pumping voltage generating circuit and the node. 복수개의 단위 메모리 셀 어레이들을 가지는 플래쉬 메모리 장치에 있어서:In a flash memory device having a plurality of unit memory cell arrays: 제1전압과, 상기 제1전압과는 상보적인 논리를 가지는 제2전압을 발생하는 고전압 제어 회로와;A high voltage control circuit for generating a first voltage and a second voltage having a logic complementary to the first voltage; 상기 제2전압에 응답하여 소정의 노드를 제1레벨로 만드는 제1트랜지스터와,상기 제1전압에 응답하여 상기 노드를 제2레벨로 충전하는 제2트랜지스터와, 상기 노드의 전압에 응답하여 상기 메모리 셀 어레이의 워드라인들을 구동하는 신호들을 전달하는 복수개의 전달 트랜지스터들을 가지는 복수개의 워드라인 드라이버들을 구비함을 특징으로 하는 플레쉬 메모리 장치.A first transistor for bringing a node to a first level in response to the second voltage; a second transistor for charging the node to a second level in response to the first voltage; and in response to a voltage of the node A flash memory device comprising a plurality of word line drivers having a plurality of transfer transistors for transmitting signals for driving word lines of a memory cell array.