KR100407580B1

KR100407580B1 - Decoding circuit of nand-type flash memory device

Info

Publication number: KR100407580B1
Application number: KR10-2000-0055795A
Authority: KR
Inventors: 박정훈; 권석천; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2000-09-22
Filing date: 2000-09-22
Publication date: 2003-12-01
Also published as: KR20020023501A

Abstract

본 발명의 낸드형 플래쉬 메모리 장치는, 다수개의 메모리 스트링들을 각각 가지는 다수개의 단위 메모리 셀 어레이들로 분할된 메모리 셀 어레이와, 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치된 다수개의 워드라인 디코더들과, 상기 워드라인 디코더들에 의해 독립적으로 선택되는 다수개의 소오스 라인들을 가진다. 소오스 라인들이 상기 단위 메모리 셀 어레이에 대응하여 독립적으로 배치되고 상기 워드라인 디코더에 의해 독립적으로 구동되므로, 낮은 전원전압을 채용하는 낸드형 플래쉬 메모리 장치에서 소오스 라인의 구동 부하를 줄일 수 있다.The NAND type flash memory device of the present invention includes a memory cell array divided into a plurality of unit memory cell arrays each having a plurality of memory strings, and a plurality of word line decoders disposed corresponding to each of the unit memory cell arrays. And a plurality of source lines independently selected by the wordline decoders. Since the source lines are independently arranged in correspondence with the unit memory cell array and are independently driven by the word line decoder, the driving load of the source line may be reduced in a NAND type flash memory device employing a low power supply voltage.

Description

낸드형 플래쉬 메모리 장치의 디코딩 회로{DECODING CIRCUIT OF NAND-TYPE FLASH MEMORY DEVICE}Decoding circuit of NAND flash memory device {DECODING CIRCUIT OF NAND-TYPE FLASH MEMORY DEVICE}

본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 특히 낸드(NAND)형 플래쉬 메모리 장치에서 소오스 라인을 선택하고 구동시키는 장치에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to an apparatus for selecting and driving a source line in a NAND flash memory device.

비휘발성 반도체 메모리 장치의 종류의 하나인 낸드형(NAND-type)의 플래쉬(flash) 메모리 장치는 다이나믹 램에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증대되고 있다. 낸드형 플래쉬 메모리 장치는, 기본적으로, 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트라인과 소오스 라인사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수개로 배열되어 메모리 셀 어레이가 구성된다. 메모리 스트링에 걸쳐서 하나의 워드라인에 연결된 메모리 셀들은 페이지(page)단위 또는 바이트(byte)단위를 형성한다.NAND-type flash memory devices, which are one of the types of nonvolatile semiconductor memory devices, are increasingly used and utilized due to their advantages of density and memory capacity equivalent to those of dynamic RAM. A NAND flash memory device basically has a structure in which a memory string in which a plurality of memory cells are connected in series is connected in series between a bit line and a source line, and such memory strings are arranged in plural to form a memory cell array. It is composed. Memory cells connected to one word line over the memory string form a page unit or a byte unit.

낸드형 플래쉬 메모리 장치에서 지정된 메모리셀에 데이타를 저장시키는 프로그램 동작을 함에 있어서는, 선택된 워드라인에 고레벨의 프로그램전압(15~20V)을 인가하며, 동일한 페이지내에서 프로그램되지 않아야 할 메모리셀들을 보호하기 위하여 선택되지 않은 메모리셀에 연결된 비트라인에 전원전압(또는 그 이상의 전압)을 인가하여 프로그램 방지가 되도록 한다. 이러한 프로그램 방지 기술은, 궁극적으로 프로그램되지 않아야 할 메모리 셀의 채널 전압을 상승시킴으로써, 워드라인을 통하여 인가되는 고레벨의 프로그램 전압에 대하여 전자의 터널링이 억제되도록 하는 효과를 이용한 것이다. 그러나, 전원전압이 점차 낮아짐에 따라(예컨대, 3V 이하), 비트라인을 통하여 인가되는 프로그램 방지 전압이 선택트랜지스터 등에 의한 전압강하로 인하여, 프로그램방지될 메모리 셀에서 자가 승압(self-boosting)에 의해 소망하는 채널전압을 형성하지 못하는 문제가 발생된다.In a program operation for storing data in a specified memory cell in a NAND flash memory device, a high level program voltage (15-20V) is applied to a selected word line, and the memory cells that should not be programmed in the same page are protected. In order to prevent the program, a power supply voltage (or a higher voltage) is applied to a bit line connected to an unselected memory cell. This program protection technique takes advantage of the effect that the tunneling of the electrons is suppressed with respect to the high level program voltage applied through the word line by raising the channel voltage of the memory cell that should not be programmed ultimately. However, as the power supply voltage is gradually lowered (e.g., 3V or less), the program protection voltage applied through the bit line is caused by self-boosting in the memory cell to be prevented due to the voltage drop caused by the selection transistor or the like. There is a problem of failing to form a desired channel voltage.

저전원전압의 환경하에서 발생되는 전술한 문제점을 개선하기 위하여, 프로그램 동작에서, 비선택된 메모리 스트링에 대한 프로그램 방지(program inhibition) 효율을상승시키기 위하여 소오스 라인을 전원전압 또는 그 이상의 전압으로 충전시키는(1998 Symposium on VLSI Circuits Digest of Technical Papers, 234~235쪽을 보라) 방식이 제안된 바 있다. 메모리 스트링들에 공통으로 연결된 소오스 라인(이하 "공통 소오스 라인")은, 읽기 동작에서는 접지전압으로 충전되고, 소거 동작에서는 소거전압에 의한 스트레스를 감쇄시키기 위하여 부유(floating) 상태(전압 인가가 없음)로 유지된다. 공통 소오스 라인에 프로그램 방지를 위하여 전원전압 또는 그 이상의 전압을 인가시키는 것은. 낮은 전원전압으로부터의 전압강하로 인한 손실을 보상시키기 위함이다.In order to remedy the above-mentioned problems occurring under the environment of low power supply voltage, in a program operation, the source line is charged to a power supply voltage or higher in order to increase the program inhibition efficiency for an unselected memory string ( 1998 Symposium on VLSI Circuits Digest of Technical Papers, pp. 234-235). A source line commonly connected to the memory strings (hereinafter referred to as a "common source line") is charged to the ground voltage in a read operation, and in a floating state (no voltage applied) in order to reduce stress caused by the erase voltage in an erase operation. Is maintained. Applying a supply voltage or higher to the common source line for program protection. This is to compensate for the loss due to the voltage drop from the low supply voltage.

그러나, 알려진 바에 의하면, 그러한 공통 소오스 라인은, 제1도에 보인 바와 같이, 전 메모리 셀 어레이에 걸쳐 모든 메모리 스트링들에 공통으로 연결되어 있다(예컨대, 일본 특허공개공보 특개평 11-31392, 또는 미합중국 등록특허 6,058,044을 보라). 전술한 종래의 방식으로 구성된 공통 소오스 라인을 가지는 플래쉬 메모리 장치의 일부를 예시적으로 보여 주는 제1도를 참조하면, 공통 소오스 라인 CSL은 하나의 드라이버 CD로부터 인가되는 소오스 라인 전압 VCSL을 단위 메모리 셀 어레이(memory cell array unit)들 MCU에 일괄적으로 전송하도록 전 메모리 셀 어레이에 걸쳐 분포되어 있다. 각 단위 메모리 셀 어레이 MCU에 할당된 워드라인 디코더들 WD의 각각은, 프로그램 전압을 생성하기 위하여 워드라인 디코더내의 고전압 발생 회로(또는 차아지 펌프)를 활성시키는 신호 EN, 차아지 펌핑용 클럭 CLK, 워드라인 구동 신호 Si, 고전압원 HV, 스트링 선택 라인에 인가되는 전압 VSSL 및 접지 선택 라인에 인가되는 전압 VGSL을 입력으로 한다. 그리하여, 각 워드라인 디코더 WD의 출력들은, 각 단위 메모리 셀 어레이에 배열된 2개의 메모리 스트링으로 분할된 32개의 워드라인들(각각 16개의 메모리셀들로 구성된 2개의 메모리 스트링이 상하로 배치되어 행방향으로 반복 배열된 경우임)과, 각 메모리 스트링을 선택하는 2개의 스트링 선택라인과, 공통으로 된 하나의 접지 선택 라인에 각각 연결된다.However, as is known, such a common source line is commonly connected to all memory strings across the entire memory cell array, as shown in FIG. 1 (eg, Japanese Patent Laid-Open No. 11-31392, or See US Pat. No. 6,058,044). Referring to FIG. 1, which illustrates a portion of a flash memory device having a common source line configured in the conventional manner described above, the common source line CSL is a unit memory cell based on a source line voltage VCSL applied from one driver CD. Memory cell array units are distributed across the entire memory cell array to be sent collectively to the MCU. Each of the wordline decoders WD assigned to each unit memory cell array MCU includes a signal EN that activates a high voltage generating circuit (or charge pump) in the wordline decoder to generate a program voltage, a charge pumping clock CLK, The word line driving signal Si, the high voltage source HV, the voltage VSSL applied to the string select line, and the voltage VGSL applied to the ground select line are input. Thus, the outputs of each wordline decoder WD are divided into 32 wordlines divided into two memory strings arranged in each unit memory cell array (two memory strings each consisting of 16 memory cells arranged up and down). Direction), two string selection lines for selecting each memory string, and one ground selection line in common.

실제적인 프로그램 동작에 있어서는, 단위 메모리 셀 어레이 MCU에 속하는 일부의 메모리 스트링들만이 선택된다. 즉, 어드레스 디코딩 정보를 가진 신호 EN과 스트링 선택 라인 SSL의 선택적 활성화에 의하여, 적어도 하나의 단위 메모리 셀 어레이내에서 일부의 메모리 스트링들만이 활성화된다. 또한, 선택된 메모리 스트링 내에서 워드라인의 선택에 의하여 하나의 메모리 셀이 선택되어 프로그램된다. 프로그램이 진행되는 동안 소오스 라인 전압 VCSL은 선택된 메모리 스트링이든 아니든 상관없이 공통 소오스 라인 CSL을 통하여 모든 메모리 스트링의 접지 선택 트랜지스터의 소오스로 인가된다. 결국, 전체 메모리 셀 어레이에서 일부의 메모리 스트링들만이 선택됨에도 불구하고 전 메모리 셀 어레이에 분포된 공통 소오스 라인이 일괄적으로 구동되기 때문에, 소오스 라인상에 존재하는 저항 및 용량 성분(이하 "RC성분")에 의해 부하가 매우 커지게 된다.In actual program operation, only some memory strings belonging to the unit memory cell array MCU are selected. That is, by selective activation of the signal EN with the address decoding information and the string select line SSL, only some memory strings are activated in the at least one unit memory cell array. In addition, one memory cell is selected and programmed by selecting a word line in the selected memory string. During the program, the source line voltage VCSL is applied to the source of the ground select transistors of all memory strings through the common source line CSL, whether or not the selected memory string is selected. After all, even though only some memory strings are selected in the entire memory cell array, since the common source lines distributed in all the memory cell arrays are collectively driven, the resistance and capacitance components present on the source lines (hereinafter, referred to as "RC components"). ") Makes the load very large.

특히, 프로그램 방지를 위하여 비트라인측에만 전원전압을 인가하던 기존의 방식과는 달리, 공통 소오스 라인에도 전원전압 또는 그 이상의 전압을 인가하여야 하기 때문에, RC 성분에 의한 부하의 증가 또는 전달 지연은 전체적인 프로그램 시간의 증가를 초래한다. 그러한 RC성분에 의한 부하 및 지연을 보상하기 위하여, 대용량의 드라이버 회로(예를 들면, 차아지 펌프 회로를 가진 CSL 드라이버)를 채용하거나 전압 증폭 등의 수단을 이용하는 것도 고려할 수 있으나, 이는 회로 면적의 증가를 불가피하게 만들기 때문에 고집적 및 저전원전압의 낸드형 플래쉬 메모리 장치에 응용하기는 바람직하지 못하다.In particular, unlike the conventional method in which the power supply voltage is applied only to the bit line side to prevent the program, the power supply voltage or a higher voltage must be applied to the common source line. This results in an increase in program time. In order to compensate for the load and delay caused by such RC components, it is also conceivable to employ a large-capacity driver circuit (for example, a CSL driver with a charge pump circuit) or use a means such as voltage amplification. Application to high density and low power supply NAND flash memory devices is undesirable because of the inevitable increase.

따라서, 본 발명은 전술한 문제점들을 개선하기 위한 것으로서, 보다 효율적인 방법으로 프로그램 방지를 수행할 수 있는 낸드형 플래쉬 메모리 장치를 제공함을 목적으로 한다.Accordingly, an object of the present invention is to provide a NAND flash memory device capable of performing program prevention in a more efficient manner, to solve the above problems.

본 발명의 다른 목적은 낮은 전원전압을 채용하는 낸드형 플래쉬 메모리 장치에서 신뢰성 있는 프로그램 방지 기능을 수행하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for performing a reliable program protection function in a NAND flash memory device employing a low power supply voltage.

본 발명의 또 다른 목적은 소오스 라인을 가지는 낸드형 플래쉬 메모리 장치에서 소오스 라인의 구동 부하를 줄일 수 있는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus capable of reducing a driving load of a source line in a NAND flash memory device having a source line.

상술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 플래쉬 메모리장치는, 다수개의 메모리 스트링들을 각각 가지는 다수개의 단위 메모리 셀 어레이들로 분할된 메모리 셀 어레이와, 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치된 다수개의 디코더들과, 상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치된 다수개의 소오스 라인들을 가진다. 상기 디코더들의 각각은 상기 단위 메모리 셀 어레이에 배열된 메모리 스트링들을 선택한다. 상기 소오스 라인들의 각각은 상기 디코더들이 상기 단위 메모리 셀 어레이내의 메모리 스트링을 선택할 때 상기 디코더에 의해 독립적으로 선택된다.In order to achieve the above object of the present invention, a flash memory device according to the present invention comprises a memory cell array divided into a plurality of unit memory cell arrays each having a plurality of memory strings, and each of the unit memory cell arrays. And a plurality of decoders arranged correspondingly, and a plurality of source lines arranged corresponding to each of the unit memory cell arrays. Each of the decoders selects memory strings arranged in the unit memory cell array. Each of the source lines is independently selected by the decoder when the decoders select a memory string in the unit memory cell array.

본 발명에 의하면, 낸드형 플래쉬 메모리 장치에서 프로그램 동작이 진행되는 동안, 프로그램 방지를 위하여 소오스 라인에 전원전압 또는 그 이상의 전압을 인가함에 있어서 각 단위 메모리 셀 어레이별로 독립적으로 배치된 소오스 라인을 선택적으로 구동시키기 때문에 소오스 라인으로의 전압 전송 부하를 줄일 수 있다.According to the present invention, during a program operation in a NAND flash memory device, a source line that is independently arranged for each unit memory cell array is selectively selected to apply a power supply voltage or a higher voltage to a source line to prevent a program. Drives reduce the voltage transfer load to the source line.

제1도는 종래의 소오스 라인의 구성을 보여주는 회로도.1 is a circuit diagram showing the configuration of a conventional source line.

제2도는 본 발명에 따른 디코딩 회로와 그 주변과의 연결관계를 보여주는 회로도.2 is a circuit diagram showing a connection between a decoding circuit according to the present invention and its surroundings.

제3도는 본 발명의 제1실시예에 따른 디코딩 회로의 구성을 보여주는 회로도.3 is a circuit diagram showing a configuration of a decoding circuit according to the first embodiment of the present invention.

제4도는 본 발명의 제2실시예에 따른 디코딩 회로의 구성을 보여주는 회로도.4 is a circuit diagram showing a configuration of a decoding circuit according to a second embodiment of the present invention.

제5도는 제3도 또는 제4도의 디코딩회로에서 사용된 고전압 제어 회로의 구성을 보여주는 회로도.5 is a circuit diagram showing the configuration of a high voltage control circuit used in the decoding circuit of FIG.

제6도는 본 발명에 따른 디코딩 회로의 동작을 보여주는 타이밍도.6 is a timing diagram showing the operation of a decoding circuit according to the invention.

< 도면의 주요 부호들의 명칭><Names of Main Symbols in Drawing>

WLD : 워드라인 디코더 MCU : 메모리 셀 어레이WLD: Wordline Decoder MCU: Memory Cell Array

HVC : 고전압 제어 회로 VCSLp : 소오스라인 게이팅 전압HVC: High Voltage Control Circuit VCSLp: Sourceline Gating Voltage

VCSL : 소오스라인 전압VCSL: source line voltage

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 하기의 설명에서 실질적으로 동일한 구성 요소로서, 반복적으로 배열되는 것들에 대하여는 동일한 참조 부호를 사용하여 설명할 것이다. 또한, 설명중에 "고전압"이라 함은 본 발명이 적용되는 낸드형 플래쉬 메모리 장치에서 사용되는 전원전압(Vcc)보다 높은 전압을 의미한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, those that are arranged substantially as the same components will be described using the same reference numerals. In addition, "high voltage" in the description means a voltage higher than the power supply voltage (Vcc) used in the NAND flash memory device to which the present invention is applied.

제2도는 본 발명에 따라 소오스 라인이 워드라인 디코더 및 메모리 셀 어레이와 관련하여 배치된 형태를 보여 준다. 제2도를 참조하면, 메모리 셀 어레이는 다수개의 단위 메모리 셀 어레이들 MCU0~MCUj로 분할되어 있으며, 단위 메모리 셀어레이들 MCU0~MCUj에 대응하여 워드라인 디코더들 WLD0~WLDj가 배치된다. 각 단위 메모리 셀 어레이는 n개의 비트라인들 BL0~BLn-1에 2개씩 연결된 2n개의 메모리 스트링들 CS로 구성된다. 메모리 스트링들 CS는 소오스 라인 CSL0에 공통으로 연결되어 있으며, CSL0을 중심으로 상부 어레이(예컨대, MCU0에서 MCU0t) 및 하부 어레이(예컨대, MCU0에서 MCUb)로 구분된다. 여기서, 제2도에서는 첫번째 단위 메모리 셀 어레이 MCU0에 배치된 소오스 라인 CSL0만을 도시하였으나, 단위 메모리 셀 어레이들 MCU0~MCUj에 각각에 대하여 소오스 라인이 별도로 구성되어 있음을 이해하여야 한다(즉, 단위 메모리 셀 어레이들 MCU0~MCUj에 대하여 소오스 라인들 CSL0~CSLj가 대응됨).2 shows a source line arranged in association with a word line decoder and a memory cell array in accordance with the present invention. Referring to FIG. 2, the memory cell array is divided into a plurality of unit memory cell arrays MCU0 to MCUj, and word line decoders WLD0 to WLDj are disposed corresponding to the unit memory cell arrays MCU0 to MCUj. Each unit memory cell array is composed of 2n memory strings CS connected two to n bit lines BL0 to BLn-1. The memory strings CS are commonly connected to the source line CSL0 and are divided into an upper array (eg, MCU0 to MCU0t) and a lower array (eg, MCU0 to MCUb) around the CSL0. Here, in FIG. 2, only the source line CSL0 disposed in the first unit memory cell array MCU0 is illustrated, but it should be understood that the source line is separately configured for each of the unit memory cell arrays MCU0 to MCUj (that is, the unit memory). Source lines CSL0 to CSLj correspond to the cell arrays MCU0 to MCUj).

상부 어레이 MCU0t에 속하는 메모리 스트링의 메모리 셀들 M0~M15의 게이트들은 워드라인들 WL0~WL15에 각각 접속된다. 또한, 하부 어레이 MCU0b에 속하는 메모리 스트링의 메모리 셀들의 게이트들은 워드라인들 WL16~WL31에 각각 접속된다. 상부 어레이 MCU0t에서 메모리 스트링들을 각각 비트라인들에 연결하는 스트링 선택 트랜지스터들의 게이트들은 스트링 선택 라인 SSL0에 접속되며, 하부 어레이 MCU0b에서 메모리 스트링들을 각각 비트라인들에 연결하는 스트링 선택 트랜지스터들의 게이트들은 스트링 선택 라인 SSL1에 접속된다. 상부 어레이 MCU0t에서 메모리 스트링들을 소오스 라인 CSL0에 연결하는 접지 선택 트랜지스터들 GST의 게이트들은 접지 선택 라인 GSL0에 접속되며, 하부 어레이 MCU0b에서 메모리 스트링들을 소오스 라인 CSL0에 연결하는 접지 선택 트랜지스터들의 게이트들은 접지 선택 라인 GSL1에 접속된다.Gates of the memory cells M0 to M15 of the memory string belonging to the upper array MCU0t are connected to the word lines WL0 to WL15, respectively. In addition, gates of the memory cells of the memory string belonging to the lower array MCU0b are connected to the word lines WL16 to WL31, respectively. Gates of the string select transistors connecting the memory strings to the bit lines in the upper array MCU0t are connected to the string select line SSL0, and gates of the string select transistors connecting the memory strings to the bit lines in the lower array MCU0b are respectively string selected. Connected to line SSL1. Ground select transistors GST, which connect memory strings to source line CSL0 in upper array MCU0t, are connected to ground select line GSL0, and gates of ground select transistors, which connect memory strings to source line CSL0 in lower array MCU0b, are ground selected. It is connected to the line GSL1.

각 단위 메모리 셀 어레이(예컨대, MCU0)에는 하나씩의 소오스 라인 CSL0이 배치되어 있기 때문에, 이 CSL들의 각각은 대응하는 워드라인 디코더(예컨대, WLD0)에 의해 제어되며 서로 독립적으로 구동된다.Since one source line CSL0 is disposed in each unit memory cell array (eg, MCU0), each of these CSLs is controlled by a corresponding wordline decoder (eg, WLD0) and driven independently of each other.

워드라인 디코더들 WLD0~WLDj는, 단위 메모리 셀 어레이들 MCU0~MCUj와 일대일로 대응하여 배열되어 있으며, 해당하는 단위 메모리 셀 어레이의 스트링 및 접지 선택라인들 SSL0, SSL1, GSL0 및 GSL1과 워드라인들 WL0~WL32를 선택적으로 활성화시킨다. 제2도에는 도시되지 않았지만, 각 워드라인 디코더(예컨대, WLD0)는 상부 어레이(MCU0t) 및 하부 어레이(MCU0b)에 각각 고전압을 공급하기 위한 2개의 고전압 제어 회로가 내장되어 있다. 고전압 제어 회로에 관하여는 제3도 내지 제5도와 관련하여 더 자세하게 설명할 것이다. 워드라인 디코더들 WLD0~WLDj는, 스트링 접지 전압 VSSLG, 약 19V의 고전압 HV, 펌핑 클럭 CLK, 스트링 선택 전압 VSSL, 워드라인 구동 신호들 Si(i=0~15) 및 소오스 라인 전압 VCSL을 공통으로 입력한다. 또한, 각 워드라인 디코더 10은 내장된 2개의 고전압 제어 회로를 각각 활성화시키기 위한 2개의 신호들(EN0/EN1,..ENi/ENi+1)을 입력한다. 예를 들면, 워드라인 디코더 WLD0는 EN0 및 EN1를 입력한다. 순차적으로, WLD1, WLD2,..WLDj는 각각 EN2/EN3. EN4/EN5,..ENi/ENi+1을 입력한다. 소오스 라인 전압 VCSL을 워드라인 디코더들 WLD0~WLDj에 공통으로 공급하는 것은, 프로그램 동작에서 선택된 메모리 스트링에 대응하여 소오스 라인 CSL0을 선택적으로 구동시키기 위함이다. 소오스 라인 전압 VCSL은 4.5~5V의 레벨을 가진다.The word line decoders WLD0 to WLDj are arranged in one-to-one correspondence with the unit memory cell arrays MCU0 to MCUj, and the string and ground select lines SSL0, SSL1, GSL0, and GSL1 and word lines of the corresponding unit memory cell array are arranged. Selectively activate WL0 ~ WL32. Although not shown in FIG. 2, each word line decoder (eg, WLD0) includes two high voltage control circuits for supplying a high voltage to the upper array MCU0t and the lower array MCU0b, respectively. The high voltage control circuit will be described in more detail with reference to FIGS. 3 to 5. The word line decoders WLD0 to WLDj have a common string ground voltage VSSLG, a high voltage HV of about 19V, a pumping clock CLK, a string select voltage VSSL, word line drive signals Si (i = 0-15) and a source line voltage VCSL. Enter it. In addition, each wordline decoder 10 inputs two signals EN0 / EN1 and ENi / ENi + 1 for activating two built-in high voltage control circuits, respectively. For example, the wordline decoder WLD0 inputs EN0 and EN1. Sequentially, WLD1, WLD2, ..WLDj are EN2 / EN3. Enter EN4 / EN5, ENi / ENi + 1. The common supply of the source line voltage VCSL to the word line decoders WLD0 to WLDj is for selectively driving the source line CSL0 corresponding to the memory string selected in the program operation. The source line voltage VCSL has a level of 4.5-5V.

제2도의 워드라인 디코더의 내부 구성에 관한 실시예들은 제3도 및 제4도에도시되어 있다. 설명의 편의상 워드라인 디코더 WLD0를 대상으로 한다. 먼저, 워드라인 디코더의 제1실시예를 보인 제3도를 참조하면, 워드라인 디코더는 상부 어레이 MCU0t에 속하는 선택라인들 및 워드라인들을 선택하고 구동하기 위한 부분 WLD0t와, 하부 어레이 MCU0b에 속하는 선택라인들 및 워드라인들을 선택하기 위한 부분WLD0b로 나뉘어 진다.Embodiments relating to the internal configuration of the wordline decoder of FIG. 2 are shown in FIGS. 3 and 4. For convenience of description, the word line decoder WLD0 is used. First, referring to FIG. 3 showing a first embodiment of a wordline decoder, the wordline decoder includes a partial WLD0t for selecting and driving select lines and wordlines belonging to the upper array MCU0t, and a selection belonging to the lower array MCU0b. It is divided into portions WLD0b for selecting lines and word lines.

상부 어레이 MCU0t에 관련하여, 고전압 제어 회로 HVCt는 활성화 신호 EN0, 고전압 HV(15~20V) 및 펌핑클럭 CLK를 입력하여 게이팅전압 VGPt(15~20V)를 발생한다. 스트링 접지전압 VSSLG와 스트링 선택라인 SSL0사이에는 엔모오스 트랜지스터 TN1이 연결된다. 활성화 신호 EN0는 인버터 INV1을 통하여 트랜지스터 TN1의 게이트로 인가된다. 스트링 선택 전압 VSSL과 스트링 선택 라인 SSL0사이에는 스위칭용의 엔모오스 트랜지스터 SN0가 연결된다. 워드라인 구동 신호들 S0~S15와 워드라인들 WL0~WL15사이에는 스위칭용의 엔모오스 트랜지스터들 WN0~WN15가 연결된다. 접지 선택 전압 VGSL과 접지 선택 라인 GSL0사이에는 스위칭용의 엔모오스 트랜지스터 GN0가 연결된다. 스위칭용의 트랜지스터들 SN0, WN0~WN15 및 GN0의 게이트들은 고전압 제어 회로 HVCt로부터 출력되는 게이팅전압 VGPt에 접속된다. 엔모오스 트랜지스터 TN1은 상부 어레이 MCU0t가 비선택되어 있을 때(EN0가 로우레벨) 턴온되어 스트링 선택 라인 SSL0를 접지전압 VSSLG로 강제적으로 방전시키기 위하여 사용된다.In relation to the upper array MCU0t, the high voltage control circuit HVCt inputs the activation signal EN0, the high voltage HV (15-20V) and the pumping clock CLK to generate the gating voltage VGPt (15-20V). The EnMOS transistor TN1 is connected between the string ground voltage VSSLG and the string select line SSL0. The activation signal EN0 is applied to the gate of transistor TN1 via inverter INV1. An enMOS transistor SN0 for switching is connected between the string select voltage VSSL and the string select line SSL0. EnMOS transistors WN0 to WN15 for switching are connected between the word line driving signals S0 to S15 and the word lines WL0 to WL15. An enMOS transistor GN0 for switching is connected between the ground select voltage VGSL and the ground select line GSL0. The gates of the transistors SN0, WN0 to WN15 and GN0 for switching are connected to the gating voltage VGPt output from the high voltage control circuit HVCt. The NMOS transistor TN1 is turned on when the upper array MCU0t is unselected (EN0 is low level) and used to forcibly discharge the string select line SSL0 to the ground voltage VSSLG.

하부 어레이 MCU0b와 관련하여, 고전압 제어 회로 HVCb는 활성화 신호 EN1, 고전압 HV(15~20V) 및 펌핑클럭 CLK를 입력하여 전압 VGPb(15~20V)를 발생한다.스트링 접지전압 VSSLG와 스트링 선택라인 SSL1사이에는 엔모오스 트랜지스터 TN2가 연결된다. 활성화 신호 EN1은 인버터 INV2를 통하여 트랜지스터 TN2의 게이트로 인가된다. 스트링 선택 전압 VSSL과 스트링 선택 라인 SSL1사이에는 스위칭용의 엔모오스 트랜지스터 SN1이 연결된다. 워드라인 구동 신호들 S0~S15와 워드라인들 WL16~WL31사이에는 스위칭용의 엔모오스 트랜지스터들 WN16~WN31이 연결된다. 접지 선택 전압 VGSL과 접지 선택 라인 GSL1사이에는 스위칭용의 엔모오스 트랜지스터 GN0가 연결된다. 스위칭용의 트랜지스터들 SN1, WN16~WN31 및 GN1의 게이트들은 고전압 제어 회로 HVCb로부터 출력되는 게이팅전압 VGPb에 접속된다. 엔모오스 트랜지스터 TN2는 하부 어레이 MCU0b가 비선택될 때(EN1이 로우레벨) 스트링 선택 라인 SSL1을 접지전압 VSSLG로 강제적으로 방전시키기 위하여 사용된다.In connection with the lower array MCU0b, the high voltage control circuit HVCb inputs the activation signal EN1, the high voltage HV (15-20V) and the pumping clock CLK to generate the voltage VGPb (15-20V) .String ground voltage VSSLG and string select line SSL1. The NMOS transistor TN2 is connected between them. The activation signal EN1 is applied to the gate of transistor TN2 via inverter INV2. An enMOS transistor SN1 for switching is connected between the string select voltage VSSL and the string select line SSL1. EnMOS transistors WN16 to WN31 for switching are connected between the word line driving signals S0 to S15 and the word lines WL16 to WL31. An enMOS transistor GN0 for switching is connected between the ground select voltage VGSL and the ground select line GSL1. The gates of the switching transistors SN1, WN16 to WN31 and GN1 are connected to the gating voltage VGPb output from the high voltage control circuit HVCb. EnMOS transistor TN2 is used to forcibly discharge the string select line SSL1 to ground voltage VSSLG when the lower array MCU0b is unselected (EN1 is low level).

고전압 제어 회로 HVCt 또는 HVCb로부터 출력되는 전압 VGPt 또는 VGPb는 프로그램 동작시에 고레벨의 프로그램 전압을 선택된 워드라인으로 충분히 전달 할 수 있도록 하기 위하여 제공된다. 프로그램 동작시에는 선택된 메모리셀의 플로팅 게이트로의 전자 터널링을 유발시키기 위하여 15~20V의 프로그램 전압이 선택된 워드라인으로 공급되어야 하기 때문에, 워드라인 구동 신호를 워드라인으로 전송하는 엔모오스 트랜지스터(WN0 등)의 게이트에도 그에 상응하는 전압(15~20V)을 인가하여야 한다.The voltage VGPt or VGPb output from the high voltage control circuit HVCt or HVCb is provided to sufficiently transfer the high level program voltage to the selected word line during the program operation. During the program operation, in order to cause electron tunneling of the selected memory cell to the floating gate, a program voltage of 15 to 20 V must be supplied to the selected word line. Therefore, an enMOS transistor (WN0, etc.) for transmitting a word line driving signal to the word line is required. The corresponding voltage (15 ~ 20V) should also be applied to the gate.

소오스 라인 전압 VCSL(4.5~5V)과 소오스 라인 CSL0의 사이에는 엔모오스 트랜지스터들 CN1 및 CN2가 병렬로 연결된다. CN1의 게이트는 상부측의 고전압 제어 회로 HVCt로부터 출력되는 전압 VGPt에 접속되고, CN2의 게이트는 하부측의 고전압제어 회로 HVCb로부터 출력되는 전압 VGPb에 접속된다. 따라서, 상부 어레이 MCU0t의 메모리 스트링이 활성화되는 때에는 엔모오스 트랜지스터 CN1을 통하여 소오스 라인 전압 VCSL이 소오스 라인 CSL0으로 전송되고, 하부 어레이 MCU0b의 메모리 스트링이 활성화되는 때에는 엔모오스 트랜지스터 CN2를 통하여 소오스 라인 전압 VCSL이 소오스 라인 CSL0으로 전송된다.EnMOS transistors CN1 and CN2 are connected in parallel between the source line voltage VCSL (4.5 to 5V) and the source line CSL0. The gate of CN1 is connected to the voltage VGPt output from the high voltage control circuit HVCt on the upper side, and the gate of CN2 is connected to the voltage VGPb output from the high voltage control circuit HVCb on the lower side. Therefore, when the memory string of the upper array MCU0t is activated, the source line voltage VCSL is transmitted to the source line CSL0 through the enmos transistor CN1, and when the memory string of the lower array MCU0b is activated, the source line voltage VCSL through the enmos transistor CN2. This source line is sent to CSL0.

제4도는 제2도의 워드라인 디코더(예컨대, WLD0)의 제2실시예를 보여 준다. 제3도의 워드라인 디코더와는 달리, 소오스 라인 전압 VCSL과 소오스 라인 CSL0사이에는 엔모오스 트랜지스터 CN3만 연결되어 있고 CN3의 게이트에는 소오스 라인용의 고전압 제어 회로 HVCc로부터 출력되는 소오스 라인 게이팅전압 VCSLp가 인가된다. 따라서, 이 때의 CSL0은 상부 어레이 MCU0t에 속하는 메모리 스트링이 선택되든 하부 어레이 MCU0b에 속하는 메모리 스트링이 선택되든 간에 엔모오스 트랜지스터 CN3를 통하여 소오스 라인 전압 VCSL을 전달 받는다. 소오스 라인용의 고전압 제어 회로 HVCc에는 활성화 신호 CSLEN0와 소오스 라인 게이팅용의 전압 HVp가 인가된다. 전압 HVp는 소오스 라인 전압 VCSL(4.5~5V)을 전송하는데 필요한 게이팅전압 VCSLp를 발생하기 위한 고전압 제어 회로 HVCc의 전압원으로서, HV(15~20V)보다는 낮은 레벨인 4.5~5V이다. 제4도에 보인 실시예에서는, 소오스 라인 전압 VCSL을 해당하는 소오스 라인 CSL0으로 전송하기 위하여 엔모오스 트랜지스터 CN3의 게이트에 인가되어야 하는 게이팅 전압을 최소한의 레벨(4.5~5V)로만 공급하기 위한 구성으로서, 소오스 라인 게이팅 전압까지도 VGP를 사용하는 제3도의 구성과는 구별된다. 신호 CSLEN0은 각 워드라인 디코더에 내장된 소오스 라인용의 고전압 제어 회로 HVCc의 각각에 대응하여 공급되는 활성화 신호이다. 따라서, 도시되지는 않았지만 제2도를 기준으로 보면, 워드라인 디코더들 WLD0~WLDj에 대하여 CSLEN0~CSLENj가 각각 인가되어 제4도와 같이 내장된 소오스 라인용의 고전압 제어 회로를 활성화시키는데 이용되는 것으로 이해 하여야 한다.4 shows a second embodiment of the wordline decoder (eg, WLD0) of FIG. Unlike the word line decoder of FIG. 3, only the EnMOS transistor CN3 is connected between the source line voltage VCSL and the source line CSL0, and the source line gating voltage VCSLp output from the high voltage control circuit HVCc for the source line is applied to the gate of the CN3. do. Therefore, the CSL0 at this time receives the source line voltage VCSL through the NMOS transistor CN3 whether the memory string belonging to the upper array MCU0t or the memory string belonging to the lower array MCU0b is selected. The activation signal CSLEN0 and the voltage HVp for source line gating are applied to the high voltage control circuit HVCc for the source line. The voltage HVp is a voltage source of the high voltage control circuit HVCc for generating the gating voltage VCSLp necessary to transmit the source line voltage VCSL (4.5-5V), which is 4.5-5V, which is lower than the HV (15-20V). In the embodiment shown in FIG. 4, as a configuration for supplying a gating voltage to be applied to the gate of the EnMOS transistor CN3 only at a minimum level (4.5 to 5 V) in order to transfer the source line voltage VCSL to the corresponding source line CSL0. Even the source line gating voltage is distinguished from the configuration of FIG. 3 using VGP. The signal CSLEN0 is an activation signal supplied corresponding to each of the high-voltage control circuits HVCc for the source line incorporated in each word line decoder. Thus, although not shown, referring to FIG. 2, it is understood that CSLEN0 to CSLENj are applied to the word line decoders WLD0 to WLDj, respectively, to be used to activate the high voltage control circuit for the embedded source line as shown in FIG. shall.

제5도는 제3도 또는 제4도에 보인 고전압 제어 회로의 실시예를 보여 준다. 선택라인들 및 워드라인들의 게이팅을 위한 고전압 제어 회로 HVCt(또는 HVCb)와 소오스 라인 게이팅용의 고전압 제어 회로 HVCc는 그 회로 구성은 동일하지만, 인가되는 전압 또는 신호를 달리한다. 제5도를 참조하면, 활성화 신호 EN(CSL용인 경우에는 CSLEN)과 출력노드 N21사이에 엔모오스 트랜지스터 PN21이 연결된다. 엔모오스 트랜지스터 PN21의 게이트는 전원전압에 연결된다. 펌핑클럭 CLK는 인버터 INV21을 통하여 캐패시터 C22의 한쪽 전극에 연결되고, 캐패시터 C22의 다른 쪽 전극은 출력노드 N21에 연결된다. 펌핑클럭 CLK는 캐패시터 C21의 한쪽 전극에 연결되며, 캐패시터 C21의 다른 쪽 전극은 엔모오스 트랜지스터 PN22를 통하여 출력노드 N21에 연결된다. 엔모오스 트랜지스터 PN22의 게이트는 엔모오스 트랜지스터 PN23을 통하여 고전압 HV(CSL용인 경우에는 HVp)에 연결된다. 엔모오스 트랜지스터 PN22의 게이트와 드레인은 서로 직접 연결되어 있다. 엔모오스 트랜지스터 PN23의 게이트는 출력노드 N21에 연결된다. 게이팅 전압 VGP(CSL용인 경우에는 VCSLp)는 출력노드 N21로부터 발생된다. 제5도의 고전압 제어 회로는, 도시된 바와 같이, 2개의 캐패시터들 C21 및 C22가 펌핑클럭 CLK의 하리레벨 및 로우레벨에 응답하도록 설치되어 있기때문에, 출력노드 N21의 전압은 펌핑클럭 CLK가 인가되는동안 연속적으로 펌핑되어 전압레벨이 상승하게 된다.FIG. 5 shows an embodiment of the high voltage control circuit shown in FIG. 3 or FIG. The high voltage control circuit HVCt (or HVCb) for gating select lines and word lines and the high voltage control circuit HVCc for source line gating have the same circuit configuration, but differ in the applied voltage or signal. Referring to FIG. 5, the enMOS transistor PN21 is connected between the activation signal EN (CSLEN for CSL) and the output node N21. The gate of the NMOS transistor PN21 is connected to a power supply voltage. The pumping clock CLK is connected to one electrode of the capacitor C22 via the inverter INV21, and the other electrode of the capacitor C22 is connected to the output node N21. The pumping clock CLK is connected to one electrode of the capacitor C21, and the other electrode of the capacitor C21 is connected to the output node N21 through the NMOS transistor PN22. The gate of the NMOS transistor PN22 is connected to the high voltage HV (HVp for CSL) through the NMOS transistor PN23. The gate and the drain of the NMOS transistor PN22 are directly connected to each other. The gate of the NMOS transistor PN23 is connected to the output node N21. Gating voltage VGP (VCSLp for CSL) is generated from output node N21. In the high voltage control circuit of FIG. 5, as shown, since the two capacitors C21 and C22 are provided to respond to the low level and the low level of the pumping clock CLK, the voltage of the output node N21 is applied to the pumping clock CLK. While pumping continuously, the voltage level rises.

이하, 본 발명이 적용된 낸드형 플래쉬 메모리 장치에서의 프로그램 동작과 관련하여 소오스 라인 CSL을 제어하는 과정을 제6도의 타이밍도를 참조하여 설명한다. 아래의 설명에서는 워드라인 WL0가 선택되고 비트라인 BL1이 선택되어 메모리 셀 M0에 대한 프로그램 동작이 진행되는 것으로 가정한다(상부 어레이 MCU0t내에서 복수개의 메모리 스트링이 선택될 수 있으나, 설명 편의상 BL1에 연결된 메모리 스트링이 선택된 것으로 함). 따라서, 고전압 제어 회로를 선택하는 신호들 중 EN0가 당연히 활성화되는 때이다. 제6도의 타이밍도에서는, 프로그램 방지를 위하여 실질적인 프로그램 구간 Tpgm이 시작되기 전에 소오스 라인으로 프로그램 방지를 위한 전압을 충전시키는 단계, 즉 프로그램 셋엎 구간 Tps를 포함한다.Hereinafter, a process of controlling a source line CSL in relation to a program operation in a NAND flash memory device to which the present invention is applied will be described with reference to the timing diagram of FIG. In the following description, it is assumed that the word line WL0 is selected and the bit line BL1 is selected to perform a program operation on the memory cell M0 (a plurality of memory strings may be selected in the upper array MCU0t. Memory string is selected). Therefore, it is when EN0 is naturally activated among the signals for selecting the high voltage control circuit. The timing diagram of FIG. 6 includes charging a voltage for preventing a program to the source line before the actual program section Tpgm starts to prevent the program, that is, the program set section Tps.

먼저, 제3도의 워드라인 디코더 10a가 이용되는 경우를 설명한다. EN0가 활성화됨에 따라 고전압 제어 회로 HVCt가 활성화 된다. 제5도를 참조하면, 프로그램 셋엎 구간 Tps에서, 전원전압(Vcc)의 레벨로 활성화된 EN0가 엔모오스 트랜지스터 PN21을 통하여 출력노드 N21로 전달된다. 이 때, 출력노드 N21의 전위는 Vcc-Vth(Vth는 엔모오스 트랜지스터 PN21의 드레쉬홀드 전압)로 된다. 그 후, 펌핑클럭 CLK가 인가 되면, 고전압 HV로부터 차아지 펌핑이 시작되고 그 결과 출력노드 N21은 고전압 HV의 레벨에 이르는 게이팅전압 VGPt(15~20V)를 발생한다. 프로그램 셋엎 구간 Tps에서 스트링 선택 전압 VSSL 및 접지 선택 전압 VGSL은 각각 0V 및 4.5~5V이다. 또한, 워드라인 구동 신호들 S0~S15 및 소오스 라인 전압 VCSL은 모두 4.5~5V로 설정된다. 게이팅전압 VGPt가 엔모오스 트랜지스터들 SN0,WN0~WN15, GN0 및 CN1의 게이트들에 공통으로 인가되어 해당하는 엔모오스 트랜지스터들이 턴온되므로, SSL0은 0V로 되고 WL0~WL15과 GSL0 및 CSL0은 모두 4.5~5V의 전압으로 충전된다. 따라서, 메모리셀들의 채널들은 접지 선택 트랜지스터 GST의 드레쉬홀드전압(Vth)만큼 강하된 전압 [4.5~5V]-Vth로 충전된다.First, the case where the word line decoder 10a of FIG. 3 is used will be described. As EN0 is activated, the high voltage control circuit HVCt is activated. Referring to FIG. 5, in the program set period Tps, EN0 activated at the level of the power supply voltage Vcc is transferred to the output node N21 through the enMOS transistor PN21. At this time, the potential of the output node N21 is Vcc-Vth (Vth is the threshold voltage of the NMOS transistor PN21). Thereafter, when the pumping clock CLK is applied, charge pumping starts from the high voltage HV, and as a result, the output node N21 generates a gating voltage VGPt (15 to 20 V) reaching a level of the high voltage HV. The string select voltage VSSL and ground select voltage VGSL are 0V and 4.5V to 5V, respectively, in the program set interval Tps. In addition, the word line driving signals S0 to S15 and the source line voltage VCSL are both set to 4.5 to 5V. Since the gating voltage VGPt is commonly applied to the gates of the NMOS transistors SN0, WN0 to WN15, GN0 and CN1, the corresponding NMOS transistors are turned on. It is charged to a voltage of 5V. Therefore, the channels of the memory cells are charged to a voltage [4.5-5V] -Vth which is dropped by the threshold voltage Vth of the ground select transistor GST.

그 후, 프로그램 구간 Tpgm이 시작되면, 선택된 워드라인 WL0에 프로그램전압 (Vpgm)을 공급하기 위하여 해당하는 워드라인 구동 신호 S0가 프로그램 전압의 레벨인 15~20V로 승압되어 공급된다. 또한, 비선택된 워드라인들 WL1~WL15에 프로그램 패스전압(Vpss)을 공급하기 위하여 해당하는 워드라인 구동 신호들 S1~S15가 8~9V로 상승되어 공급된다. 또한, 메모리 스트링 CS를 선택하기 위하여 스트링 선택 라인 SSL0가 로우레벨에서 하이레벨로 상승한다. 프로그램 동안, 활성화 신호 EN0는 프로그램 전압 또는 패스 전압들을 워드라인으로 공급하기 위한 게이팅 전압 VGPt를 발생하기 위하여 계속 하이 레벨을 유지한다. 선택된 메모리셀이 M0이므로, 프로그램 방지를 위하여 비트라인 BL1을 제외한 나머지 비트라인들 BL0, BL2~BLn-1에는 전원전압(Vcc)이 인가된다. 전술한 프로그램 셋엎 구간 Tps에서 메모리셀들의 채널들은 이미 [4.5~5V]-Vth로 충전되어 있는 상태이므로, 프로그램 방지가 필요한 메모리셀들(M0와 동일한 워드라인 WL0에 연결된 메모리셀들)의 채널(inhibit channel) 전압은 15~20V의 프로그램 전압에 대하여 커플링 캐패시턴스를 이용한 자가 승압(self-boosting)의하여 6V이상(본 실시예에서는 7~8V)의 전압으로 충전되어 프로그램 방지를 위한 바이어스 조건을 형성한다. 또한, 비선택된 메모리 스트링에서 패스 전압에 의하여 교란될 우려가 있는 메모리셀들에 있어서도, 충분한 채널전압이 확보되기 때문에 안정적인 프로그램 동작을 수행할 수 있다.Thereafter, when the program period Tpgm starts, the corresponding word line driving signal S0 is boosted to 15 to 20 V, which is the level of the program voltage, to supply the program voltage Vpgm to the selected word line WL0. In addition, the corresponding word line driving signals S1 to S15 are raised to 8 to 9V to supply the program pass voltage Vpss to the unselected word lines WL1 to WL15. In addition, the string select line SSL0 is raised from the low level to the high level to select the memory string CS. During the program, the activation signal EN0 remains at a high level to generate a gating voltage VGPt for supplying the program voltage or pass voltages to the word line. Since the selected memory cell is M0, the power supply voltage Vcc is applied to the remaining bit lines BL0 and BL2 to BLn-1 except the bit line BL1 to prevent the program. Since the channels of the memory cells are already charged at [4.5 to 5V] -Vth in the program set-up period Tps described above, the channels of the memory cells (memory cells connected to the same word line WL0 as M0) that require program protection ( The inhibit channel voltage is charged to a voltage of 6 V or more (7 to 8 V in this embodiment) by self-boosting using coupling capacitance with respect to a program voltage of 15 to 20 V to form a bias condition for program prevention. do. In addition, even in memory cells that may be disturbed by the pass voltage in the unselected memory string, a sufficient channel voltage is secured, thereby enabling stable program operation.

제4도의 워드라인 디코더를 이용하여 프로그램 셋엎 및 프로그램 동작을 수행하는 경우에는, 신호 CSLEN0가 하이레벨로 되어 소오스 라인용의 고전압 제어 회로 HVCc로부터 4.5~5V의 소오스 라인 게이팅 전압 VCSLp가 발생되고, VCSLp가 엔모오스 트랜지스터 CN3의 게이트에 인가되어 소오스 라인 전압 VCSL이 소오스 라인 CSL0로 전송된다. CSLEN0는 워드라인 디코더 WLD0에 대응하여 독립적으로 인가되는 신호이다. 소오스 라인 전압 VCSL을 해당하는 소오스 라인 CSL0로 전송하기 위하여 게이팅하는 방식만이 제3도의 워드라인 디코더를 이용하는 경우와 다를 뿐, 프로그램 셋엎 구간 Tps 및 프로그램 구간 Tpgm에서의 동작 과정은 전술한 제6도에 보인 과정과 동일하게 진행된다.In the case of performing the program set and program operation using the word line decoder of FIG. 4, the signal CSLEN0 becomes high level, and a source line gating voltage VCSLp of 4.5 to 5 V is generated from the high voltage control circuit HVCc for the source line, and VCSLp Is applied to the gate of the NMOS transistor CN3 to transfer the source line voltage VCSL to the source line CSL0. CSLEN0 is a signal applied independently of the word line decoder WLD0. Only the method of gating to transmit the source line voltage VCSL to the corresponding source line CSL0 is different from the case of using the word line decoder of FIG. 3, and the operation of the program set section Tps and the program section Tpgm is described in FIG. The process is the same as shown in.

전술한 본 발명의 실시예에서는, 소오스 라인 전압 VCSL을 4.5~5V로 하였으나, 프로그램 방지 조건에 따라 전원전압 또는 다른 레벨의 전압(적어도 전원전압보다는 높은 전압)을 사용하는 것이 가능하다. 또한, 선택적으로 구동되는 소오스 라인들이다수개로 분할된 단위 메모리 셀 어레이에 각각 할당된 워드라인 디코더에 연동하여 구동되도록 설계되기 때문에, 소오스 라인의 분할 또는 선택적 구동은 그러한 기준하에서 다양하게 설정할 수 있다.In the above-described embodiment of the present invention, the source line voltage VCSL is set to 4.5 to 5V, but it is possible to use a power supply voltage or another level voltage (at least a voltage higher than the power supply voltage) depending on the program protection condition. Further, since the source lines that are selectively driven are designed to be driven in conjunction with word line decoders allocated to the unit memory cell arrays divided into several, the division or selective driving of the source lines can be variously set under such a criterion.

상술한 바와 같이, 본 발명은 낮은 전원전압을 사용하는 낸드형 플래쉬 메모리 장치에서의 프로그램 동작에서, 단위 메모리 셀 어레이마다 배치된 워드라인 디코더를 통하여 소수의 선택된 메모리 스트링에 연결된 소오스 라인만을 선택적으로 구동시킴으로써, 프로그램 방지 효율을 개선함은 물론 소오스 라인상의 전압부하를 줄이는 효과가 있다.As described above, the present invention selectively drives only source lines connected to a small number of selected memory strings through word line decoders arranged per unit memory cell array in a program operation in a NAND flash memory device using a low power supply voltage. By doing so, it is possible to improve the program protection efficiency and to reduce the voltage load on the source line.

Claims

낸드형 플래쉬 메모리 장치에 있어서:For NAND flash memory devices:

다수개의 메모리 스트링들을 각각 가지는 다수개의 단위 메모리 셀 어레이들로 분할된 메모리 셀 어레이;A memory cell array divided into a plurality of unit memory cell arrays each having a plurality of memory strings;

상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되고, 상기 단위 메모리 셀 어레이에 배열된 상기 메모리 스트링들을 선택하는 다수개의 디코더들; 및A plurality of decoders disposed corresponding to each of the unit memory cell arrays and selecting the memory strings arranged in the unit memory cell array; And

상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되고, 상기 디코더들에 의해 독립적으로 선택되는 다수개의 소오스 라인들을 구비함을 특징으로 하는 낸드형 플래쉬 메모리 장치.And a plurality of source lines disposed corresponding to each of the unit memory cell arrays and independently selected by the decoders.

플래쉬 메모리 장치에 있어서:In a flash memory device:

선택라인들 및 워드라인들과 연결된 다수개의 직렬연결된 메모리셀들로 이루어진 메모리 스트링;A memory string comprising a plurality of series-connected memory cells connected to select lines and word lines;

상기 메모리 스트링들이 다수개로 배열되고 상기 메모리 스트링들에 공통으로 연결된 소오스 라인을 포함하는 단위 메모리 셀 어레이;A unit memory cell array in which a plurality of the memory strings are arranged and including a source line commonly connected to the memory strings;

상기 단위 메모리 셀 어레이들이 다수개로 배열되어 이루어진 메모리 셀 어레이; 및A memory cell array including a plurality of unit memory cell arrays; And

상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되고, 대응하는 단위 메모리 셀 어레이에 속하는 상기 선택라인들 및 상기 워드라인들과 상기 소오스 라인을 독립적으로 선택하는 디코더들을 구비함을 특징으로 하는 플래쉬 메모리 장치.And a plurality of decoders arranged corresponding to each of the unit memory cell arrays and independently selecting the selection lines belonging to the corresponding unit memory cell arrays and the word lines and the source lines. .

제 2 항에 있어서,The method of claim 2,

상기 디코더가 상기 선택라인들 및 워드라인들과 소오스 라인을 선택하기 위한 고전압 제어 회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.And the decoder includes a high voltage control circuit for selecting the selection lines, word lines, and source lines.

제 2 항에 있어서,The method of claim 2,

상기 디코더가 상기 선택라인들 및 워드라인들을 선택하기 위한 고전압 제어 회로와, 상기 소오스 라인을 선택하는 고전압 제어 회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.And a high voltage control circuit for selecting the selection lines and word lines, and a high voltage control circuit for selecting the source line.

플래쉬 메모리 장치에 있어서:In a flash memory device:

제1선택 트랜지스터와 제2선택 트랜지스터 사이에 직렬로 연결된 복수개의 메모리 셀들로 이루어진 메모리 스트링;A memory string comprising a plurality of memory cells connected in series between the first select transistor and the second select transistor;

상기 제1 및 제2선택 트랜지스터들의 게이트들에 각각 연결된 제1 및 제2선택라인들;First and second select lines connected to gates of the first and second select transistors, respectively;

상기 제1선택라인과 제1선택 전압원 사이에 연결된 제1게이팅 트랜지스터;A first gating transistor connected between the first selection line and a first selection voltage source;

상기 제2선택라인과 제2선택 전압원 사이에 연결된 제2게이팅 트랜지스터;A second gating transistor connected between the second selection line and a second selection voltage source;

상기 메모리 셀들의 게이트들에 각각 연결된 워드라인들과 워드라인 구동 신호들사이에 연결된 워드라인 게이팅 트랜지스터들;Word line gating transistors coupled between word lines and word line driving signals respectively connected to gates of the memory cells;

상기 소오스 라인과 소오스 라인 전압원 사이에 연결된 소오스 라인 게이팅 트랜지스터; 및A source line gating transistor coupled between the source line and a source line voltage source; And

어드레스 디코딩 정보를 가진 신호에 응답하여 상기 게이팅 트랜지스터들을 제어하는 회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.And circuitry for controlling said gating transistors in response to a signal having address decoding information.

플래쉬 메모리 장치에 있어서:In a flash memory device:

어드레스 디코딩 정보를 가진 신호에 응답하여 상기 제1 및 제2게이팅 트랜지스터들과 상기 워드라인 게이팅 트랜지스터들을 제어하는 회로Circuitry for controlling the first and second gating transistors and the wordline gating transistors in response to a signal having address decoding information

어드레스 디코딩 정보를 가진 신호에 응답하여 상기 소오스 라인 게이팅 트랜지스터를 제어하는 회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.And circuitry for controlling said source line gating transistor in response to a signal having address decoding information.