KR100421113B1 - 초고밀도,불휘발성강자성랜덤엑세스메모리 - Google Patents
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Abstract
거대 자기 저항을 사용하는 랜덤 엑세스 메모리 소자(100)이다. 소자(100)는 비자성 전도층(108)을 샌드위치시키는 적어도 한쌍의 강자성층(106,110)을 포함한다. 두 개의 강자성층의 적어도 한 층은 그 자신의 평면내에 배향된 자기 모멘트를 가진다. 제 1 강자성층 쌍의 적어도 한 층의 자기 모멘트는 그 자신의 평면 내에서 배향되는 자기 모멘트를 가지며 사용시 일정 방향으로 주로 고정된다. 제 2 강자성층 쌍은 제 2 강자성층의 평면 내에 있거나 있지 않은 적어도 두 개의 바람직한 배향 방향을 가지는 자기 모멘트를 가진다. 메모리 소자의 비트는 이들 바람직한 배향의 하나 또는 다른것들에서 제 2 강자성층의 자기 모멘트를 배향시키는 자계를 그 소자에 인가함으로써 세트될 수 있다. 세트값은 제 1 및 제 2 강자성층의 자기 모멘트를 상대적으로 정렬시켜 결정된다.
Description
발명의 배경
1. 발명의 분야
본 발명은 주로 강자성 메모리에 관한 것으로, 특히 거대 자기 저항(giant magnetoresistance) 및 스핀 분극을 사용하는 강자성 메모리에 관한 것이다.
2. 배경 기술의 설명
여러 해 동안 컴퓨터용 랜덤 엑세스 메모리는 자성 소자로 구성되었다. 이 메모리는 고신뢰, 전원 손실 때의 불휘발성 및 무한정의 사용가능 (life time) 한 잇점이 있었다. 이 메모리는 3차원 페라이트 소자로부터 수작업으로 조립되었으므로, 결국 반도체 소자의 플레이너 어레이들로 결국 대체되었다. 반도체 플레이너 어레이들은 종래 자성 페라이트 메모리 소자를 제조하는 비용보다 훨씬 낮은 가격으로 리소그라피(lithography)에 의해 제조될 수 있다. 또한 이들 반도체 어레이는 종래의 페라이트 자성 메모리 소자보다 더욱 컴팩트하고 빠르게 된다. 반도체 메모리에서 점차 소형화되는 장래의 이점은 이제 신뢰성 상실의 문제 때문에 위협받고 있는데, 이는 매우 작은 크기의 반도체 소자는 전기적으로는 강하지 않기 때문이다.
측정 저항에 의해 읽혀지는 불휘발성 자성 메모리 소자는 하니웰사(Honeywell Corp.)에서 이전에 제조된 바 있다. 이들 시스템은 고전적인부등방성 자성-저항 현상의 기초하에서 동작하며, 자화(magnetization)가 전류와 나란한 것에 대해 수직으로 배향될 때에 저항차를 이루게 한다. 다른 이전의 제조품은 저항 2% 변경이 실제의 CMOS 컴퓨터 전자공학 기술과 양립하는 메모리 어레이 제조를 이루게 하는데 충분함을 보였다. 불행히도 현재 1㎛ 크기에서 이들 소자들의 크기를 줄이는 것은 매우 어렵다는 것이 입증되었다.
발명의 요약
따라서 본 발명의 목적은 저렴한 불휘발성 랜덤엑세스 강자성 메모리를 제공하려는 것이다.
본 발명의 다른 목적은 현재 사용하는 반도체 랜덤엑세스 메모리 보다 빠른 불휘발성 강자성 랜덤엑세스 메모리를 제공하려는 것이다.
본 발명의 또 다른 목적은 대단히 컴팩트한 불휘발성 랜덤엑세스 강자성 메모리를 제공하려는 것이다.
본 발명의 그 외의 목적은 거대 자기저항(GMR) 즉, 스핀 밸브 효과(spin valve effect)를 갖는 불휘발성 랜덤엑세스 메모리 소자에 의해 달성된다. 그 메모리 소자는 샌드위치 구조를 가지며, 샌드위치의 적어도 한 층은 그 층의 평면 내로 배향되는 자기 모멘트를 가지고, 샌드위치 구조내의 강자성 재질층은 비자성 금속층에 의해 간격을 두고 이루어진다. 리드를 도전케 하기 위하여 강자성층의 평면 내에서 배향된 자기 모멘트를 가지는 적어도 한 층의 강자성층의 자기 모멘트에 수직으로 강자성층을 통해 흐르도륵 전류를 제공한다. 강자성 층들 중의 한층과 전도리드가 상호 물리적으로 접촉할 때 반 강자성 층(antiferromagnetic layer)이 그사이에 있을 수 있다. 반강자성 층은 접촉하는 강자성 층의 자기 모멘트의 크기와 방향을 고정시킨다.
두 개의 강자성 층을 가로질러 어떤 전압이 인가되었을 때, 저항은 이들 층의 자기 모멘트가 각각에 대해 같은 방향으로 정렬되는지에 따라 변한다.
두 개의 층들 사이의 저항은 이들 두 개의 강자성 층들의 자기 모멘트가 같은 방향으로 정렬되지 않을 때, 즉 나란하지 않은 상태(정렬이 안된)일 때, 증가한다.
두 개의 층들 사이의 저항은, 이들 두 강자성 층들의 자기 모멘트가 본질적으로 같은 방향이거나(나란함) 더욱 반대의 병렬 방향에서 더욱 나란한 방향으로 움직일 때 떨어진다. 더욱 반 병렬 상태(antiparallel state))가 각각 "1" 또는 "0" 의 값으로 정해질 때, 더욱 나란한 상태는 "0" 또는 "1" 의 값으로 정해진다. 그러므로, 본 발명에 따른 각 메모리 소자의 한 비트의 정보를 나타낸다.
상기 비트는 배향의 쉬운 방향 중의 하나를 따라서 핀 결합 되지 않은 어떤 강자성층 중의 자기 모멘트를 한 방향으로 정렬 시키기에 충분한 자계를 생성시키도록 전도리드(conducting lead)에 충분히 높은 전류를 제공함으로써 본 발명에 따른 메모리 소자 내에서 변경될 수 있다. 배향 전류에 의해 이루어지는 배향 방향은 물론 배향 전류와 극성에 따라 결정된다. 일단 세트되면, 그 비트는 저항이 기준 저항보다 큰지 또는 작은지를 결정하고 적절한 전도 리드들을 통한 소량의 전류를 인가함으로써 읽혀지게 된다.
도면의 간단한 설명
본 발명의 더욱 완전한 이해는 다른 도면내의 같은 번호는 같은 구조나 소자를 나타내도록 한 첨부도면과 다음의 바람직한 구성 설명을 참조하면 쉽게 될 것이다.
제 1도는 본 발명의 바람직한 구성에 따른 불휘발성 랜덤엑세스 메모리 소자를 보인 도면이다.
제 2도는 본 발명에 따른 불휘발성 랜덤엑세스 메모리 소자 어레이의 평면도이다.
제 3도는 제 1도에 따른 불휘발성 랜덤엑세스 메모리 소자 어레이에 두 개의 강자성층의 자기모멘트의 부분의 정렬상태를 보인 도면이다.
제 4도는 본 발명의 바람직한 구성에 따른 불휘발성 랜덤엑세스 메모리 소자의 제 2 구현예를 보인 도면으로, 이 구현예는 교호로 배치된 경질 및 연질 강자성 층을 갖는다.
제 5a 및 5b도는 경질 및 연질 강자성층이 교대로 있는 본 발명에 따른 불휘발성 랜덤엑세스 메모리 소자의 두 가지 정지 구조("at rest" configurations)를 보인 도면이다.
제 6도는 본 발명에 따른 불휘발성 랜덤엑세스 메모리 소자 어레이 평면도로, 어레이내의 메모리 소자를 엑세스시키고 극성을 갖게 하는 수단을 설명한다.
제 7도는 본 발명에 따른 랜덤엑세스 메모리 소자를 갖는 5-비트 워드 트리(5-bit word tree)의 평면도이다.
제 8도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의제 1 단계를 보인 도면이다.
제 9도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의 제 2 단계를 보인 도면이다.
제 10도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의 제 3단계를 보인 도면이다.
제 11도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의 제 4단계를 보인 도면이다.
제 12도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의 제 5단계를 보인 도면이다.
제 13도는 본 발명에 따른 랜덤엑세스 메모리 소자 어레이를 제조하는 공정의 제 6단계를 보인 도면이다.
제 14a 및 14b도는 두 개의 상이한 정지 구조에서, 본 발명에 따른 플레이너 스트립상의 불휘발성 랜덤엑세스 메모리 소자를 보인 도면이다.
제 15도는 제 14도에 따른 플레이너 스트립(planar striped)상의 불휘발성 랜덤엑세스 메모리 소자와 그 제조를 설명하는 연속도면이다.
제 17도는 본 발명에 따른 불휘발성 강자성 메모리 소자의 다른 구성의 사시도이다.
제 18도는 본 발명에 따른 불휘발성 강자성 메모리 소자의 또 다른 구현예의 사시도이다.
바람직한 구성의 설명
소자 내의 캐리어들은 전자나 정공들뿐만 아니라 "위" 또는 "아래"로 되는 그들의 스핀 상태에 따라서 인식될 수 있다. 편광이 교차된 편파기를 통과함으로써 쉽게 제어될 수 있듯이, 스핀 분극 전류는 관련 자기 모멘트를 회전시키는 자성 필름 사이로 스핀 분극 전류를 이동케 함으로써 생성, 제어 및 측정될 수 있다.
스핀 극성은 자성회로 소자내에서 주로 자기저항으로 언급되는 여분의 저항을 만든다. 자기저항의 최신 출현은 자계가 존재할 때 고전적 로렌쯔힘(V*B)에 의해 캐리어가 단순히 빗나가게 되는 금속 및 반도체에 공통적인 오랜 관측결과와 혼동되어서는 안된다. 이러한 최신 효과는 순전히 양자 물리학적이며 비자성 전도체에 의해 두 개의 강자성 금속이 분리될 때 발생한다. 바이어스전압이 사이에 있는 전도체를 통하여 하나의 자성금속에서 다른 자성금속으로 캐리어를 이동케 할때, 캐리어들의 스핀 분극은 지배적 역할을 수행한다. 제 1 강자성 금속을 떠나는 캐리어들은 높게 분극된 밴드 상태에서 방출되기 때문에 높게 분극된다. 제 2 강자성층으로 들어 가려 할 때 생기는 저항은 그들을 유용하게 하는 스핀 분극 상태에 강력히 의존한다. 만약 두 개의 자성금속의 강자성 모멘트가 정렬된다면, 스핀 분극상태는 두 재질들 내에서는 같으며 캐리어들은 그들 사이로 자유로이 이동할 것이다.
만일 두 개의 모멘트가 반대로 정렬되면, 그 상태는 반대로 표시되고(즉, 제 1 강자성층은 "위"(up)방향이고, 제 2 강자성층은 "아래"(down)방향이다.), 캐리어들은 자신들이 들어갈 수 있는 소수의 상태로 됨을 알 것이며, 높은 저항을 경험할 것이다.
이러한 현상은 이제 스핀 밸브 효과(spin-valve effect)를 참조하여 설명한다.
두 개의 자성층간의 저항을 단순히 측정할 때, 일반인은 그들의 자기 모멘트가 나란한지 아니면 나란하지 않은 지로써 결정할 수 있다.
본 발명은 메모리 소자의 기본으로 스핀 밸브 효과를 사용한다. 본 발명의 메모리 소자에서, 나란하고 나란하지 않는 두 개의 상태는 "0"과 "1"의 두 비트로 나타낸다. 물론 각 상태는 "0" 또는 "1"의 값으로 임의로 할당될 수 있는데, 나란한 상태가 "1"의 값으로 정해진다면 나란하지 않는 상태는 "0"으로 되며, 나란한 상태가 "1"의 값으로 정해진다면 나란하지 않는 상태는 "0"으로 된다. 메모리 소자의 상태는 저항을 측정함으로써 메모리 소자의 상태를 알 수 있게 된다.
스핀 밸브 효과에 대한 가장 오래된 연구는 전자가 자성층에 나란하게 전파되듯이 자성층들 사이로 산란되는 전자들에 관한 것이며 평면 전송(in-plane transport)을 측정하는 것이다.
이러한 최적이 아닌 배향은 상온에서 다층 샌드위치내의 저항 변경치가 △ R/R=0.45로 되었다. 본 발명은 층들과 수직으로 전류를 전파시키며(즉, 수직의 스핀 분극 전송), 효과를 최대화시키고, △R/R의 크기 증가를 이루게 한다.
이러한 최대화는 나란한 전송에서 비자성층들의 차단효과를 감소시키거나 제거시킨다.
나란한 전송시스템에서, 본 발명의 수직전송 시스템과 반대로 되면, 이들 차단효과는 상당한 스핀되지 않는 산란 표준시간을 발생케하여, 자기저항 효과를 감소시킨다.
스핀 분극 시스템의 유용한 자기저항 효과를 얻기 위하여, 분극 캐리어들은 그 휴식시간보다는 짧은 시간으로 메모리 소자를 통해 이동하여야 한다.
분극된 캐리어의 스핀을 반전시키는 구조(예를 들어 결핍이나 불순물로부터 산란하는 스핀-궤도; 영역별; 계면의 거침; 일정치 않은 자화; 및 크리스탈 구조 변경)는 복잡하고 이들 구조의 상호 작용은 완전히 이해되지는 않는다. 그렇지만, 대부분의 △R/R효과는 강자성층 내부에서 체적산란(bulk scattering)보다는 계면의 스핀산란으로부터 오는 것임이 명백하다. 그러므로, 본 발명에 따라 만들어진 어떤 메모리 소자의 강자성 및 다른층들은 가능한 얇아야 한다. 실제로 강자성 필름층 내에서는 단지 한 쌍의 원자층 두께만 소망하는 스핀 분극을 생성시키는데 필요로 되어진다. 또한 자성 및 비자성층들은 각각 가능하면 작아야 하며, 결핍자유구조(defect-free structures)내에는 고순도 재질을 내포한다. 결핍자유구조의 중요성은 Co/Ag과 같이 매치 되지 않는 시스템 보다는 스핀 분극 효과를 크게하는 잘 매치된 크리스탈 구조(Fe/Cr 및 Cu/Co)를 보이는 결과에 의해 지지된다.
본 발명은 자기 메모리 소자의 기하학적 구조와 그들을 결합시키는 2차원 어레이들의 두 개의 상이한 바람직한 방식을 기술한다. 비록 이들 접근방식이 스핀 밸브 효과에 기초한다 하여도, 제 1 접근방식은 반도체 기술에서의 양자도트와 유사한 샌드위치 구조를 사용하고, 제 2 접근방식은 자성금속 스트립들의 플레이너열을 사용한다.
전자의 구조는 고선명 리소그라피를 사용하여 가장 쉽게 제조되나, 후자의 구조는 그 자리에 초점을 맞춘 이온빔 밀링을 사용하여 가장 쉽게 형성된다.
제 1 접근방식에서, 자성 메모리 소자는 적어도 여러층의 수직으로 쌓여진 층들을 포함한다. 이러한 수직으로 쌓여진 층들의 한가지 단순한 예는 제 1도에서 볼 수 있으며 본 발명의 얼마간의 기본 개념을 설명하는데 사용될 수 있다.
제 1 도에 보인 메모리 소자 10는 바닥 전도 리드 12를 포함한다. 바닥 전도 리드 12의 상부 표면은 비자성, 금속 재질로 예를 들어 Cu로 된 층 11의 아래면을 지지하며 층 11의 아래면과 물리적으로 접촉한다. 비자성, 전도층 11의 윗 표면은 반강자성 금속(예를 들어 FeMn)층 14을 지탱하면서 물리적으로 접촉한다. 다음의 명세서와 청구 범위를 통하여, "위" (upper)와 "아래" (lower)라는 말은 서로간의 상대적인 면들을 구분하기 편리한 말로 사용됨을 이해할 것이다. 다음의 명세서와 청구 범위에서 사용된 "위"와 "아래" 어느 것도 중력계에 대한 어떤 소자의 배향을 의미하지는 않는다.
예를 들어 Co 같은 강자성 금속층 16의 아래면은 비자성, 전도층 11의 윗면에 안착되어 물리적으로 접촉한다. 알려진 일반적인 극성 수단을 사용하여 강자성층 16이 놓여지면, 그 층내의 자기 모멘트는 그 층의 평면 내에서 바람직한 배향 방향을 가질 것이다(즉, 스택(stack) 10의 인접층을 향하도록 그 층의 외부로 연장하지 않는다.). 반강자성층 14은 이러한 바람직한 배향중의 강자성층 16내에서 자기 모멘트의 배향을 "핀결합" (pin) 시키도록 작동한다. 이러한 핀결합은 보통 사용하는 동안 강자성층 16의 자기 모멘트 배향이 바뀌는 것을 본질적으로 막아 준다.
비자성층 18은 그 아래면이 강자성층 16의 윗면에 안착되어 물리적으로 접촉하고 상술한 스핀 밸브 효과에 요구되는 비자성층으로, 강자성층 사이에 안치토록 한다. 비자성층 18은 그 윗면이 강자성층 20을 지탱하며 물리적으로 접촉한다. 강자성층 20은, 극성을 갖는, 알려진 통상의 수단을 사용하여 적층되며, 그 층내의 자기 모멘트는 강자성층 16의 자기 모멘트에 대해 층의 평면 내에 있는 두 개의 바람직한 배향 방향, 예를 들어 나란한가와 나란하지 않는가,을 가질 것이다 (즉, 스택 10의 인접층들을 향해 층의 밖으로 연장되지 않는다.) 상부 전도 리드 22의 바닥면은 강자성층 20의 윗면에 안착되어 물리적으로 접촉한다.
사용시, 충분히 큰 전류 펄스(질문 펄스(interrogation pulse))를 바닥 전도 리드 12에 인가함은 각 강자성층들 16 및 20의 자기 모멘트들의 원래의 배향에 따라, 강자성층 16의 자기 모멘트와 나란한 정렬로부터 또는 나란한 정렬쪽으로 밀접케하고 바람직한 배향과 멀리 떨어진 강자성층 20내에서 자기 모멘트의 배향을 일시적으로 옮긴다.
메모리 소자 10을 리드하기 위하여, 바닥 전도 리드 12는 정전류 회로(외부 인가 펄스(도시하지 않음)에 의해 분배되지 않고 정전류로 남게 하는 회로) 내에서 상부 전도 리드 10과 전기적으로 바이어스 된다.
바닥 전도 리드 12와 상부 전도 리드 10사이의 저항은 측정된다. 이렇게 측정하는 동안, 작은 전류 펄스(질문 펄스)가 바닥 전도 리드 12와 상부 전도 리드 10사이에 인가된다. 이러한 질문 펄스는 가장 안정한 배향에서 멀리 강자성층 20의 자기 모멘트를 일시 옮기고 스택의 저항값을 바꾼다. 저항에서의 이러한 장애물은 회로내의 저항 곡선의 도함수를 측정하는 저항 측정 회로(도시하지 않음)에 의해검출된다. (저항의 증가대 저항의 감소) 상태가 "0" 값이고 상태가 "0" 값인 것은 메모리 소자 10을 사용하는 소자의 전자 회로(도시하지 않음)에 의해 명시된다.
비록 가장 큰 자기 저항 효과는 실제의 동작 소자를 위하여 강자성층 16,18의 자기 배향이 상호 나란하거나(정렬되거나) 나란하지 않거나(비정렬 되거나)하는 경우가 관찰되는 것이라 하여도, 제조 및 동작의 편리를 위해 자기 저항의 얼마간의 변경을 희생시키는 것이 종종 나을 수 있다.
예를 들어 제 3 도는 강자성층 메모리 소자들 50,52의 배향을 보여준다. 사이에 개재되는 비강자성층 53은 점선으로 나타낸다. 실선 화살표로 나타낸 바와 같이, 메모리 소자들 50,52의 바닥 강자성층 54은 같은 방향으로 핀결합 된 자기 모멘트를 각각 갖는다.
소자 50,52의 상부 강자성층 56,58은 각각 자기 모멘트를 위한 두 개의 바람직한 배향 방향을 갖도록 제조된다. 제 3 도의 구성에서, 이들 배향 방향은 상호 수직이다. 층 56에 실선 화살표로 보인 이들 바람직한 배향 방향들 중의 하나를 "0" 의 값으로 임의로 정한다. 층 58에 있는 실선 화살표로 보인 다른 방향은 "1" 의 값으로 임의로 정한다. 두 개의 모멘트 간의 각도가 같기 때문에 이들 두 배향 저항은 같다. 그러나 질문 전류 펄스(interrogating current pulse)가 각 메모리 소자 50,52의 바닥 전도체(제 1 도 참조)의 길이 아래로 전도되면, 전도체에 수직인 자계를 발생시켜 층 56,58 위에 작용케 할 것이다. 이러한 자계는 만곡된 점선 화살표로 표시한 방향으로 층 56,58의 배향을 회전시킬 것이다. 설명을 위하여, 이 회전 방향은, 비록 그 회전이 바닥이나 상부 전도체를 가로질러 인가되는 전류의극성을 반전시켜 반시계 방향으로 될 수 있다 하여도, 시계 방향으로 설명하였다.
메모리 소자 50,52의 자기 저항에 대한 회전 효과는, 그러나, 반대로 될 것이다. 층 56의 자기 모멘트는, 점선 화살표로 표시된 배향 방향으로 회전하며, 반정렬 상태에 밀접하게 되어, 소자 50을 가로지르는 자기 저항을 증가시킨다.
한편 이러한 같은 시계 방향 회전은, 점선 화살표가 나타내는 배향 방향으로 층 58의 자기 모멘트를 회전시키고, 정렬 상태에 밀접하게 되어, 소자 50을 가로지르는 저항을 감소시킨다. 이들 변경은 스택을 통하여 흐르는 전류량에 의해 쉽게 측정되며, 비트가 "0" 또는 "1" 로 되게 한다.
메모리 소자 50 또는 52에 비트를 세트(즉 라이트(write))시키기 위하여는, 동시의 전류 펄스(simultaneous current pulse)가 선택 소자를 교차시키는 상하 전류 리드들을 통하여 제공된다. 전류의 극성에 따라서, 자계는 "0" 또는 "1"의 비트를 남긴다. 제 2 도는 인접 소자들 사이의 누화(cross-talk)를 방지하도록 소자로부터의 주변 자계를 최소화시키는 바람직한 배열로된 메모리 소자 50, 52의 어레이 59를 보인다. 상부 전도 리드 60와 바닥 전도 리드 62는 그리드 패턴을 결정한다. 메모리 소자 50, 52는 상부 전도 리드 60가 바닥 전도 리드(bottom conducting lead) 62를 가로지르는 지점에서 샌드위치 된다. 어레이 59내의 메모리 소자 50,52의 다른 배열은 가능하다.
△R/R 효과는 일차적으로 계면 스핀 산란(interfacial spin scattering)으로부터 오기 때문에, 스핀 이완 길이 보다 작은 길이로 인가되는 계면을 최대화시켜, 다층 구조를 가지는 메모리 소자를 제공하는 것이 바람직하다. 이 결과 본 발명에따른 다층 메모리 소자는 비자성 재질층을 사이에 끼움으로써 서로 간격을 두고 경질자성 재질과 연질자성 재질층을 교대로 갖게 한다. 이러한 다층 구조에서는, 반강자성 핀층(antiferromagnetic pinning layer)이 사용될 수도 있으나, 꼭 필요한 것은 아니다.
제 4 도는 스핀 분극 캐리어들과 상호 작용하는 복수의 계면을 가지는 메모리 소자 100을 보인다. 메모리 소자 100의 구조는 제 1 도에 보인 메모리 소자 10의 구조와 유사하다. 기술되는 것을 제외하고는 유사한 구조는 유사한 기능을 수행하며, 적절한 재질과 크기를 선택할 때 본질적으로 같은 사항을 고려한다. 메모리 소자 100는 바닥 전도 리드 102를 포함한다. 바닥 전도 리드 102의 상부 표면은 비자성 재질의 층 104 저면을 지지하여 물리적으로 접촉시킨다. 선택적 반강자성층 101의 상부 표면은, 만약 존재한다면, 경질의 강자성 금속 층 106과 비자성 재질 층 104 사이에 샌드위치 되어 물리적으로 접촉한다.
만약 선택적 반강자성층 101이 없다면, 예를 들어 Co같은 경질 자성의 강자성 금속 층 106의 저면은 비자성 층 104의 윗면에 안착되어 물리적으로 접촉한다. 경질 강자성층 106은 알려진 일반적인 수단을 사용하여 쌓여지게 되며, 그 층내의 자기 모멘트가 그 층의 평면내의 바람직한 배향 방향을 갖게 할 것이다 (즉, 메모리 소자 10의 인접층을 향하여 그 층 밖으로 연장되지 않게 한다.)
비자성층 108의 아래면은 강자성층 106의 윗면에 안착되어 물리적으로 접촉하며 스핀 밸브 효과에 소요되는 비자성층으로 끼워지도록 작용한다.
비자성층 106의 윗면은 연질의 강자성층 110을 지탱하며 물리적으로 접촉한다.
강자성층 110은, 알려진 일반적인 수단을 사용하여 적재되며, 그 층내의 자기모멘트는 두 개의 바람직한 배향 방향을 갖게 한다. 이들 배향 방향은 그 층의 평면내에 있게 된다. (즉, 배향 방향들은 메모리소자 100의 인접층들을 향하여 그 층 밖으로 연장되지 않는다.) 전도성, 비자성 재질층 111의 바닥면은 강자성층 110의 윗면에 안착되어 물리적으로 접촉한다. 상부 전도리드 112의 바닥면 또한 강자성층 110의 윗면에 안착되어 물리적으로 접촉하며 전도성, 비자성 재질층 111의 위표면과 물리적으로 접촉한다.
메모리 소자 100는 경질(H형, 층 106) 및 연질(S형, 층 110)의 두 가지 형태의 강자성층을 교대로 사용한다. H형의 층은 높은 항전자계(coercive field)(적어도 바람직 하기는 약 100 Oe보다는 크다.) HH, 즉 자기적으로 경질(magnetically hard)을 갖는다. 반면에 S형의 층은 낮은 항전자계(100 Oe보다 작다.) HS, 즉 자기적으로 연질,을 갖는다. 이러한 배열을 사용하면, 경질 강자성층 106의 자화 방향을 고정시키고, 연질 강자성층 110의 자화를 단순히 반전시킴으로써 정렬된 상태에서 반정렬된 상태로 샌드위치 구조를 쉽게 바꿀 수 있다.
이러한 배열의 변경은 제 5a 및 5b도의 다층 스택 200에서 보다 잘 설명된다.
비록 스택 200 이 많은 층들을 가진다 하여도, 그 외에는 제 4도에 보인 메모리 소자 100의 스택과 형상 및 기능에 있어서 유사하다. 상부 전도리드와 바닥전도리드 없이, 또한 선택적 바닥층 없이, 제 5a 및 5b도에는 반강자성층을 보여준다. 강자성층 206, 210, 214 및 218은 경질("H"로 표시함) 및 연질("S"로 표시함) 재질로 교대로 위치된다. 각 쌍의 경질자성층 및 연질자성층(204/206; 206/208; 208/210) 사이에는 비자성 재질층 212, 214, 216이 각각 샌드위치 된다.
동작시, 메모리 소자는 200은 "0"(제 5a도)과 "1"(제 5b도) 비트를 자유로이 이루는 두 가지 정지 구조를 갖는다. 제 5a 및 5b도의 구성에서, 이들 각 구조는 반정렬 순서("반자성"(anti-ferromagnetic))이나, 위상은 반전된 위상을 갖는다.
즉, "0"비트는 좌측으로 모두 지시하는 경질층을 가지나, "1"비트는 우측으로 지시한다. 각 경우 연질층은 경질층과 반정렬(anti-aligned)된다.
스택을 질의하기 위하여는 인가된 펄스계에 나란하지 않게 배향된 연질층을 반전시키기에 충분한 펄스계 H > HS를 단순히 인가시킨다. 인가된 펄스는 경질층을 반전시키기에 충분한 크기이다. 만약 인가된 펄스자계 H가 연질층과 나란하지 않다면 이러한 반전은 저항변경 △R/R에 의해 수행될 것이며, 나란하다면 어떤 변경도 없게 된다. 펄스 "리드"계("read" field)는 오버레이 전류 구동라인(overlay current drive line)(도시하지 않음)에 의해 제공된다.
리드하거나 스위칭하는데 필요한 10 내지 100 Oe의 항전자계는 기존 기술의 증폭 최대치(amp peaks) 펄스에 의해 쉽게 수득된다. 한 비트를 "라이트"하기 위하여, 펄스계가 H > HH와 같이 증가되면 경질층은 반전될 것이다. 다층 시스템은 반 정렬 상태로 항상 복귀시킬 수 있는바, 이는 모든 자성층들의 자속마개(fluxclosure)를 제공하는 것은 최소 에너지 상태이기 때문이다. 만약 필요하다면, 낮은 레벨의 펄스 HH> H > HS는 경질층들의 상태를 바꾸지 않고 모든 연질층들을 회복 시키는데 제공될 수 있다.
제 5a 및 제 5b도에 보인 두 개의 반정렬된 닫힘(closed) 자성회로의 정지구조는 소자들로부터 주변자계를 제거시키는데 매우 중요하다.
질의 하는 동안에는, 펄스 주변 자계를 생성시키는 순간적인 정렬이 생긴다. 이 자계의 크기는 이웃소자의 구획접근(closet approach) 즉 최대 조립 밀도를 제한 할 것이다.
이 문제에 대한 가장 올바른 기술적 해결은 인접 소자로 나가는 것을 막고 주변 자계 다발선 들을 모아 구동선 위의 상부 스택에서 연질자성 "키퍼"(keeper) 분로(shunt)를 제공하는 것이다. 더욱 진보된 단계에서 일정치 않은 주변 자계는 그 층들의 자기 모멘트를 낮게 하면 감소될 수 있다. 그리하여, 연질 및 경질층 자체는 모멘트 이동 자성 재질의 초박형층들을 포함하는 3층 구조로써 제조될 수 있다. 예를 들어, 순수 모멘트를 갖지 않은 반강자성 마그네트, FeMn은 결합을 바꾸어 인접 자성층을 자기적으로 핀결합 시킬 수 있다고 알려져 있다. 모든 스핀 전송 효과는 본질적으로 계면의 분극에 의해 결정되므로, "경질"층이나 층들은(Co/FeMn/Co)나 (Fe/FeMn/Fe)의 샌드위치 구조로 구성될 수 있다. Co 나 Fe의 높은 분극 계면층들의 분극은 200 Oe의 자계 이하의 방향에서 고정된다. 유사하게 연질층은 (Fe/FeNi/Fe)이나 (Co/FeNi/Co)으로 형성될 수 있다. FeNi(퍼말로이)층은 매우 연질이고, 쉽게 스위치되나, 모멘트가 작고 작은 주변 자계(little fringing field)를 갖는다.
제 6도는 나란한 전류 이송바(current carrying bars) 306, 308들의 두 가지 독립 어레이 302, 304로 이루어진 단순한 매트릭스 300을 보여준다. 바람직하기는 어레이 302, 304는 상호 약 90° 로 배향된다. 어레이 302의 전류 이송바 306은 어레이 304의 전류 이송바 308과 바로 접촉치 않고 위에 있다. 어레이 302, 304를 이루는 전류 이송바 306, 308는 그 바 사이에 샌드위치된 스택 메모리 소자 310에 의해 그 교차점에서 연결된다. 이들바 306 또는 308의 일단에서 어떤 주어진 소자로 오는 질의(interrogation) 전류는 그 소자를 통하여 이동하며 각 다른 접촉바 308 또는 306의 일단을 통하여 이동한다. 바 306, 308의 다른 단말은 위치에너지의 저하(potential drop)를 측정하는 리드를 제공하여 회로내의 리드 저항을 제거시키는 진정한 4-포인트 프로브 측정을 제공케 한다.
설명만을 위하면, 제 6도에는 질의 전류 312를 보이고(전류 흐름 방향을 나타내는 화살표로 "J"로 표기하여 보임), 일단 314를 통하여 들어가며, 스택 310을 통하여 흐르고, 어레이 304의 전류 이송바 308의 말단 316을 통해 배출한다. 저항은 단 314, 316의 방향이 각각 반대인 실시예에서 사용된 특정 전류 이송바들의 각단 320, 322에서 측정된다.
제 6도의 X-Y 매트릭스에서 단일 소자의 사실적 측정을 위하여는, 병렬 전도 통로(parallel path of conductor)를 제거시켜야 한다. 이들 목표는 전류가 전류바를 통하여 스택으로 들어가는 그 전류바의 위 아래에서, 전류바들에 대한 접점을이루는 스택의 일단에 다이오드 필름 소자 322를 제공함으로써 완성된다. 이러한 배열은 모든 전류가 그 소자를 통해 일방향으로 통과케 하므로 어떤 경쟁전류도 막을 수 있을 것이다.
제 7도는 각 교차점에 스택 메모리 소자 406을 사용하여 5개의 오버레이바 404에 의해 교차되는 하나의 아래쪽 베이스바 402로 이루어지는 5-비트 워드 트리 400를 보인다.
제 8 도 내지 11도는 본 발명에 따른 메모리 소자를 만들기 위한 하나의 실시 방법을 설명한다. 제 8 도에 보인 바와 같이 웨이퍼 500는 상부 전도층 501을 포함하고 자성 다층 구조 502는 절연 기판 506 위의 씩(thick)베이스 전도층 504위에 일차로 적층된다. 제 8 도의 구성에서, 절연 기판 506은 실리콘 산화막 510위에 실리콘 508이 있다. 물론 설명한 기판이 본 발명에서 한정되는 것은 아니다. 전자 메모리 소자 제조에 사용되는 다른 절연 기판이 사용될 수 있다.
다음, 제 9 도에 보인 바와 같이 포토레지스트층 502가 전도층 501위에 도포되고 라인 514(주로 약 1㎛ 두께이다)는 일반적인 포토리소그라피 방식에 의해 저항이 정해진다. 그러면 제 10 도에 보인 바와 같이, 라인 514에 의해 노출된 다층 506 부분은 절연 기판 506 아래쪽으로 이온 주입되고, 포토레지스트층 512를 제거시킨다.
이어 제 11 도에 보인 바와 같이 제 10 도에 보인 윗면에 폴라아미드, SiO 또는 SiNi 같은 절연층 516으로 평탄화(planarized)시킨다. 이 표면은 적절한 에칭이나 밀링 기술에 의해 라인 514의 표면에 대해 아래로 가도록 평탄화 된다. 상이한 포토레지스트 재질층 519는 금속 라인 514와 절연층 516의 윗표면에 의해 형성된 평면 위로 도포된다. 라인 518(주로 약 1미크론 폭의 배열로)은 금속 라인 514(제 12도)에 수직으로 포토레지스트층 519내에 제한된다. 전도 금속을 사용하여 라인 518을 채우도록 전도금속을 배치시킨다.
포토레지스트층 518이 제거된 다음, 전도금속라인 520이 남아 금속 라인 514의 상부면과 접촉한다.
제 14a도와 제 14b도는 본 발명에 따른 플레이너 메모리 소자 700를 도시한 것이다.
이 구성에서, 전도 통로(conducting path)는 소자 700의 평면내에 완전히 있다. 전도층 702, 704는 강자성층 706, 708이 반강자성층 710과 샌드위치 상태로 된 다층구조와 샌드위치 상태로 된다. 본 발명의 다른 구성으로, 강자성층 706은 핀결합되고 (바이어스 극성을 바꾸고, 층 706, 702와 접촉하며 사이에 샌드위치되는 반강자성층(도시하지 않음)을 주로 사용함, 강자성층 708은 두 가지의 바람직한 배향방향을 갖도록 제조된다(제 14a도와 제 14b도). 이 구성에서는 강자성층 706만이 전도통로와 수직으로 배향된 자기 모멘트를 갖는다. 제 14a도 및 14b도의 강자성 메모리 소자 동작은 제 1도 구성 설명과 유사하다. 또한 본 발명에 따른 플레이너 메모리 소자는 수직의 소자 설계에 유용한 모든 변경을 수용하고 모든 재질을 사용하도록 된다. (예를들어 "경질" 및 "연질" 강자성층을 교대로 사용하는 것)
제 15도는 본 발명에 따른 플레이너 강자성 소자 700의 랜덤 엑세스 X-Y 어레이 800을 보인다. 서비스 라인 802는 전도층 704의 윗면에서 메모리 소자 700과접촉하고, 서비스 라인 804는 전도층 702의 아래면을 접촉시킨다. 소자의 대각 어레이는 서비스 라인 802, 804의 오버랩을 최소화시킨다.
서비스 라인 802, 804 및 전도체 702, 704는 통상의 제조와 증착공정에 의해 쉽게 제조될 수 있다. 층 710에 의해 밀접히 분리된 층 706, 708을 포함하는 다층 구조는, 예를 들어 진공을 사용하는 공정과 같이, 오염 없는 계면(contamination free interface)을 제공하는 기술에 의해 제조되어야 한다.
제 16a, 16b, 16c 및 16d도는 제 15도에 보인 플레이너 자성 메모리 소자 어레이를 제조하는데 유용한 진공을 사용한 라인 공정을 보인다. 절연기판 804위에서 서비스 라인(제 16a-16d도에는 라인 802만 보임) 격자를 준비한 다음, 스트립 메모리 소자가 그위에 제조되는 전도패드 806(주로 Cu)을 남긴다. 웨이퍼 900을 포토레지스트층 902로 전체를 덮고 진공챔버(도시하지 않음)에 안치시킨다. 강자성 스트립 704, 706의 트렌치 904, 908위치는 상부표면기판 804쪽으로 선택 절단되거나 이온빔이 제공된다(제 16b도). 제 16c도에 보인바와 같이, 강자성 금속(예를들어 Co)층 904는 노출된 Cu벽 702a, 704a와 전기적으로 좋은 접촉을 할 수 있도록 완전히 트렌치 906, 908을 채우게끔 조심스레 적층된다. 웨이퍼 900은 진공챔버에서 제거시켜, 포토레지스트 층 902를 제거시킨 다음, 층 904에서 초과 강자성 금속을 제거시키고 스트립 메모리 소자 700을 남긴다.
본 발명에 따른 강자성 랜덤 엑세스 메모리 소자는, 제 17도에 보인 바와 같이, 원형 구조를 사용하는 것을 또한 이해할 수 있게 될 것이다. 하나의 원형 구조 1000에서, 최외주링 1002는 전도성 비자성금속이다. 전도층 또는 라인 1004(예를들어 고체로드, 중공 튜브, 원형링, 또는 고체 도트)는 원형 중앙에 위치된다. 강자성층 1006, 1008쌍, 전도성 비자성 금속층 1010을 샌드위치시키는 각쌍은 최외주층 1002와 최내주층 또는 라인 1004사이에 안치된다. 각 강자성층 1006, 1008은 극성을 가지며 자기모멘트 μ의 축은 시계 방향이나 반시계방향이 되도록 배향된다. 최외주 강자성층의 자기모멘트를 핀결합(pin)시키기 위하여는 반강자성층 1112가 최외주 전도층과 최외주 강자성층 사이에 위치될 수 있다. 이 배열에서, 방사 전류흐름 J에 대한 소자의 저항은, 강자성층 1006, 1008의 자기모멘트 μ가 같은 방향으로 모두 배향되는지 (시계방향 또는 반시계 방향), 즉 정렬되는지, 또는 강자성층 1006, 1008의 자기모멘트 μ가 시계방향과 반시계방향 및 반시계방향 배향 사이에서 순차로 변하는지, 즉 보인 바와 같이 정렬되지 아니하는지에, 따른다.
다른 원형 구조로(제 18도), 메모리 소자는 스택 2000(비자성 금속), 2004(강자성, 자기모멘트 μ는 화살표로 보임), 2006(비자성 금속), 2008(강자성, 자기 모멘트 μ는 화살표로 보임), 2011(비자성 금속), 자화방향을 바꾸거나 같도록(보임)하는 강자성층(2004, 2008), 제 4도와 유사하게 스택의 자기저항을 질의하기 위한 상부 및 바닥스택 2000의 전기접점 2010, 2012를 가지는 스택 2000으로 이루어진다. 스택의 중간은, 그러나, 절연층 2014에 의해 자신을 스택소자와 절연시키는 전도 "로드" 2013으로 대치되었다.
필요하거나 소망할 경우, 반강자성층 2016은 비자성층 2002와 강자성층 2004 사이에 샌드위치 된다. 전류 흐름 J은 스택소자를 통해 축방향을 이룬다.
환상의 상기 구조에서 자기소자는, 제 1 구조에서는 중공실린더, 제 2 구조에서는 중공와셔의 폐쇄 자기회로(closed magnetic circuit)가 되도록 구성된다. 이들 폐쇄 자기회로는 어떤 주변 자계도 갖지 않으므로 매우 밀접하게 조립되도록 인접 메모리소자를 허용가능케 한다. 각각의 경우, 하나의 소자에 정보를 라이트하기 위하여, 자속은 환상의 자기 성분 내의 자속에 나란하거나 나란하지 않은 회로 패턴으로 발생되어야 한다.
이를 위한 한가지 길은 중앙 전기 전도체(1004 또는 2013)를 경유하는 것이다. 물론 다른 기술이 이러한 동작을 얻기 위하여 실현 될 수 있다. 본 발명에 따른 강자성 층은 어떤 강자성 재질로 만들어 질 수 있다. 예를 들어 강자성 층은 Fe, Co, Ni 또는 그 합금 (노르만 씨. 쿤(Koon)이 발명한 미국특허 제 4402770호 및 제 4402043호에 기술된 자성 합금과 퍼멀로이를 포함하고, 여기서는 그 전부를 조합함) 이 될 수 있다.
비강자성층은 전기적으로 전도성인 비 강자성 금속, 예를 들어 Cu, Pt, Ag, Au 및 그 합금이 될 수 있다. 만약 경질 및 연질의 강자성 층이 사용된다면, 경질 자성 재질은 예를 들어 Co, Fe 또는 그 합금 (노르만 씨. 쿤(Koon)이 발명한 미국 특허 제 4402770호에 기술된 경질, 초자성 합금을 포함함.)이 될 수 있고, 연질 자성 재질은 예를 들어 Ni, Fe, Co 및 그 합금 (노르만 씨. 쿤(Koon)이 발명한 미국 특허 제 4409043호에 기술된 연질 자성 재질과 퍼말로이를 포함함.) 이 될 수 있다.
반강자성층은, 만약 사용한다면, 예를 들어, Cr, Mn 또는 그 합금 즉, FeMn 또는 희토류 금속이 될 수 있다.
전형적으로, 본 발명에서 사용된 강자성층은 약 10Å에서 100Å의 두께를 가지며, 바람직하게는 제조의 편리를 위해 약 50Å에서 100Å이 좋다.
유사하게, 본 발명에서 사용된 비강자성층은 10Å에서 100Å의 일반 두께를 가지며, 바람직하게는 제조의 편리를 위해 50Å에서 100Å이 좋다.
상술한 제조 기술에서, 사용된 포토레지스트 재질과 절연층은 특히 구분하지 않는다. 전자공학적 제조시 주로 사용된 어떤 절연재질과 어떤 포토레지스트 재질은 이들 제조 기술이 유용하여야 한다.
명백히 본 발명의 변경 및 모방은 상기 기술의 관점에서 가능하다. 그러므로 첨부 청구범위의 관점내에서 본 발명은 특히 기술된 것 외에도 실행될 수 있음이 이해될 것이다.
Claims (21)
- 제 1 강자성층 및 제 2 강자성층, 상기 제 1 제 2 강자성층 중의 적어도 한 층은 상기 제 1 및 제 2 강자성층 중의 적어도 한 층과 코플레이너(co-planar) 결합되는 자기 모멘트를 가지며;상기 제 1 및 제 2 강자성층 사이에 샌드위치 되는 비자성 금속층;상기 강자성 랜덤 엑세스 메모리 소자 일단의 제 1 단 비자성 전도층;상기 불휘발성 강자성 랜덤 엑세스 메모리 소자 반대단의 제 2 단 비자성 전도층;상기 제 1 자성층에서 상기 비자성 금속층을 통하여 상기 제 2 자성층으로 전류를 흐르게하는 전도 통로를 한정하며, 전도 통로는 상기 제 1 및 제 2 강자성층들 중의 적어도 한 층의 상기 모멘트와 수직을 이루는 상기 제 1 및 제 2 단 전도층을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 1 항에 있어서,상기 제 1 및 제2 강자성층, 및 상기 비자성 금속층은 각각 약 10Å 내지 100Å의 두께를 갖는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 2 항에 있어서,상기 제 1 및 제 2 강자성층, 및 상기 비자성 금속층은 각각 약 50Å 내지100Å의 두께를 갖는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 1 항에 있어서,상기 제 1 및 제 1 강자성층은 Fe, Co, 또는 Ni를 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 1 항에 있어서,상기 비자성 금속층은 Cu, Pt, Ag 또는 Au을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 1 항에 있어서,상기 제 1 강자성층은 윗면과 아래면을 가지며, 또한 상기 제 1 자성층과 상기 제 1 단부 전도층 사이의 반간자성층, 상기 반강자성층은 윗면 및 아래면을 가지며, 상기 반강자성층의 윗면은 상기 강자성층의 아래면과 물리적으로 접촉하며, 상기 반강자성층은, 상기 강자성층의 평면 내의 상기 자기 모멘트의 배향과, 상기 강자성층과의 결합을 바꾸어, 핀결합하고;상기 제 2 강자성층은 적어도 두 개의 바람직한 자기 배향축을 가지고, 그 중 적어도 하나의 배향은 상기 제 2 강자성층의 평면 매에 있는 것을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 6항에 있어서,상기 반강자성 금속은 Cr 또는 Mn을 포함하는 불휘발성 강자성 랜덤엑세스 메모리 소자
- 제 6항에 있어서,상기 반강자성 금속은 FeMn인 불휘발성 강자성 랜덤 엑세스 메모리 소자
- 적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자로된 제 1열; 윗면 및 아래면을 가지며,(i) 제 1 및 제 2 강자성층, 상기 제 1 및 제 2 강자성층 중의 한 층은 상기 제 1 및 제 2 강자성층 중의 적어도 한 층과 코플레이너(co-planar)상태를 이룬 자기 모멘트를 가지며;(ii) 상기 제 1 및 제 2 강자성 사이에 샌드위치된 비자성 금속층을 포함하는 상기 각 불휘발성 강자성 랜덤 엑세스 메모리 소자;상기 제 1열에서 상기 각 적어도 2개의 불휘발성 강자성 랜덤 엑세스 메모리 소자의 상기 윗 표면을 가로질러 연장하며 물리적으로 접촉하는 제 1 전도리드;상기 제 1열에서 상기 강자성 랜덤 엑세스 메모리 소자의 제 1층의 아래면에서 상기 제 1열에 상기 적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자의 그 제 1층만 가로질러 연장하고 물리적으로 접촉하며, 상기 제 1 전도리드를 가로지르나 접촉하지 않는 제 2 전도리드, 상기 제 1 및 제 2 전도리드는 상기 제 1자성층에서 상기 비자성 금속층을 통하여 상기 제 2자성층으로 전류가 흐르는 전도통로를 이루고, 상기 전도통로는 상기 제 1 강자성층의 상기 자기 모멘트에 수직인 것을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자 어레이
- 제 9항에 있어서,상기 제 1열에 있는 상기 불활성 강자성 랜덤 엑세스 메모리 소자의 상기 제 2층 아래면에서 상기 적어도 두 개의 불활성 강자성 랜덤 엑세스 메모리 소자의 제 2 층만 가로질러 연장하고 물리적으로 접촉하며, 상기 제 1 전도리드를 가로지르나 접촉하지는 않는 제 3 전도리드를 또한 포함하는 어레이
- 제 10항에 있어서,적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자;상기 제 2열에 있는 적어도 두 개의 불활성 강자성 랜덤 엑세스 메모리 소자의 상기 윗 표면을 가로질러 연장하며 물리적을 접촉하나, 상기 제 1열에 있는 상기 적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자와는 물리적으로 접촉치 않는 제 4 전도리드;상기 제 2열에 있는 상기 강자성 랜덤 엑세스 메모리 소자 아래면에서 상기 제 2 열에 있는 상기 적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자의 제 1층만 가로질러 연장하며 물리적으로 접촉하는 상기 제 2 전도리드;상기 제 2열에 있는 상기 강자성 랜덤 엑세스 메모리 소자의 상기 제 2층의아래면에서 상기 제 2열에 있는 적어도 두 개의 불휘발성 강자성 랜덤 엑세스 메모리 소자의 제 2층만 가로질러 연장하고 물리적으로 접촉하는 상기 제 3 전도리드를 또한 포함하는 어레이.
- 제 11항에 있어서,상기 제 1 및 제 4 전도리드들은 서로 나란하며, 상기 제 2및 제 3 전도리드는 서로 나란하고, 상기 제 1, 제 2, 제 3및 제 4 전도리드는 선택적으로 그리드를 이루는 어레이.
- 제 12항에 있어서,상기 제 1 및 제 4 전도리드는 상기 제 2 및 제 3 전도리드에 본질적으로 수직으로 연장하는 어레이.
- 제 1항에 있어서,상기 제 1 강자성층은 윗면 및 아래면을 가지고 자기적으로 경질이고;제 2 강자성층은 윗면 및 아래면을 가지고 자기적으로 연질이고;상기 강자성 랜덤 엑세스 메모리 소자의 일단에서 제 1 단 전도층;상기 불휘발성 강자성 랜덤 엑세스 메모리 소자 반대편의 제 2 단 전도층;상기 제 1 및 제 2 단 전도층은 상기 제 1자성층에서 상기 비자성 금속층을 통해 상기 제 2자성층으로 흐르는 전류의 전도통로를 이루며, 상기 전도통로는 상기 적어도 한 층의 상기 제 1 및 제 2 강자성층의 상기 자기 모멘트에 수직이고;상기 제 1 강자성층은 상기 제 1 강자성층의 평면내에서 자기 배향축을 가지며; 및상기 제 2 강자성층은 상기 제 2 강자성층의 평면내에서 자기 배향축을 가지는 불휘발성 강자성 랜덤 엑세스 메모리 소자.
- 제 14항에 있어서, 상기 제 1 강자성층은 적어도 100 Oe의 항자계(coercive field)를 가지며 상기 제 2 강자성층은 100 Oe보다 작은 항자계를 가지는 불휘발성 강자계 랜덤 엑세스 메모리 소자.
- 제 1 강자성 및 제 2 강자성층, 상기 제 1 및 제 2 강자성층 중의 적어도 한층은 상기 제 1 및 제 2 강자성층중의 적어도 한 층과 코플레이너 상태인 자기 모멘트를 가지고;상기 제 1 및 제 2 강자성층 사이에 샌드위치되는 비자성 금속층;상기 다층 구조의 윗단면을 이루는 제 1 단전도층; 및상기 다층 구조의 아래단면을 이루는 제 2 단전도층을 포함하는 다층구조를 절연 기판의 윗면에 적층시키고;상기 다층 구조의 윗면 위로 제 1 포토레지스트층을 적층시키고;상기 제 1 포토레지스트층에 제 1라인세트를 포토리소그라피 같이 형성하고;상기 절연기판 윗면의 대응부를 노광시켜 상기 라인을 이루는 상기 제 1 포토레지스트층의 상기 부분을 선택적으로 제거시키고;상기 절연기판의 상기 윗면에 상기 다층구조의 라인 윗면을 가지는 조립품을 제공하도록 상기 제 1 포토레지스트층을 제거하며;상기 조립품의 윗면을 평탄화(planarize)시키도록 절연층을 적층하고;상기 평탄화면 위에 제 2 포토레지스트층을 적층하고;상기 제 3포토레지스트층에 라인을 포토리소그라피 같이 형성하고, 상기 제 2 포토레지스트층내의 상기 라인은 상기 다층구조의 상기 라인을 가로지르며;상기 제 2 포토레지스트층내에 상기 라인들을 채우도록 상기 제 2 포토레지스트 층위에 전도 금속층을 적층하고;상기 제 2 포토레지스트층을 제거하는 단계들을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리 소자 제조방법.
- 제 16항에 있어서, 상기 제 1 포토레지스트층 부분은 이온 밀링(ion-milling)에 의해 선택적으로 제거되는 방법.
- 제 16항에 있어서, 상기 제 1 및 제 2 강자성층은 Fe, Co 및 Ni을 포함하는 방법.
- 제 16항에 있어서, 상기 제 1 및 제 2 강자성층은 한 층은 경질 강자성 금속이며 상기 제 1 및 제 2 강자성층 중의 다른 한 층은 연질 강자성 금속인 방법.
- 제 19항에 있어서, 상기 경질 자성 금속은 적어도 100 Oe의 항자계를 가지고, 상기 연질 자성 금속은 100 Oe 이하의 항자계를 갖는 메모리 소자.
- 제 1 및 제 2 강자성층, 상기 제 1 강자성층은 상기 제 1 강자성층의 적어도 한 층과 코플레이너 결합되는 자기 모멘트를 가지고, 상기 제 2 강자성층은 두개의 바람직한 배향축을 가지며, 상기 바람직한 배향축중의 하나는 상기 바람직한 다른 배향축보다 상기 제 1 강자성층의 상기 자기 모멘트와 나란하게 정렬되며;상기 제 1 및 제 2 강자성층 사이에 샌드위치되는 비자성 금속층;상기 불휘발성 강자성 랜덤 엑세스 메모리 소자 일단의 제 1 단 비자성 전도층;상기 불휘발성 강자성 랜덤 엑세스 메모리 소자 반대단의 제 2 단 비자성 전도층을 포함하는 불휘발성 강자성 랜덤 엑세스 메모리에 "0" 또는 "1"로 데이타 비트를 세팅하고;상기 두 개의 바람직한 배향축중의 한 축을 따라 상기 제 2 강자성층의 상기 자기 모멘트를 세트시키는 자계에 상기 불휘발성 강자성 랜덤 엑세스 메모리 소자를 노광시키고;상기 제 1 및 제 2 강자성층의 적어도 한 층에서 상기 자기 모멘트에 수직인 통로를 따라, 상기 비자성 금속층을 통해 그리고 상기 제 1 및 제 2 강자성층을 통해, 상기 제 1 및 제 2 단 전도층 사이에, 상기 노광된 불활성 랜덤 엑세스 메모리소자를 가로지르는 정전류를 통과시키고;상기 전류에 상기 불활성 강자성 메모리 소자의 저항을 감시하고;상기 제 1 단 전도층 및 상기 제 2 전도층 사이에서, 상기 저항을 감시하면서 전류펄스를 인가하여 상기 불휘발성 강자성 랜덤 엑세스 메모리 소자를 질의하고, 상기 전류펄스는 배향 세트축에서 상기 제 1 강자성층의 상기 자기 모멘트와 나란한 정렬로부터 또는 정렬로 밀접한 배향으로 상기 제 2 강자성층의 상기 자기 모멘트를 적어도 일시에 치환시킬 만큼 충분히 크며;상기 펄스동안 상기 불휘발성 랜덤 엑세스 메모리 소자를 가로지르는 저항변동은 상기 불휘발성 강자성 랜덤 엑세스 메모리 소자가 "0" 또는 "1"로 세트되는지를 지시하는 단계들을 포함하는 디지탈 데이타 저장 방법.
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