KR100418719B1 - Pumping circuit for flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치의 펌핑 회로에 관한 것으로, 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로가 제시된다.The present invention relates to a pumping circuit of a flash memory device, and to generating a high voltage applied to an output terminal and a drain terminal of a gate pumping circuit for generating a high voltage applied to a gate terminal for performing a program operation of a flash memory cell. By switching the output terminal of the drain pumping circuit through the switching means, it is possible to prevent an increase in program time of the low power flash memory cell, to prevent unnecessary power consumption, and to increase the size of the capacitor constituting the pumping circuit. A pumping circuit of a flash memory device that can reduce the memory chip size is presented.
Description
본 발명은 플래쉬 메모리 장치의 펌핑 회로에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로에 관한 것이다.The present invention relates to a pumping circuit of a flash memory device, and more particularly, to generate a high voltage applied to an output terminal and a drain terminal of a gate pumping circuit for generating a high voltage applied to a gate terminal for performing a program operation of a flash memory cell. By switching the output terminal of the drain pumping circuit through the switching means, it is possible to prevent an increase in program time of the low-power flash memory cell, to prevent unnecessary power consumption, and to increase the size of the capacitor constituting the pumping circuit. The present invention relates to a pumping circuit of a flash memory device capable of reducing a flash memory chip size.
일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다. 이러한 플래쉬 메모리 셀에 데이터를 저장하는 프로그램을 실시하기 위해서는 게이트 단자와 드레인 단자 각각에 포지티브 고전압을 인가하여야 한다. 이와 같이 프로그램 동작을 수행하기 위한 포지티브 고전압을 생성하기위해 펌핑 회로를 이용하여 전원 전압을 펌핑한다. 따라서, 플래쉬 메모리 장치는 셀의 프로그램을 위해 두개의 펌핑 회로를 사용하는데, 일반적인 펌핑 회로의 구성 및 그 구동 방법을 도 1 및 도 2를 이용하여 개략적으로 설명하면 다음과 같다.In general, a flash memory cell can secure nonvolatile characteristics, electrical erase, and program characteristics at the same time. This advantage is applied to various semiconductor memory devices. In order to implement a program for storing data in such a flash memory cell, a positive high voltage must be applied to each of the gate terminal and the drain terminal. As such, the power supply voltage is pumped using a pumping circuit to generate a positive high voltage for performing the program operation. Accordingly, the flash memory device uses two pumping circuits for programming a cell. A configuration of a general pumping circuit and a driving method thereof will be described below with reference to FIGS. 1 and 2.
도 1은 일반적인 플래쉬 메모리 장치의 펌핑 회로의 개략도이고, 도 2는 도 1의 동작을 나타낸 그래프이다. 도시된 바와 같이 일반적인 펌핑 회로는 전원 단자(Vcc)와 출력 단자(Vout) 사이에 다수의 다이오드(D1 내지 D4)가 접속되며, 각 다이오드(D1 내지 D4) 사이에는 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)에 따라 전하를 차지하는 다수의 캐패시터(C1 내지 C4)가 접속된다. 즉, 제 1 다이오드(D1)와 제 2 다이오드(D2) 사이의 제 1 노드(N1)에 제 1 클럭 신호(CLK1)에 따라 전하를 차지하는 제 1 캐패시터(C1)가 접속되고, 제 2 다이오드(D2)와 제 3 다이오드(D3) 사이의 제 2 노드(N2)에 제 2 클럭 신호(CLK2)에 따라 전하를 차지하는 제 2 캐패시터(C2)가 접속되는 구성이 반복되어 펌핑 회로가 구성된다.1 is a schematic diagram of a pumping circuit of a general flash memory device, and FIG. 2 is a graph illustrating the operation of FIG. 1. As illustrated, a general pumping circuit includes a plurality of diodes D1 to D4 connected between the power supply terminal Vcc and the output terminal Vout, and the first clock signal CLK1 and each diode D1 to D4. According to the second clock signal CLK2, a plurality of capacitors C1 to C4 which take charge are connected. That is, the first capacitor C1 that occupies charge in accordance with the first clock signal CLK1 is connected to the first node N1 between the first diode D1 and the second diode D2, and the second diode ( The pumping circuit is configured by repeating the configuration in which the second capacitor C2 that charges the charge is connected to the second node N2 between the D2 and the third diode D3 according to the second clock signal CLK2.
상기한 바와 같이 구성되는 일반적인 펌핑 회로는 도 2에 도시된 바와 같이 제 1 클럭 신호(CLK1)가 활성화되면 제 1 및 제 3 노드(N1 및 N3)가 소정 전위로 상승하고, 제 2 클럭 신호(CLK2)가 활성화되면 제 2 및 제 4 노드(N2 및 N4)가 소정 전위로 상승한다. 즉, 제 1 또는 제 2 클럭 신호(CLK1 또는 CLK2)에 의해 제 1 내지 제 4 캐패시터(C1 내지 C4)의 캐패시턴스에 따른 전하가 제 1 내지 제 4 노드(N1 내지 N4)를 각각 차징한다. 이러한, 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 제 1 내지 제 4 노드(N1 내지 N4)에 차징된 전하는 제 2 내지 제 4다이오드(D2 내지 D4)를 통해 다음단으로 전달되어 출력된다. 따라서, 최종적인 출력 전압(Vout)은 캐패시터의 접속수에 따라 달라지게 된다.In the general pumping circuit configured as described above, when the first clock signal CLK1 is activated as shown in FIG. 2, the first and third nodes N1 and N3 rise to a predetermined potential, and the second clock signal ( When CLK2 is activated, the second and fourth nodes N2 and N4 rise to a predetermined potential. That is, charges according to capacitances of the first to fourth capacitors C1 to C4 are charged by the first or second clock signals CLK1 or CLK2, respectively. Charges charged in the first to fourth nodes N1 to N4 according to the first and second clock signals CLK1 and CLK2 are transferred to the next stage through the second to fourth diodes D2 to D4 and output. do. Therefore, the final output voltage Vout depends on the number of capacitors connected.
상기와 같이 구성 및 구동되는 펌핑 회로를 이용하여 플래쉬 메모리 셀의 프로그램을 위한 전압을 생성하는 플래쉬 메모리 장치에서는 게이트 단자에 인가되는 전압을 생성하는 펌핑 회로가 드레인 단자에 인가되는 전압을 생성하는 펌핑 회로보다 높은 전압 레벨을 만들어야 한다. 즉, 플래쉬 메모리 셀의 프로그램을 위해서는 게이트 단자에 드레인 단자보다 높은 전압을 인가해야 한다. 이때, 드레인에 인가되는 전압을 생성하는 펌핑 회로는 원하는 전압에 먼저 도달하고, 게이트에 인가되는 전압이 원하는 전압으로 상승할 때까지 펌핑 동작을 계속한다. 따라서, 원하는 전압을 생성한 펌핑 회로도 불필요하게 동작되므로 필요없는 전력이 소모되고, 게이트에 인가되는 전압이 원하는 전압이 될 때까지 시간이 소모되므로 프로그램 시간이 길어지게 된다.In a flash memory device that generates a voltage for programming a flash memory cell by using the pumping circuit configured and driven as described above, a pumping circuit generating a voltage applied to a gate terminal generates a voltage applied to a drain terminal. Higher voltage levels must be made. That is, to program the flash memory cell, a voltage higher than the drain terminal must be applied to the gate terminal. At this time, the pumping circuit for generating a voltage applied to the drain reaches the desired voltage first, and continues the pumping operation until the voltage applied to the gate rises to the desired voltage. Therefore, the pumping circuit that generates the desired voltage is also operated unnecessarily, so unnecessary power is consumed, and the program time is long because time is consumed until the voltage applied to the gate becomes the desired voltage.
상기와 같은 문제점을 기존에는 개선하기 위해 펌핑 회로의 캐패시터 사이즈를 크게 하거나 클럭 주기를 줄이는 방법을 사용하였다, 그러나, 이러한 방법을 사용하면 원하는 고전압을 생성하기 위해 많은 전력이 소모된다. 이런 현상은 저전력으로 가면서 더욱 심각하다. 뿐만 아니라 펌핑 회로의 캐패시터 사이즈를 증가시키면 메모리의 사이즈를 증가시키게 된다.In order to solve the above problem, a method of increasing the capacitor size of the pumping circuit or reducing the clock period has been used. However, using this method consumes a lot of power to generate a desired high voltage. This is more serious with low power. In addition, increasing the capacitor size of the pumping circuit increases the size of the memory.
본 발명의 목적은 불필요한 전력 소비 및 프로그램 시간의 소모를 방지할 수 있는 플래쉬 메모리 장치의 펌핑 회로를 제공하는데 있다.An object of the present invention is to provide a pumping circuit of a flash memory device capable of preventing unnecessary power consumption and program time consumption.
본 발명의 다른 목적은 캐패시터의 사이즈를 증가시키지 않고도 전력 소비 및 프로그램 시간을 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로를 제공하는데 있다.Another object of the present invention is to provide a pumping circuit of a flash memory device that can reduce power consumption and program time without increasing the size of a capacitor.
도 1은 일반적인 플래쉬 메모리 장치의 펌핑 회로의 개략도.1 is a schematic diagram of a pumping circuit of a typical flash memory device.
도 2는 일반적인 플래쉬 메모리 장치의 펌핑 회로의 동작을 설명하기 위한 그래프.2 is a graph for explaining an operation of a pumping circuit of a general flash memory device.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 블럭도.3 is a block diagram of a pumping circuit of a flash memory device according to the present invention.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 게이트 바이어스와 시간과의 관계를 나타낸 그래프.4 is a graph showing the relationship between the gate bias and the time of the pumping circuit of the flash memory device according to the present invention.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 시간별 게이트 바이어스의 변화를 나타낸 그래프.5 is a graph showing the change of the gate bias over time of the pumping circuit of the flash memory device according to the present invention.
도 6(a) 및 도 6(b)은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 구성하는 스위칭 회로의 일 실시 예의 회로도 및 그 동작 파형도.6 (a) and 6 (b) are circuit diagrams and operational waveform diagrams of an embodiment of a switching circuit constituting a pumping circuit of a flash memory device according to the present invention.
도 7(a) 및 도 7(b)은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 구성하는 스위칭 회로의 다른 실시 예의 회로도 및 그 동작 파형도.7 (a) and 7 (b) are circuit diagrams and operational waveform diagrams of another embodiment of a switching circuit constituting a pumping circuit of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 제 1 펌핑 회로 20 : 제 2 펌핑 회로10: first pumping circuit 20: second pumping circuit
30 : 스위칭 수단 M : 플래쉬 메모리 셀30 switching means M flash memory cell
본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 플래쉬 메모리 셀의 게이트 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 1 펌핑 수단과, 상기 플래쉬 메모리 셀의 드레인 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 2 펌핑 수단과, 상기 제 2 펌핑 수단의 출력 단자와 상기 제 1 펌핑 수단의 출력 단자를 소정 시간 연결시켜 상기 제 2 펌핑 수단에서 생성된 소정의 전압과 상기 제 1 펌핑 수단에서 생성된 소정의 전압을 합하여 상기 플래쉬 메모리 셀의 게이트 단자에 인가하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.A pumping circuit of a flash memory device according to the present invention includes a first pumping means for generating a program high voltage applied to a gate terminal of a flash memory cell and a second high voltage for generating a program high voltage applied to a drain terminal of the flash memory cell. By connecting the pumping means, the output terminal of the second pumping means and the output terminal of the first pumping means for a predetermined time, a predetermined voltage generated by the second pumping means and a predetermined voltage generated by the first pumping means. And switching means for applying to the gate terminal of the flash memory cell.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 개략적인 구성을 나타낸 블럭도이다.3 is a block diagram showing a schematic configuration of a pumping circuit of a flash memory device according to the present invention.
도시된 바와 같이 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 플래쉬메모리 셀(M)을 프로그램시키기 위해 게이트 단자에 인가하는 고전압을 펌핑하기 위한 제 1 펌핑 회로(10)와 드레인에 인가하는 고전압을 펌핑하기 위한 제 2 펌핑 회로(20) 및 제 1 펌핑 회로(10)의 출력 단자(Vout1)와 제 2 펌핑 회로(20)의 출력 단자(Vout2)를 서로 스위칭하기 위한 스위칭 수단(30)으로 구성된다. 제 1 펌핑 회로(10)의 출력 전압(Vout1)은 게이트 단자로 입력되는 제 1 펌핑 전압(VPPI)이고, 제 2 펌핑 회로(20)의 출력 전압(Vout2)는 드레인 단자로 입력되는 제 2 펌핑 전압(VPPD)이다. 여기서, 펌핑 회로는 예시한 제 1 및 제 2 펌핑 회로(10 및 20)의 두개로 구성되는 뿐만 아니라 두개 이상의 펌핑 회로를 포함하여 구성할 수 있다. 또한, 각각의 펌핑 회로는 도 1에 도시된 일반적인 펌핑 회로를 포함한다. 그리고, 스위칭 수단(30)은 이후 도 6(a) 및 도 6(b)를 이용하여 설명될 시간 지연에 의해 스위칭하는 회로와, 도 7(a) 및 도 7(b)를 이용하여 설명될 제 1 펌핑 회로의 출력 전압을 기준 전압과 비교하여 그 결과에 따라 스위칭하는 회로로 구성될 수 있다.As shown, the pumping circuit of the flash memory device according to the present invention pumps the first pumping circuit 10 for pumping the high voltage applied to the gate terminal to program the flash memory cell M and the high voltage applied to the drain. And a switching means 30 for switching the output terminal Vout1 of the second pumping circuit 20 and the output terminal Vout2 of the second pumping circuit 20 to each other. . The output voltage Vout1 of the first pumping circuit 10 is the first pumping voltage VPPI input to the gate terminal, and the output voltage Vout2 of the second pumping circuit 20 is the second pumping input to the drain terminal. Voltage VPPD. Here, the pumping circuit may include not only two of the illustrated first and second pumping circuits 10 and 20 but also two or more pumping circuits. In addition, each pumping circuit includes the general pumping circuit shown in FIG. Then, the switching means 30 will be described using a circuit for switching by a time delay, which will be described later with reference to FIGS. 6 (a) and 6 (b), and with reference to FIGS. 7 (a) and 7 (b). The output voltage of the first pumping circuit may be compared with a reference voltage and configured to switch accordingly as a result.
상술한 바와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 구동 방법을 시간에 따른 펌핑 전압의 변화를 도시한 도 4를 이용하여 설명하면 다음과 같다.The driving method of the pumping circuit of the flash memory device according to the present invention configured as described above will be described with reference to FIG. 4, which shows a change in pumping voltage over time.
본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 게이트로 인가되는 제 1 펌핑 전압(VPPI)가 설정된 고전압으로 상승할 때까지 제 2 펌핑 회로(20)의 출력 단자(Vout2)가 스위칭 수단(30)에 의해 제 1 펌핑 회로(10)의 출력 단자(Vout1)에 접속된다(T1 구간). 이와 같이 구동함으로써 게이트 단자로 인가되는 제 1 펌핑 전압(VPPI)이 설정된 고전압으로 상승하는 시간을 줄일 수 있다. 그리고, 제 1 펌핑 전압(VPPI)이 설정된 전압으로 상승하면, 제 2 펌핑 회로(20)의 출력 단자(Vout2)와 제 1 펌핑 회로(10)의 출력 단자(Vout1)를 접속한 스위칭 수단(30)이 오픈된다(T2 구간). 즉, 제 2 펌핑 회로(20)의 출력 전압(Vout2)은 플래쉬 메모리 셀의 드레인 단자로 인가되는 제 2 펌핑 전압(VPPD)이 된다.In the pumping circuit of the flash memory device according to the present invention, the output terminal Vout2 of the second pumping circuit 20 is connected to the switching means 30 until the first pumping voltage VPPI applied to the gate rises to a set high voltage. It is connected to the output terminal Vout1 of the 1st pumping circuit 10 by this (T1 section). By driving in this manner, it is possible to reduce the time for which the first pumping voltage VPPI applied to the gate terminal rises to the set high voltage. When the first pumping voltage VPPI rises to the set voltage, the switching means 30 connecting the output terminal Vout2 of the second pumping circuit 20 and the output terminal Vout1 of the first pumping circuit 10. ) Is opened (T2 section). That is, the output voltage Vout2 of the second pumping circuit 20 becomes the second pumping voltage VPPD applied to the drain terminal of the flash memory cell.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 이용한 시간에 따른 제 1 펌핑 전압(VPPI)의 변화를 나타낸 그래프이다. 도시된 바와 같이 펌핑 인에이블된 후 제 2 펌핑 회로의 출력 단자와 제 1 펌핑 회로의 출력 단자가 스위칭 수단에 의해 스위칭되는 시간(T1)에서는 빠른 펌핑 전압 상승 시간을 갖는다. 또한, 제 1 펌핑 회로의 출력 단자와 제 2 펌핑 회로의 출력 단자가 오픈되는 시간(T2)에서는 느린 펌핑 전압 상승 시간을 갖는다. 상기와 같이 동작됨으로써 저전력 플래쉬 메모리 소자에서 발생하는 펌핑 전압의 상승 시간이 느려지는 현상과 이로 인해 발생되는 전력 소모를 방지할 수 있다.FIG. 5 is a graph illustrating a change in the first pumping voltage VPPI over time using a pumping circuit of a flash memory device according to the present invention. As shown, at the time T1 at which the output terminal of the second pumping circuit and the output terminal of the first pumping circuit are switched by the switching means after the pumping is enabled, there is a fast pumping voltage rise time. In addition, at a time T2 at which the output terminal of the first pumping circuit and the output terminal of the second pumping circuit are opened, the pumping voltage has a slow pumping voltage rising time. By operating as described above, the rise time of the pumping voltage generated in the low power flash memory device may be slowed, and thus the power consumption may be prevented.
도 6(a)는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로에 사용되는 스위칭 수단의 일 실시 예를 설명하기 위한 회로도로서, 지연 시간을 이용하는 스위칭 수단을 나타낸 것이다.FIG. 6A is a circuit diagram illustrating an example of a switching means used in a pumping circuit of a flash memory device according to the present invention, and illustrates switching means using a delay time.
도 6(a)를 참조하면, 제 2 펌핑 회로의 출력 단자(Vout2)와 제 3 노드(Q13) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 인에이블 신호(EN)가 제 1 내지 제 4 인버터(I11 내지 I14)를 통해 소정 시간 지연된 전위를 갖는 제 1 노드(Q11)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 2 펌핑 회로의 출력 단자(Vout2)와 제 2 노드(Q12) 사이에 제 3 노드(Q13)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 1 노드(Q11)의 전위를 반전시키는 제 5 인버터(I15)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 그리고, 제 2 펌핑 회로의 출력 단자(Vout2)와 제 1 펌핑 회로의 출력 단자(Vout1) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P13)가 접속된다.Referring to FIG. 6A, a first PMOS transistor P11 driven according to the potential of the second node Q12 is connected between the output terminal Vout2 of the second pumping circuit and the third node Q13. . The enable signal EN is between the third node Q13 and the ground terminal Vss according to the potential of the first node Q11 having a potential delayed by a predetermined time through the first to fourth inverters I11 to I14. The first NMOS transistor N11 to be driven is connected. A second PMOS transistor P12 driven according to the potential of the third node Q13 is connected between the output terminal Vout2 of the second pumping circuit and the second node Q12. A second NMOS transistor N12 driven according to the output signal of the fifth inverter I15 for inverting the potential of the first node Q11 is connected between the second node Q12 and the ground terminal Vss. A third PMOS transistor P13 driven according to the potential of the second node Q12 is connected between the output terminal Vout2 of the second pumping circuit and the output terminal Vout1 of the first pumping circuit.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 지연 시간을 이용한 스위칭 수단의 구동 방법을 도 6(b)의 타이밍도를 이용하여 설명하면 다음과 같다.The driving method of the switching means using the delay time according to the embodiment of the present invention configured as described above will be described with reference to the timing diagram of FIG.
인에이블 신호(EN)가 하이 상태로 인가되면, 제 1 및 제 2 펌핑 회로가 펌핑 동작을 시작하게 된다. 그런데, 도 6(b)에 도시된 바와 같이 인에이블 신호(EN)가 하이 상태로 인가되더라도 제 1 내지 제 4 인버터(I11 내지 I14)에 의해 지연되는 T1 시간 동안 제 1 및 제 2 노드(Q11 및 Q12)는 로우 상태를 유지하게 된다. 이때의 동작을 설명하면 다음과 같다. 로우 상태의 제 1 노드(Q11)의 전위에 의해 제 1 NMOS 트랜지스터(N11)는 턴오프되고, 제 1 노드(Q11)의 전위가 제 5 인버터(I15)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴온된다. 턴온된 제 2 NMOS 트랜지스터(N12)에 의해 제 2 노드(Q12)로부터 접지 단자(Vss)로 경로가 형성되므로 제 2 노드(Q12)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 1 PMOS 트랜지스터(P11) 및 제 3 PMOS 트랜지스터 (P13)가 턴온된다. 따라서, 제 1 펌핑 회로의 출력 단자(Vout1)와 제 2 펌핑 회로의 출력 단자(Vout2)와 연결되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)가 합해져 메모리 셀의 게이트 단자에 인가된다.When the enable signal EN is applied in a high state, the first and second pumping circuits start the pumping operation. However, as shown in FIG. 6B, even when the enable signal EN is applied in a high state, the first and second nodes Q11 during a T1 time delayed by the first to fourth inverters I11 to I14. And Q12) remains low. The operation at this time is as follows. The first NMOS transistor N11 is turned off by the potential of the first node Q11 in the low state, the potential of the first node Q11 is inverted to a high state through the fifth inverter I15, and the second NMOS is turned off. Transistor N12 is turned on. Since the path is formed from the second node Q12 to the ground terminal Vss by the turned-on second NMOS transistor N12, the second node Q12 is kept low. The first PMOS transistor P11 and the third PMOS transistor P13 are turned on by the potential of the second node Q12 that maintains the low state. Therefore, the output terminal Vout1 of the first pumping circuit and the output terminal Vout2 of the second pumping circuit are connected to each other, such that the output voltage Vout1 of the first pumping circuit and the output voltage Vout2 of the second pumping circuit are added together to form a memory. It is applied to the gate terminal of the cell.
그리고, 설정된 T1 시간동안의 지연 시간 후에 T2 시간에서 제 1 노드(Q11)는 하이 상태로 반전되는데, 이때의 회로 동작을 설명하면 다음과 같다. 하이 상태의 제 1 노드(Q11)의 전위에 의해 제 1 NMOS 트랜지스터(N11)는 턴온되고, 제 1 노드(Q11)의 전위가 제 5 인버터(I15)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 턴온된 제 1 NMOS 트랜지스터(N11)에 의해 제 1 노드(Q13)로부터 접지 단자(Vss)로 경로가 형성되므로 제 1 노드(Q13)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 3 노드(Q13)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온된다. 따라서, 제 2 펌핑 회로의 출력 전압(Vout2)의 전위가 제 2 노드(Q12)로 공급된다. 제 2 펌핑 회로의 출력 전압(Vout2) 전위를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 PMOS 트랜지스터(P13)가 턴오프되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)의 연결을 끊는다. 따라서, 제 1 펌핑 회로의 출력 전압(Vout1)은 메모리 셀의 게이트 단자로 공급되고, 제 2 펌핑 회로의 출력 전압(Vout2)은 메모리 셀의 드레인 단자로 공급된다.After the delay time for the set T1 time, the first node Q11 is inverted to a high state at the time T2. The circuit operation at this time will be described as follows. The first NMOS transistor N11 is turned on by the potential of the first node Q11 in the high state, the potential of the first node Q11 is inverted to a low state through the fifth inverter I15, and the second NMOS transistor is turned on. N12 is turned off. Since the path is formed from the first node Q13 to the ground terminal Vss by the turned-on first NMOS transistor N11, the first node Q13 is kept low. The second PMOS transistor P12 is turned on by the potential of the third node Q13 that maintains the low state. Thus, the potential of the output voltage Vout2 of the second pumping circuit is supplied to the second node Q12. The third PMOS transistor P13 is turned off by the potential of the second node Q12 that maintains the output voltage Vout2 potential of the second pumping circuit so that the output voltage Vout1 and the second pumping circuit of the first pumping circuit are turned off. Disconnect the output voltage of Vout2. Therefore, the output voltage Vout1 of the first pumping circuit is supplied to the gate terminal of the memory cell, and the output voltage Vout2 of the second pumping circuit is supplied to the drain terminal of the memory cell.
도 7(a)는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로에 사용되는 스위칭 수단의 다른 실시 예를 설명하기 위해 도시한 회로도로서, 제 1 펌핑 회로의 출력 전압과 기준 전압을 비교하여 스위칭하는 회로 구성을 나타낸 것이다. 이의 구동 방법을 도 7(b)의 동작 타이밍도를 이용하여 설명하면 다음과 같다.FIG. 7A is a circuit diagram illustrating another embodiment of a switching means used in a pumping circuit of a flash memory device according to the present invention. FIG. 7A is a circuit comparing the output voltage and the reference voltage of the first pumping circuit to switch. The configuration is shown. The driving method thereof will be described with reference to the operation timing diagram of FIG.
인에이블 신호(EN)에 따라 직렬 접속된 다수의 다이오드(D21 내지 D27)를 통해 제 1 펌핑 회로의 출력 전압(Vout1)이 분배되어 분배 전압(Vreg)이 출력된다. 분배 전압(Vreg)과 기준 전압(Vref)을 전압 비교 회로(21)에서 비교하여 그 결과를 출력한다. 비교 결과 T1 구간에서와 같이 분배 전압(Vreg)이 기준 전압(Vref)보다 작을 경우 전압 비교 회로(21)는 하이 상태의 출력 신호(OUT)를 출력한다. 하이 상태의 전압 비교 회로(21)의 출력 신호는 제 1 인버터(I21)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N21)를 턴오프시킨다. 제 1 인터버(I21)의 출력 신호는 제 2 인버터(I22)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴온시킨다. 턴온된 제 2 NMOS 트랜지스터(N22)에 의해 제 2 노드(Q22)와 접지 단자(Vss) 사이에 경로가 설정되어 제 2 노드(Q22)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 3 PMOS 트랜지스터(P23)가 턴온된다. 따라서, 제 1 펌핑 회로의 출력 단자(Vout1)와 제 2 펌핑 회로의 출력 단자(Vout2)와 연결되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)가 합해져 메모리 셀의 게이트 단자에 인가된다.According to the enable signal EN, the output voltage Vout1 of the first pumping circuit is distributed through the plurality of diodes D21 to D27 connected in series to output the division voltage Vreg. The division voltage Vreg and the reference voltage Vref are compared in the voltage comparison circuit 21, and the result is output. As a result of the comparison, when the divided voltage Vreg is smaller than the reference voltage Vref as in the T1 section, the voltage comparison circuit 21 outputs the output signal OUT in the high state. The output signal of the voltage comparison circuit 21 in the high state is inverted to the low state through the first inverter I21 to turn off the first NMOS transistor N21. The output signal of the first interleaver I21 is inverted to a high state through the second inverter I22 to turn on the second NMOS transistor N22. A path is established between the second node Q22 and the ground terminal Vss by the turned-on second NMOS transistor N22 so that the second node Q22 maintains a low state. The third PMOS transistor P23 is turned on by the potential of the second node Q22 that maintains the low state. Therefore, the output terminal Vout1 of the first pumping circuit and the output terminal Vout2 of the second pumping circuit are connected to each other, such that the output voltage Vout1 of the first pumping circuit and the output voltage Vout2 of the second pumping circuit are added together to form a memory. It is applied to the gate terminal of the cell.
한편, 전압 비교 회로(21)의 비교 결과 T2 구간에서와 같이 분배 전압(Vreg)이 기준 전압(Vref)보다 클 경우 전압 비교 회로(21)는 로우 상태의 출력신호(OUT)를 출력한다. 로우 상태의 전압 비교 회로(21)의 출력 신호는 제 1 인버터(I21)를 통해 하이 상태로 반전되어 제 1 NMOS 트랜지스터(N21)를 턴오프시킨다. 제 1 인터버(I21)의 출력 신호는 제 2 인버터(I22)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴오프시킨다. 턴온된 제 1 NMOS 트랜지스터(N21)에 의해 제 3 노드(Q23)와 접지 단자(Vss) 사이에 경로가 설정되어 제 3 노드(Q23)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 2 PMOS 트랜지스터(P22)가 턴온된다. 제 2 노드(Q22)의 전위는 하이 상태로 되어 제 3 PMOS 트랜지스터(P23)가 턴오프되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)의 연결을 끊는다. 따라서, 제 1 펌핑 회로의 출력 전압(Vout1)은 메모리 셀의 게이트 단자로 공급되고, 제 2 펌핑 회로의 출력 전압(Vout2)은 메모리 셀의 드레인 단자로 공급된다.On the other hand, when the divided voltage Vreg is greater than the reference voltage Vref as in the comparison result T2 section of the voltage comparison circuit 21, the voltage comparison circuit 21 outputs the output signal OUT in the low state. The output signal of the voltage comparison circuit 21 in the low state is inverted to the high state through the first inverter I21 to turn off the first NMOS transistor N21. The output signal of the first interleaver I21 is inverted to a low state through the second inverter I22 to turn off the second NMOS transistor N22. A path is established between the third node Q23 and the ground terminal Vss by the turned-on first NMOS transistor N21 to maintain the third node Q23 in a low state. The second PMOS transistor P22 is turned on by the potential of the third node Q23 that maintains the low state. The potential of the second node Q22 becomes high so that the third PMOS transistor P23 is turned off to disconnect the output voltage Vout1 of the first pumping circuit from the output voltage Vout2 of the second pumping circuit. Therefore, the output voltage Vout1 of the first pumping circuit is supplied to the gate terminal of the memory cell, and the output voltage Vout2 of the second pumping circuit is supplied to the drain terminal of the memory cell.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있다.As described above, according to the present invention, the output terminal of the gate pumping circuit for generating the high voltage applied to the gate terminal for performing the program operation of the flash memory cell and the output of the drain pumping circuit for generating the high voltage applied to the drain terminal. Switching the terminals through the switching means prevents an increase in program time of the low power flash memory cell, prevents unnecessary power consumption, and reduces the flash memory chip size by not increasing the size of the capacitors constituting the pumping circuit. Can be.
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