JP2002026158A - フラッシュメモリセルの消去方法 - Google Patents
フラッシュメモリセルの消去方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 接合領域とウェル間の寄生キャパシタンスに
よってメモリセルの消去動作が促進されるようにして、
トンネル酸化膜と誘電体膜の厚さ増加を可能とする。 【解決手段】 ウェルを有する半導体基板１上にトンネ
ル酸化膜２、フローティングゲート３、誘電体膜４及び
コントロールゲート５が積層されてなるゲートと、ゲー
トの両側部の接合領域７とを備え、フローティングゲー
トにホット電子が注入されることによりプログラムさ
れ、フローティングゲートと半導体基板間のＦＮトンネ
リングによってフローティングゲートに注入された電子
が消去されるフラッシュメモリセルの消去方法におい
て、コントロールゲートに負バイアス電圧を印加し、ウ
ェルに正バイアス電圧を印加し、接合領域をフローティ
ングさせる段階と、前記段階からウェル、コントロール
ゲート及び接合領域に順次接地電圧を印加する段階とを
含む。
よってメモリセルの消去動作が促進されるようにして、
トンネル酸化膜と誘電体膜の厚さ増加を可能とする。 【解決手段】 ウェルを有する半導体基板１上にトンネ
ル酸化膜２、フローティングゲート３、誘電体膜４及び
コントロールゲート５が積層されてなるゲートと、ゲー
トの両側部の接合領域７とを備え、フローティングゲー
トにホット電子が注入されることによりプログラムさ
れ、フローティングゲートと半導体基板間のＦＮトンネ
リングによってフローティングゲートに注入された電子
が消去されるフラッシュメモリセルの消去方法におい
て、コントロールゲートに負バイアス電圧を印加し、ウ
ェルに正バイアス電圧を印加し、接合領域をフローティ
ングさせる段階と、前記段階からウェル、コントロール
ゲート及び接合領域に順次接地電圧を印加する段階とを
含む。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルの消去方法に係り、特に積層構造のゲートを有するフ
ラッシュメモリセルの消去速度及びデータ保存能力が向
上できるようにしたフラッシュメモリセルの消去方法に
関する。
ルの消去方法に係り、特に積層構造のゲートを有するフ
ラッシュメモリセルの消去速度及びデータ保存能力が向
上できるようにしたフラッシュメモリセルの消去方法に
関する。
【０００２】
【従来の技術】一般に、フラッシュメモリセルは、図１
に示すように、半導体基板１のチャンネル領域上にトン
ネル酸化膜２、フローティングゲート３、誘電体膜４及
びコントロールゲート５が積層されてなるゲートと、前
記ゲートの両側部の半導体基板１に形成されたソース６
及びドレイン７とからなる。
に示すように、半導体基板１のチャンネル領域上にトン
ネル酸化膜２、フローティングゲート３、誘電体膜４及
びコントロールゲート５が積層されてなるゲートと、前
記ゲートの両側部の半導体基板１に形成されたソース６
及びドレイン７とからなる。
【０００３】このようなフラッシュメモリセルは、半導
体基板１、コントロールゲート５、ソース６及びドレイ
ン７に印加されるバイアス電圧条件に応じてプログラム
或いは消去されるが、プログラム時にはフローティング
ゲート３にホット電子が注入され、消去時にはフローテ
ィングゲート３に注入された電子が半導体基板１を介し
て放電される。
体基板１、コントロールゲート５、ソース６及びドレイ
ン７に印加されるバイアス電圧条件に応じてプログラム
或いは消去されるが、プログラム時にはフローティング
ゲート３にホット電子が注入され、消去時にはフローテ
ィングゲート３に注入された電子が半導体基板１を介し
て放電される。
【０００４】フラッシュＥＥＰＲＯＭ素子の消去動作と
は、チップを構成する全てのメモリセルが同一の状態に
変化することを意味する。即ち、全てのメモリセルのし
きい値電圧が同一の状態に変化することを意味する。
は、チップを構成する全てのメモリセルが同一の状態に
変化することを意味する。即ち、全てのメモリセルのし
きい値電圧が同一の状態に変化することを意味する。
【０００５】フラッシュメモリセルのしきい値電圧はフ
ローティングゲートに注入される電荷量に応じて変わ
る。従って、全てのメモリセルのしきい値電圧を同じ状
態にするには、フローティングゲートに注入された電子
を同時に放電しなければならないが、この際、主にＦＮ
トンネリング(Fowler-Nordheim Tunneling)方式を用い
る。
ローティングゲートに注入される電荷量に応じて変わ
る。従って、全てのメモリセルのしきい値電圧を同じ状
態にするには、フローティングゲートに注入された電子
を同時に放電しなければならないが、この際、主にＦＮ
トンネリング(Fowler-Nordheim Tunneling)方式を用い
る。
【０００６】ＦＮトンネリング方式を用いると、幾つか
の問題点を克服することができるが、これについて簡単
に説明すると、次の通りである。
の問題点を克服することができるが、これについて簡単
に説明すると、次の通りである。
【０００７】第１は、フローティングゲートに注入され
た電子は極めて小さい運動エネルギーを有するためにト
ンネル酸化膜のもつ３.１ｅＶ程度の電位障壁を容易に
越えることができないことである。
た電子は極めて小さい運動エネルギーを有するためにト
ンネル酸化膜のもつ３.１ｅＶ程度の電位障壁を容易に
越えることができないことである。
【０００８】第２は、消去動作の際メモリセルのフロー
ティングゲートに注入された電子を同時に放電しなけれ
ばならないが、この時、電子の放電による電流の流れの
みが存在するようにして電力消耗を最小化しなければな
らないことである。
ティングゲートに注入された電子を同時に放電しなけれ
ばならないが、この時、電子の放電による電流の流れの
みが存在するようにして電力消耗を最小化しなければな
らないことである。
【０００９】サブクォータデザインルール(Sub-quarter
Design Rule)、即ち０.２５μｍのデザインルールを有
するフラッシュＥＥＰＲＯＭ素子の場合、図２に示すよ
うに、チャネルＦＮトンネリング方式を用いて消去が行
われるようにする。
Design Rule)、即ち０.２５μｍのデザインルールを有
するフラッシュＥＥＰＲＯＭ素子の場合、図２に示すよ
うに、チャネルＦＮトンネリング方式を用いて消去が行
われるようにする。
【００１０】図２にはトリプル構造のウェルを有するフ
ラッシュメモリセルが示される。メモリセルの消去のた
めに、コントロールゲート５には負バイアス電圧（−
Ｖ）を、半導体基板１のＰウェル１ａ及びＮウェル１ｂ
にはそれぞれ正バイアス電圧（＋Ｖ）を印加し、ソース
及びドレイン６及び７はフローティングさせると、フロ
ーティングゲート３に注入された電子が半導体基板１を
介して放電される。
ラッシュメモリセルが示される。メモリセルの消去のた
めに、コントロールゲート５には負バイアス電圧（−
Ｖ）を、半導体基板１のＰウェル１ａ及びＮウェル１ｂ
にはそれぞれ正バイアス電圧（＋Ｖ）を印加し、ソース
及びドレイン６及び７はフローティングさせると、フロ
ーティングゲート３に注入された電子が半導体基板１を
介して放電される。
【００１１】チャネルＦＮトンネリング方式を用いる
と、接合消去方式に比べてトンネリング領域が広くな
る。この際、チャネルのドーパント濃度が均一であるか
ら、自体電場によって早期に消去されるメモリセルが減
少し、消去動作後しきい値電圧の分布が一定になる。特
に、チャネル及びウェルのドーパント濃度が増加する
程、半導体基板の表面部に存在する蓄積された正孔(hol
e)のドーパント数も増加してチャネルの全領域にわたっ
て電場の分布が均一になり且つ強くなるため、分布度は
さらに一定になる。また、速度が増加するにつれて、遅
く消去されるメモリセルの数も減少する。従って、ソー
ス及びドレイン、即ち接合領域はフローティングさせ
る。
と、接合消去方式に比べてトンネリング領域が広くな
る。この際、チャネルのドーパント濃度が均一であるか
ら、自体電場によって早期に消去されるメモリセルが減
少し、消去動作後しきい値電圧の分布が一定になる。特
に、チャネル及びウェルのドーパント濃度が増加する
程、半導体基板の表面部に存在する蓄積された正孔(hol
e)のドーパント数も増加してチャネルの全領域にわたっ
て電場の分布が均一になり且つ強くなるため、分布度は
さらに一定になる。また、速度が増加するにつれて、遅
く消去されるメモリセルの数も減少する。従って、ソー
ス及びドレイン、即ち接合領域はフローティングさせ
る。
【００１２】しかし、ＦＮトンネリング方式を用いる場
合、トンネル酸化膜の両端に１０ＭＶ／ｃｍ以上の高電
場が形成されなければならない。よって、フローティン
グゲートには高いネガティブ電位が誘導されるべきであ
るが、このために図３のように負バイアス電圧（−Ｖ）
が印加されるコントロールゲート５とフローティングゲ
ート３間のカップリングキャパシタンス(Coupling Capa
citance)Ｃｆｇを増加させるには、誘電体膜４の厚さを
減少させなければならない。
合、トンネル酸化膜の両端に１０ＭＶ／ｃｍ以上の高電
場が形成されなければならない。よって、フローティン
グゲートには高いネガティブ電位が誘導されるべきであ
るが、このために図３のように負バイアス電圧（−Ｖ）
が印加されるコントロールゲート５とフローティングゲ
ート３間のカップリングキャパシタンス(Coupling Capa
citance)Ｃｆｇを増加させるには、誘電体膜４の厚さを
減少させなければならない。
【００１３】ここで、電場Ｅは次の式１のように計算さ
れる。従って、フローティングゲート３とチャネル間の
誘電体膜の役割を果たすトンネル酸化膜２の厚さも減少
しなければならない。
れる。従って、フローティングゲート３とチャネル間の
誘電体膜の役割を果たすトンネル酸化膜２の厚さも減少
しなければならない。
【００１４】
【数１】
【００１５】ところで、このようにフローティングゲー
トの上下部に存在する誘電体膜の厚さを減少させる場
合、次の問題点が発生する。
トの上下部に存在する誘電体膜の厚さを減少させる場
合、次の問題点が発生する。
【００１６】フラッシュＥＥＰＲＯＭ素子は、フローテ
ィングゲートにホット電子を過充電する方式でデータを
格納する不揮発性メモリ素子であって、格納されたデー
タは１０年以上持続的に保存されなければならない。と
ころで、ホット電子がフローティングゲートに過充電さ
れると、フローティングゲート方向に電場が形成される
ため、誘電体膜の厚さが薄い場合、その強さが増加し
て、図４に示すように電子が外部に通り抜け、これによ
り格納されたデータの変形または流失が発生する。
ィングゲートにホット電子を過充電する方式でデータを
格納する不揮発性メモリ素子であって、格納されたデー
タは１０年以上持続的に保存されなければならない。と
ころで、ホット電子がフローティングゲートに過充電さ
れると、フローティングゲート方向に電場が形成される
ため、誘電体膜の厚さが薄い場合、その強さが増加し
て、図４に示すように電子が外部に通り抜け、これによ
り格納されたデータの変形または流失が発生する。
【００１７】従って、誘電体膜の厚さを減少させると、
消去速度は増加するが、データ保存特性は悪化するの
で、誘電体膜の厚さを一定水準に維持しつつ消去速度を
増加させることができる新しい方案の定時が要求され
る。
消去速度は増加するが、データ保存特性は悪化するの
で、誘電体膜の厚さを一定水準に維持しつつ消去速度を
増加させることができる新しい方案の定時が要求され
る。
【００１８】
【発明が解決しようとする課題】従って、本発明は、接
合領域とウェル間の寄生キャパシタンスによってメモリ
セルの消去動作が促進されるようにすることで、トンネ
ル酸化膜と誘電体膜の厚さ増加を可能とすることを目的
とする。
合領域とウェル間の寄生キャパシタンスによってメモリ
セルの消去動作が促進されるようにすることで、トンネ
ル酸化膜と誘電体膜の厚さ増加を可能とすることを目的
とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のフラッシュメモリセルの消去方法は、ウ
ェルを有する半導体基板上にトンネル酸化膜、フローテ
ィングゲート、誘電体膜及びコントロールゲートが積層
されてなるゲートと、前記ゲートの両側部の半導体基板
に形成された接合領域とを備え、前記フローティングゲ
ートにホット電子が注入されることによりプログラムさ
れ、前記コントロールゲートに印加されたバイアス電圧
によって誘起された電位を有するフローティングゲート
と半導体基板間の電位差によるＦＮトンネリングによっ
て前記フローティングゲートに注入された電子が放電さ
れて消去されるように構成されたフラッシュメモリセル
の消去方法において、前記コントロールゲートに負バイ
アス電圧を印加し、前記ウェルに正バイアス電圧を印加
し、前記接合領域をフローティングさせる段階と、前記
段階から前記ウェル、コントロールゲート及び接合領域
に順次接地電圧を印加する段階とを含んでなることを特
徴とする。
めに、本発明のフラッシュメモリセルの消去方法は、ウ
ェルを有する半導体基板上にトンネル酸化膜、フローテ
ィングゲート、誘電体膜及びコントロールゲートが積層
されてなるゲートと、前記ゲートの両側部の半導体基板
に形成された接合領域とを備え、前記フローティングゲ
ートにホット電子が注入されることによりプログラムさ
れ、前記コントロールゲートに印加されたバイアス電圧
によって誘起された電位を有するフローティングゲート
と半導体基板間の電位差によるＦＮトンネリングによっ
て前記フローティングゲートに注入された電子が放電さ
れて消去されるように構成されたフラッシュメモリセル
の消去方法において、前記コントロールゲートに負バイ
アス電圧を印加し、前記ウェルに正バイアス電圧を印加
し、前記接合領域をフローティングさせる段階と、前記
段階から前記ウェル、コントロールゲート及び接合領域
に順次接地電圧を印加する段階とを含んでなることを特
徴とする。
【００２０】
【発明の実施の形態】本発明は、ＮＭＯＳ型フラッシュ
メモリセルの消去方法を提供する。本発明に用いられる
フラッシュメモリセルは、ウェルを有する半導体基板上
にトンネル酸化膜、フローティングゲート、誘電体膜及
びコントロールゲートが積層されてなるゲートと、前記
ゲートの両側部の半導体基板に形成された接合領域とか
らなり、前記フローティングゲートにホット電子が注入
されることによりプログラムされ、前記コントロールゲ
ートに印加されたバイアス電圧によって誘起された電位
を有するフローティングゲートと半導体基板との電位差
によるＦＮトンネリングによって前記フローティングゲ
ートに注入された電子が放電されることにより消去され
る。
メモリセルの消去方法を提供する。本発明に用いられる
フラッシュメモリセルは、ウェルを有する半導体基板上
にトンネル酸化膜、フローティングゲート、誘電体膜及
びコントロールゲートが積層されてなるゲートと、前記
ゲートの両側部の半導体基板に形成された接合領域とか
らなり、前記フローティングゲートにホット電子が注入
されることによりプログラムされ、前記コントロールゲ
ートに印加されたバイアス電圧によって誘起された電位
を有するフローティングゲートと半導体基板との電位差
によるＦＮトンネリングによって前記フローティングゲ
ートに注入された電子が放電されることにより消去され
る。
【００２１】本発明の第1実施例に係るフラッシュメモ
リセルの消去方法は、前記コントロールゲートに負バイ
アス電圧を印加し、前記ウェルに正バイアス電圧を印加
し、前記接合領域をフローティングさせ、ＦＮトンネリ
ングによって前記フローティングゲートに注入された電
子が放電されるようにした後、前記ウェル、コントロー
ルゲート及び接合領域に順次接地電圧を印加して前記フ
ローティングゲートにホット正孔が注入されるようにす
ることで、正孔と電子との再結合によるフローティング
ゲート電位の相殺によって消去動作が加速化されるよう
にする。
リセルの消去方法は、前記コントロールゲートに負バイ
アス電圧を印加し、前記ウェルに正バイアス電圧を印加
し、前記接合領域をフローティングさせ、ＦＮトンネリ
ングによって前記フローティングゲートに注入された電
子が放電されるようにした後、前記ウェル、コントロー
ルゲート及び接合領域に順次接地電圧を印加して前記フ
ローティングゲートにホット正孔が注入されるようにす
ることで、正孔と電子との再結合によるフローティング
ゲート電位の相殺によって消去動作が加速化されるよう
にする。
【００２２】前記接合領域にはＮ型のドーパントが１Ｅ
２０／ｃｍ3以上の濃度で注入され、前記ウェルにはＰ
型のドーパントが１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3の
濃度で注入される。
２０／ｃｍ3以上の濃度で注入され、前記ウェルにはＰ
型のドーパントが１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3の
濃度で注入される。
【００２３】前記消去動作の際、前記ウェルに７〜１２
Ｖのバイアス電圧を印加すると、設具合アバランシェブ
レークダウン(Junction Avalanch Breakdown)とバンド
対バンドトンネリング(Band to Band Tunneling)が順次
発生してホット正孔が生成される。この場合、前記トン
ネル酸化膜を１００〜１５０Åの厚さに形成することが
できる。
Ｖのバイアス電圧を印加すると、設具合アバランシェブ
レークダウン(Junction Avalanch Breakdown)とバンド
対バンドトンネリング(Band to Band Tunneling)が順次
発生してホット正孔が生成される。この場合、前記トン
ネル酸化膜を１００〜１５０Åの厚さに形成することが
できる。
【００２４】また、前記消去動作時、前記ウェルに５〜
７Ｖのバイアス電圧を印加すると、バンド対バンドトン
ネリングによってホット正孔が生成されるが、この場
合、前記トンネル酸化膜を６０〜１００Åの厚さに形成
することができる。
７Ｖのバイアス電圧を印加すると、バンド対バンドトン
ネリングによってホット正孔が生成されるが、この場
合、前記トンネル酸化膜を６０〜１００Åの厚さに形成
することができる。
【００２５】本発明の第２実施例に係るフラッシュメモ
リセルの消去方法は、前記コントロールゲートに正バイ
アス電圧を印加し、前記ウェルに負バイアス電圧を印加
し、前記接合領域をフローティングさせて、ＦＮトンネ
リングによって前記フローティングゲートに注入された
電子が放電されるようにした後、前記ウェル、コントロ
ールゲート及び接合領域に順次接地電圧を印加して前記
フローティングゲートにホット正孔が注入されるように
することで、正孔と電子との再結合によるフローティン
グゲート電位の相殺によって消去動作が加速化されるよ
うにする。
リセルの消去方法は、前記コントロールゲートに正バイ
アス電圧を印加し、前記ウェルに負バイアス電圧を印加
し、前記接合領域をフローティングさせて、ＦＮトンネ
リングによって前記フローティングゲートに注入された
電子が放電されるようにした後、前記ウェル、コントロ
ールゲート及び接合領域に順次接地電圧を印加して前記
フローティングゲートにホット正孔が注入されるように
することで、正孔と電子との再結合によるフローティン
グゲート電位の相殺によって消去動作が加速化されるよ
うにする。
【００２６】前記接合領域にはＰ型のドーパントが１Ｅ
２０／ｃｍ3以上の濃度で注入され、前記ウェルにはＮ
型のドーパントが１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3の
濃度で注入される。
２０／ｃｍ3以上の濃度で注入され、前記ウェルにはＮ
型のドーパントが１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3の
濃度で注入される。
【００２７】前記消去動作の際、前記ウェルに−７〜−
１２Ｖのバイアス電圧を印加すると、接合アバランシェ
ブレークダウンとバンド対バンドトンネリングが順次発
生してホット正孔が生成される。
１２Ｖのバイアス電圧を印加すると、接合アバランシェ
ブレークダウンとバンド対バンドトンネリングが順次発
生してホット正孔が生成される。
【００２８】また、前記消去動作の際、前記ウェルに−
５〜−７Ｖのバイアス電圧を印加すると、バンド対バン
ドトンネリングによってホット正孔が生成される。
５〜−７Ｖのバイアス電圧を印加すると、バンド対バン
ドトンネリングによってホット正孔が生成される。
【００２９】本発明の第３実施例に係るフラッシュメモ
リセルの消去方法は、前記コントロールゲートには負バ
イアス電圧を印加し、前記ウェル及び接合領域には正バ
イアス電圧を印加して、ＦＮトンネリングによって前記
フローティングゲートに注入された電子が放電されるよ
うにする。そして、前記コントロールゲートに接地電圧
を印加した後、前記ウェルと接合領域に同時に接地電圧
を印加して前記フローティングゲートにホット正孔が注
入されるようにすることで、ホット正孔とホット電子と
の再結合によるフローティングゲート電位の相殺によっ
て消去動作が加速化されるようにする。また、このよう
な消去動作によって消去されていないメモリセルが発生
した場合、消去されていないメモリセルの一つの接合領
域をフローティングさせた後、前記ウェル、コントロー
ルゲート及び接合領域に順次接地電圧を印加して前記フ
ローティングゲートにホット正孔が注入されるようにす
る。この際、前記一つの接合領域はドレインとなる。
リセルの消去方法は、前記コントロールゲートには負バ
イアス電圧を印加し、前記ウェル及び接合領域には正バ
イアス電圧を印加して、ＦＮトンネリングによって前記
フローティングゲートに注入された電子が放電されるよ
うにする。そして、前記コントロールゲートに接地電圧
を印加した後、前記ウェルと接合領域に同時に接地電圧
を印加して前記フローティングゲートにホット正孔が注
入されるようにすることで、ホット正孔とホット電子と
の再結合によるフローティングゲート電位の相殺によっ
て消去動作が加速化されるようにする。また、このよう
な消去動作によって消去されていないメモリセルが発生
した場合、消去されていないメモリセルの一つの接合領
域をフローティングさせた後、前記ウェル、コントロー
ルゲート及び接合領域に順次接地電圧を印加して前記フ
ローティングゲートにホット正孔が注入されるようにす
る。この際、前記一つの接合領域はドレインとなる。
【００３０】本発明の第４実施例に係るフラッシュメモ
リセルの消去方法は、トリプル構造のウェルを有するフ
ラッシュメモリセルに適用される。前記メモリセルはＮ
ウェル内にＰウェルを有する半導体基板上にトンネル酸
化膜、フローティングゲート、誘電体膜及びコントロー
ルゲートが積層されてなるゲートと、前記ゲートの両側
部の半導体基板に形成された接合領域とを備え、前記フ
ローティングゲートにホット電子が注入されることによ
りプログラムされ、前記コントロールゲートに印加され
たバイアス電圧によって誘起された電位を有するフロー
ティングゲートと半導体基板との電位差によるＦＮトン
ネリングによって前記フローティングゲートに注入され
た電子が放電されることにより消去されるように構成さ
れる。前記フラッシュメモリセルを消去させるために
は、前記コントロールゲートに負バイアス電圧を印加
し、前記Ｐウェルに正バイアス電圧を印加し、前記Ｎウ
ェル及び接合領域をフローティングさせ、ＦＮトンネリ
ングによって前記フローティングゲートに注入された電
子が放電されるようにする。そして、前記Ｐウェル、コ
ントロールゲート、接合領域及びＮウェルに順次接地電
圧を印加して前記フローティングゲートにホット正孔が
注入されるようにすることで、ホット正孔とホット電子
との再結合によるフローティングゲート電位の相殺によ
って消去動作が加速化されるようにする。
リセルの消去方法は、トリプル構造のウェルを有するフ
ラッシュメモリセルに適用される。前記メモリセルはＮ
ウェル内にＰウェルを有する半導体基板上にトンネル酸
化膜、フローティングゲート、誘電体膜及びコントロー
ルゲートが積層されてなるゲートと、前記ゲートの両側
部の半導体基板に形成された接合領域とを備え、前記フ
ローティングゲートにホット電子が注入されることによ
りプログラムされ、前記コントロールゲートに印加され
たバイアス電圧によって誘起された電位を有するフロー
ティングゲートと半導体基板との電位差によるＦＮトン
ネリングによって前記フローティングゲートに注入され
た電子が放電されることにより消去されるように構成さ
れる。前記フラッシュメモリセルを消去させるために
は、前記コントロールゲートに負バイアス電圧を印加
し、前記Ｐウェルに正バイアス電圧を印加し、前記Ｎウ
ェル及び接合領域をフローティングさせ、ＦＮトンネリ
ングによって前記フローティングゲートに注入された電
子が放電されるようにする。そして、前記Ｐウェル、コ
ントロールゲート、接合領域及びＮウェルに順次接地電
圧を印加して前記フローティングゲートにホット正孔が
注入されるようにすることで、ホット正孔とホット電子
との再結合によるフローティングゲート電位の相殺によ
って消去動作が加速化されるようにする。
【００３１】前記Ｎウェルには１Ｅ１８／ｃｍ3〜１Ｅ
１９／ｃｍ3濃度のドーパントが注入され、前記Ｐウェ
ルには１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3濃度のドーパ
ントが注入される。
１９／ｃｍ3濃度のドーパントが注入され、前記Ｐウェ
ルには１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3濃度のドーパ
ントが注入される。
【００３２】また、前記Ｐウェルには５〜１２Ｖの正バ
イアス電圧が印加される。この場合、前記トンネル酸化
膜を１００〜２００Åの厚さに形成することができる。
イアス電圧が印加される。この場合、前記トンネル酸化
膜を１００〜２００Åの厚さに形成することができる。
【００３３】以下、このように行われる本発明の動作原
理を添付図に基づいて詳細に説明する。
理を添付図に基づいて詳細に説明する。
【００３４】本発明の実施例によれば、消去動作時、コ
ントロールゲートには負バイアス電圧（−Ｖ）を、Ｐウ
ェルには正バイアス電圧（＋Ｖ）を印加し、ソース及び
ドレインはフローティングさせる。この際、Ｐウェルと
Ｎ型の不純物イオンの注入されたソース及びドレイン間
にはＰＮ接合ダイオードが形成されるので、ソース及び
ドレインとＰウェル間の境界地域には自由電子(Free El
ectron)と自由正孔(Free Hole)が対立し、運動性のない
電荷のみがその領域に残留して空乏領域を形成する。Ｐ
ウェルとソース及びドレインに形成された空乏領域の幅
は次の数式２と数式３のように計算される。
ントロールゲートには負バイアス電圧（−Ｖ）を、Ｐウ
ェルには正バイアス電圧（＋Ｖ）を印加し、ソース及び
ドレインはフローティングさせる。この際、Ｐウェルと
Ｎ型の不純物イオンの注入されたソース及びドレイン間
にはＰＮ接合ダイオードが形成されるので、ソース及び
ドレインとＰウェル間の境界地域には自由電子(Free El
ectron)と自由正孔(Free Hole)が対立し、運動性のない
電荷のみがその領域に残留して空乏領域を形成する。Ｐ
ウェルとソース及びドレインに形成された空乏領域の幅
は次の数式２と数式３のように計算される。
【００３５】
【数２】
【００３６】
【数３】
【００３７】前記数式２及び数式３において、Ｖｉはビ
ルトイン電位(Built-in potential)を示す。従って、空
乏領域の幅Ｗは次の数式４のように定義される。また、
前記空乏領域が一般的な並列プレートキャパシタ(Paral
lel Plate Capacitor)の誘電体の役割を果たすキャパシ
タを形成するので、接合キャパシタンスＣｊは式５のよ
うに定義される。
ルトイン電位(Built-in potential)を示す。従って、空
乏領域の幅Ｗは次の数式４のように定義される。また、
前記空乏領域が一般的な並列プレートキャパシタ(Paral
lel Plate Capacitor)の誘電体の役割を果たすキャパシ
タを形成するので、接合キャパシタンスＣｊは式５のよ
うに定義される。
【００３８】
【数４】
【００３９】
【数５】
【００４０】本発明はこのように定義される接合キャパ
シタンスを用いる。図５に示すように、消去動作のため
のバイアス電圧が供給される前に、ソース及びドレイン
には０Ｖのバイアス電圧が印加される。従って、ソース
及びドレインの電位は特定のバイアス電圧が印加されな
いフローティング状態で接地電位０Ｖを維持する。この
ような状態でＰウェルに正バイアス電圧（＋Ｖ）が印加
されると、０Ｖの電位を維持するソース及びドレインと
ポジティブ電位を維持するＰウェル間には順方向ＰＮ接
合ダイオードが形成される。よって、Ｐウェルの多数キ
ャリアである正孔がＮ型のソース及びドレインに移動し
てソース及びドレインの電位はポジティブ方向に増加す
る、この際、前記ソース及びドレインの電位は平衡状態
ＰＮ接合のビルトイン電位分だけ差異を置いて増加す
る。
シタンスを用いる。図５に示すように、消去動作のため
のバイアス電圧が供給される前に、ソース及びドレイン
には０Ｖのバイアス電圧が印加される。従って、ソース
及びドレインの電位は特定のバイアス電圧が印加されな
いフローティング状態で接地電位０Ｖを維持する。この
ような状態でＰウェルに正バイアス電圧（＋Ｖ）が印加
されると、０Ｖの電位を維持するソース及びドレインと
ポジティブ電位を維持するＰウェル間には順方向ＰＮ接
合ダイオードが形成される。よって、Ｐウェルの多数キ
ャリアである正孔がＮ型のソース及びドレインに移動し
てソース及びドレインの電位はポジティブ方向に増加す
る、この際、前記ソース及びドレインの電位は平衡状態
ＰＮ接合のビルトイン電位分だけ差異を置いて増加す
る。
【００４１】順方向ＰＮ接合ダイオード条件においてビ
ルトイン電位は約０.７Ｖ程度なので、ソース及びドレ
インはＰウェルに印加されるバイアス電圧−０.７Ｖ程
度の電位を維持する。例えば、Ｐウェルに印加されるバ
イアス電圧が９Ｖの場合、フローティング状態のソース
及びドレインは８.３Ｖの電位を維持する。
ルトイン電位は約０.７Ｖ程度なので、ソース及びドレ
インはＰウェルに印加されるバイアス電圧−０.７Ｖ程
度の電位を維持する。例えば、Ｐウェルに印加されるバ
イアス電圧が９Ｖの場合、フローティング状態のソース
及びドレインは８.３Ｖの電位を維持する。
【００４２】フラッシュメモリ素子の場合、消去動作が
行われた後消去確認動作(Erase Verify)が行われる。こ
のために、Ｐウェルに０Ｖを印加すると、Ｐウェルの電
位は非常に短時間内に０Ｖに減少する。しかし、正バイ
アス電圧（＋Ｖ）が印加されたソース及びドレインの電
位は逆方向ＰＮ接合ダイオード条件となるので、電荷格
納接合キャパシタによって瞬間的に放電されず、図６に
示すように、漸進的に放電される。従って、ソース及び
ドレインに０Ｖの電圧が印加される前まではソース及び
ドレインと０Ｖの電位を有するＰウェルとの間には電位
差による電場が形成される。
行われた後消去確認動作(Erase Verify)が行われる。こ
のために、Ｐウェルに０Ｖを印加すると、Ｐウェルの電
位は非常に短時間内に０Ｖに減少する。しかし、正バイ
アス電圧（＋Ｖ）が印加されたソース及びドレインの電
位は逆方向ＰＮ接合ダイオード条件となるので、電荷格
納接合キャパシタによって瞬間的に放電されず、図６に
示すように、漸進的に放電される。従って、ソース及び
ドレインに０Ｖの電圧が印加される前まではソース及び
ドレインと０Ｖの電位を有するＰウェルとの間には電位
差による電場が形成される。
【００４３】図６において、線Ｗ１及び線Ｗ２はトリプ
ル構造のウェルを有するメモリセルの接合領域をフロー
ティングさせ、Ｐウェルにバイアスを印加した状態で電
位変化を測定したものである。線Ｗ１はＰウェルの電位
変化、線Ｗ２は接合領域の電位変化をそれぞれ示す。
ル構造のウェルを有するメモリセルの接合領域をフロー
ティングさせ、Ｐウェルにバイアスを印加した状態で電
位変化を測定したものである。線Ｗ１はＰウェルの電位
変化、線Ｗ２は接合領域の電位変化をそれぞれ示す。
【００４４】もし、Ｐウェルの電位が０Ｖでない状態
で、ソース及びドレインに０Ｖの電圧が印加されると、
順方向バイアス条件となるので、瞬間的に大きい電流が
流れてソース及びドレインが回復不能な被害を受ける。
従って、Ｐウェルとソース及びドレインがこの順番で順
次０Ｖの電位となるようにして、接合領域とウェル間に
前記のように大きい電場が形成されるようにする。
で、ソース及びドレインに０Ｖの電圧が印加されると、
順方向バイアス条件となるので、瞬間的に大きい電流が
流れてソース及びドレインが回復不能な被害を受ける。
従って、Ｐウェルとソース及びドレインがこの順番で順
次０Ｖの電位となるようにして、接合領域とウェル間に
前記のように大きい電場が形成されるようにする。
【００４５】メモリセルの大きさが減少するほど、パン
チスルー現象が発生するため、これを防止するためにウ
ェルのドーパント濃度を増加させる。即ち、Ｎａが大き
くなるにつれて空乏領域の幅が減少して接合キャパシタ
ンスがさらに増加すると共に、電場も大きくなる。ここ
で、図５に示すように、負バイアス電圧（−Ｖ）が印加
されるコントロールゲートがＰウェルより遅く放電され
るようにすることで、ソース及びドレインとコントロー
ルゲートとの間に垂直に電場が形成される。そして、形
成された電場はソース及びドレインとＰウェルとの間に
形成された側面電場とともに、コーナー(corner)電場を
形成して接合アバランシェブレークダウンまたはバンド
対バンドトンネリングによって数多くのホット正孔とホ
ット電子が生成されるようにする。このように生成され
たホット正孔はトンネル酸化膜の障壁電位４.３ｅＶを
越えることもあるため、垂直に形成された電場によって
方向が変わってフローティングゲートに注入され、既に
注入された電子との再結合による電位の相殺によって電
子が除去される。このような電子の放電によって消去が
行われる。即ち、図７ａ及び図７ｂに示すように、ＦＮ
トンネリングによってフローティングゲートから電子が
放電される状態で注入される正孔と電子との再結合がな
されて消去動作が促進される（図８参照）。
チスルー現象が発生するため、これを防止するためにウ
ェルのドーパント濃度を増加させる。即ち、Ｎａが大き
くなるにつれて空乏領域の幅が減少して接合キャパシタ
ンスがさらに増加すると共に、電場も大きくなる。ここ
で、図５に示すように、負バイアス電圧（−Ｖ）が印加
されるコントロールゲートがＰウェルより遅く放電され
るようにすることで、ソース及びドレインとコントロー
ルゲートとの間に垂直に電場が形成される。そして、形
成された電場はソース及びドレインとＰウェルとの間に
形成された側面電場とともに、コーナー(corner)電場を
形成して接合アバランシェブレークダウンまたはバンド
対バンドトンネリングによって数多くのホット正孔とホ
ット電子が生成されるようにする。このように生成され
たホット正孔はトンネル酸化膜の障壁電位４.３ｅＶを
越えることもあるため、垂直に形成された電場によって
方向が変わってフローティングゲートに注入され、既に
注入された電子との再結合による電位の相殺によって電
子が除去される。このような電子の放電によって消去が
行われる。即ち、図７ａ及び図７ｂに示すように、ＦＮ
トンネリングによってフローティングゲートから電子が
放電される状態で注入される正孔と電子との再結合がな
されて消去動作が促進される（図８参照）。
【００４６】図８において、線Ａ１は従来の消去方法を
用いた場合、消去時間の変化によるメモリセルのしきい
値電圧変化を示し、線Ａ２は本発明の消去方法を用いた
場合、消去時間の変化によるメモリセルのしきい値電圧
変化を示す。
用いた場合、消去時間の変化によるメモリセルのしきい
値電圧変化を示し、線Ａ２は本発明の消去方法を用いた
場合、消去時間の変化によるメモリセルのしきい値電圧
変化を示す。
【００４７】図９はソース及びドレインに５Ｖ以上のバ
イアス電圧が印加される場合、ホット正孔の注入が発生
することを示す。また、図１０はウェルに印加されたバ
イアス電圧が高いほど、ソース及びドレインの電位も高
くなり、これによりホット正孔の生成比も増加して消去
動作の速度が増加することを示す。
イアス電圧が印加される場合、ホット正孔の注入が発生
することを示す。また、図１０はウェルに印加されたバ
イアス電圧が高いほど、ソース及びドレインの電位も高
くなり、これによりホット正孔の生成比も増加して消去
動作の速度が増加することを示す。
【００４８】図９において、線Ｂ１及びＢ２はバイアス
電圧が印加された接合領域と０Ｖ電位のＰウェル間の電
位差によって発生したホット正孔によるコントロールゲ
ートを介した電流を示すが、線Ｂ１は基板を介した電流
の流れを、線Ｂ２はコントロールゲートを介した電流の
流れをそれぞれ示す。
電圧が印加された接合領域と０Ｖ電位のＰウェル間の電
位差によって発生したホット正孔によるコントロールゲ
ートを介した電流を示すが、線Ｂ１は基板を介した電流
の流れを、線Ｂ２はコントロールゲートを介した電流の
流れをそれぞれ示す。
【００４９】図１０において、線Ｖ１〜線Ｖ４はウェル
に印加されるバイアス電圧が６Ｖ、６.５Ｖ、７Ｖ及び
８Ｖの場合、消去時間の変化によるメモリセルのしきい
値電圧の変化を示す。
に印加されるバイアス電圧が６Ｖ、６.５Ｖ、７Ｖ及び
８Ｖの場合、消去時間の変化によるメモリセルのしきい
値電圧の変化を示す。
【００５０】本発明はソース及びドレインをフローティ
ングさせることにより、純水接合キャパシタンスが生成
されるようにすることで、外部から電流の流れが発生し
ないため、電力の消耗が発生しない。また、本発明はホ
ット正孔注入方式を利用し、垂直に形成された電場に方
向性のみを与えるため、その値が大きい必要はない。従
って、トンネル酸化膜と誘電体膜の厚さ減少を回避して
データ保存特性を向上させる。即ち、本発明は電力の消
耗を最小化させ、フローティングゲートの上下部の誘電
物質であるトンネル酸化膜と誘電体膜の厚さを増加さ
せ、消去動作の速度を効果的に増加させる。
ングさせることにより、純水接合キャパシタンスが生成
されるようにすることで、外部から電流の流れが発生し
ないため、電力の消耗が発生しない。また、本発明はホ
ット正孔注入方式を利用し、垂直に形成された電場に方
向性のみを与えるため、その値が大きい必要はない。従
って、トンネル酸化膜と誘電体膜の厚さ減少を回避して
データ保存特性を向上させる。即ち、本発明は電力の消
耗を最小化させ、フローティングゲートの上下部の誘電
物質であるトンネル酸化膜と誘電体膜の厚さを増加さ
せ、消去動作の速度を効果的に増加させる。
【００５１】また、本発明の他の実施例として、消去動
作時、Ｐウェルには正バイアス電圧（＋Ｖ）を印加し、
Ｐ型の半導体基板から前記Ｐウェルを分離させるために
形成されたＮウェルをフローティングさせる。そうする
と、このようにＰウェルとＮウェルとの間に順方向ＰＮ
接合ダイオードが形成されて前記Ｎウェルがポジティブ
電位に変わる。そして、前記Ｐウェルに０Ｖの電圧を印
加すると、ソース及びドレインのみならず、前記Ｎウェ
ルとＰウェルとの間に電場が形成されてホット正孔が生
成される。従って、接合キャパシタンスによって生成さ
れたホット正孔とウェルキャパシタンスによって生成さ
れたホット正孔が加えられることにより、フローティン
グゲートに注入されるホット正孔の量が増加し、これに
より消去速度がさらに増加する。図１１から分かるよう
に、小さい接合電位条件においてもコントロールゲート
を介した漏洩電流の流れが発生する。
作時、Ｐウェルには正バイアス電圧（＋Ｖ）を印加し、
Ｐ型の半導体基板から前記Ｐウェルを分離させるために
形成されたＮウェルをフローティングさせる。そうする
と、このようにＰウェルとＮウェルとの間に順方向ＰＮ
接合ダイオードが形成されて前記Ｎウェルがポジティブ
電位に変わる。そして、前記Ｐウェルに０Ｖの電圧を印
加すると、ソース及びドレインのみならず、前記Ｎウェ
ルとＰウェルとの間に電場が形成されてホット正孔が生
成される。従って、接合キャパシタンスによって生成さ
れたホット正孔とウェルキャパシタンスによって生成さ
れたホット正孔が加えられることにより、フローティン
グゲートに注入されるホット正孔の量が増加し、これに
より消去速度がさらに増加する。図１１から分かるよう
に、小さい接合電位条件においてもコントロールゲート
を介した漏洩電流の流れが発生する。
【００５２】図１１において、線Ｓ１及びＳ２はトリプ
ル構造のウェルを有するフラッシュメモリセルのＮウェ
ルと接合領域をフローティングさせた状態でコントロー
ルゲートを介した漏洩電流を測定したもので、線Ｓ３及
びＳ４は接合領域のみをフローティングさせた状態でコ
ントロールゲートを介した漏洩電流を測定したものであ
る。
ル構造のウェルを有するフラッシュメモリセルのＮウェ
ルと接合領域をフローティングさせた状態でコントロー
ルゲートを介した漏洩電流を測定したもので、線Ｓ３及
びＳ４は接合領域のみをフローティングさせた状態でコ
ントロールゲートを介した漏洩電流を測定したものであ
る。
【００５３】
【発明の効果】上述したように、本発明は消去過程で発
生する寄生接合キャパシタを活用して追加的な電流の流
れが発生しない状態で、ホット正孔が生成されるように
し、生成されたホット正孔がフローティングゲートに注
入されるようにして、メモリセルの消去速度を向上させ
る。従って、このようにメモリセルの消去速度が増加す
るにつれてトンネル酸化膜の厚さ増加が可能になり、こ
れによりトンネル酸化膜に捕獲された電荷によって形成
される自体電場が減少してデータの損失率が減少する。
そして、トンネル酸化膜に捕獲された電荷によって発生
する物理的被害に対する免疫性が増加し、自体電場の緩
和によって繰り返し行われるプログラム及び消去動作に
よって発生するトンネル酸化膜のブレークダウンが防止
される。
生する寄生接合キャパシタを活用して追加的な電流の流
れが発生しない状態で、ホット正孔が生成されるように
し、生成されたホット正孔がフローティングゲートに注
入されるようにして、メモリセルの消去速度を向上させ
る。従って、このようにメモリセルの消去速度が増加す
るにつれてトンネル酸化膜の厚さ増加が可能になり、こ
れによりトンネル酸化膜に捕獲された電荷によって形成
される自体電場が減少してデータの損失率が減少する。
そして、トンネル酸化膜に捕獲された電荷によって発生
する物理的被害に対する免疫性が増加し、自体電場の緩
和によって繰り返し行われるプログラム及び消去動作に
よって発生するトンネル酸化膜のブレークダウンが防止
される。
【００５４】なお、本発明によれば、誘電体膜の厚さ増
加も可能となるため、フローティングゲートとコントロ
ールゲート間のキャパシタンスも減少させることができ
る。従って、帯電した電子の濃度差異によって発生する
データの損失も防止されて、素子のデータ保存能力を向
上させることができる。
加も可能となるため、フローティングゲートとコントロ
ールゲート間のキャパシタンスも減少させることができ
る。従って、帯電した電子の濃度差異によって発生する
データの損失も防止されて、素子のデータ保存能力を向
上させることができる。
【図１】一般的なフラッシュメモリセルを説明するため
の構造図である。
の構造図である。
【図２】チャネル消去動作を説明するための概念図であ
る。
る。
【図３】フラッシュメモリセルのカップリングキャパシ
タンスを説明するための概念図である。
タンスを説明するための概念図である。
【図４】フローティングゲートに注入された電子の放電
経路を示す概念図である。
経路を示す概念図である。
【図５】本発明に係るフラッシュメモリセルの消去動作
のためのバイアス電圧条件を示す波形図である。
のためのバイアス電圧条件を示す波形図である。
【図６】バイアス電圧の供給による接合領域とＰウェル
の電位変化を示すグラフである。
の電位変化を示すグラフである。
【図７】図７（ａ）及び（ｂ）はバイアス電圧の変化に
よるキャリアの移動経路を示す概念図である。
よるキャリアの移動経路を示す概念図である。
【図８】本発明によって改善されたフラッシュメモリセ
ルの消去速度を説明するためのグラフである。
ルの消去速度を説明するためのグラフである。
【図９】接合領域に印加されるバイアス電圧の変化によ
る基板とコントロールゲートの電流変化を示すグラフで
ある。
る基板とコントロールゲートの電流変化を示すグラフで
ある。
【図１０】ウェルに印加されるバイアス電圧の変化によ
る消去速度の変化を示すグラフである。
る消去速度の変化を示すグラフである。
【図１１】バイアス電圧条件の変化による漏洩電流の変
化を示すグラフである。
化を示すグラフである。
１ 半導体基板 ２ トンネル酸化膜 ３ フローティングゲート ４ 誘電体膜 ５ コントロールゲート ６ ソース ７ ドレイン（接合領域）
Claims (16)
- 【請求項１】 ウェルを有する半導体基板上にトンネル
酸化膜、フローティングゲート、誘電体膜及びコントロ
ールゲートが積層されてなるゲートと、前記ゲートの両
側部の半導体基板に形成された接合領域とを備え、前記
フローティングゲートにホット電子が注入されることに
よりプログラムされ、前記コントロールゲートに印加さ
れたバイアス電圧によって誘起された電位を有するフロ
ーティングゲートと半導体基板間の電位差によるＦＮト
ンネリングによって前記フローティングゲートに注入さ
れた電子が放電されて消去されるように構成されたフラ
ッシュメモリセルの消去方法において、 前記コントロールゲートに負バイアス電圧を印加し、前
記ウェルに正バイアス電圧を印加し、前記接合領域をフ
ローティングさせる段階と、 前記段階から前記ウェル、コントロールゲート及び接合
領域に順次接地電圧を印加する段階とを含んでなること
を特徴とするフラッシュメモリセルの消去方法。 - 【請求項２】 前記接合領域にはＮ型のドーパントが注
入され、前記ウェルにはＰ型のドーパントが注入される
ことを特徴とする請求項１記載のフラッシュメモリセル
の消去方法。 - 【請求項３】 前記接合領域のドーパント濃度が１Ｅ２
０／ｃｍ3以上であり、前記ウェルのドーパント濃度が
１Ｅ１６／ｃｍ3乃至１Ｅ１８／ｃｍ3であることを特徴
とする請求項１記載のフラッシュメモリセルの消去方
法。 - 【請求項４】 前記ウェルに印加された正バイアス電圧
が５〜１２Ｖであることを特徴とする請求項１記載のフ
ラッシュメモリセルの消去方法。 - 【請求項５】 前記トンネル酸化膜の厚さが６０〜１５
０Åであることを特徴とする請求項１記載のフラッシュ
メモリセルの消去方法。 - 【請求項６】 ウェルを有する半導体基板上にトンネル
酸化膜、フローティングゲート、誘電体膜及びコントロ
ールゲートが積層されてなるゲートと、前記ゲートの両
側部の半導体基板に形成された接合領域とを備え、前記
フローティングゲートにホット電子が注入されることに
よりプログラムされ、前記コントロールゲートに印加さ
れたバイアス電圧によって誘起された電位を有するフロ
ーティングゲートと半導体基板間の電位差によるＦＮト
ンネリングによって前記フローティングゲートに注入さ
れた電子が放電されて消去されるように構成されたフラ
ッシュメモリセルの消去方法において、 前記コントロールゲートに負バイアス電圧を印加し、前
記ウェル及び接合領域には正バイアス電圧を印加する第
１段階と、 前記コントロールゲートに接地電圧を印加した後、前記
ウェルと接合領域を同時にフローティングさせる第２段
階とを含んでなることを特徴とするフラッシュメモリセ
ルの消去方法。 - 【請求項７】 前記第２段階で消去されていないメモリ
セルの一つの接合領域をフローティングさせた後、前記
ウェル、コントロールゲート及び接合領域に順次接地電
圧を印加する第３段階をさらに含んでなることを特徴と
する請求項６記載のフラッシュメモリセルの消去方法。 - 【請求項８】 前記一つの接合領域がドレインであるこ
とを特徴とする請求項７記載のフラッシュメモリセルの
消去方法。 - 【請求項９】 Ｎウェル内にＰウェルを有する半導体基
板上にトンネル酸化膜、フローティングゲート、誘電体
膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成された接合領域
とを備え、前記フローティングゲートにホット電子が注
入されることによりプログラムされ、前記コントロール
ゲートに印加されたバイアス電圧によって誘起された電
位を有するフローティングゲートと半導体基板間の電位
差によるＦＮトンネリングによって前記フローティング
ゲートに注入された電子が放電されて消去されるように
構成されたフラッシュメモリセルの消去方法において、 前記コントロールゲートに負バイアス電圧を印加し、前
記Ｐウェルに正バイアス電圧を印加し、前記Ｎウェル及
び接合領域をフローティングさせる段階と、 前記Ｐウェル、コントロールゲート、接合領域及びＮウ
ェルに順次接地電圧を印加する段階とを含んでなること
を特徴とするフラッシュメモリセルの消去方法。 - 【請求項１０】 前記Ｎウェルのドーパント濃度が１Ｅ
１８／ｃｍ3〜１Ｅ１９／ｃｍ3であり、前記Ｐウェルの
ドーパント濃度が１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3で
あることを特徴とする請求項９記載のフラッシュメモリ
セルの消去方法。 - 【請求項１１】 前記Ｐウェルに印加された正バイアス
電圧が５〜１２Ｖであることを特徴とする請求項９記載
のフラッシュメモリセルの消去方法。 - 【請求項１２】 前記トンネル酸化膜の厚さが１００〜
２００Åであることを特徴とする請求項９記載のフラッ
シュメモリセルの消去方法。 - 【請求項１３】 ウェルを有する半導体基板上にトンネ
ル酸化膜、フローティングゲート、誘電体膜及びコント
ロールゲートが積層されてなるゲートと、前記ゲートの
両側部の半導体基板に形成された接合領域とを備え、前
記フローティングゲートにホット電子が注入されること
によりプログラムされ、前記コントロールゲートに印加
されたバイアス電圧によって誘起された電位を有するフ
ローティングゲートと半導体基板との電位差によるＦＮ
トンネリングによって前記フローティングゲートに注入
された電子が放電されて消去されるように構成されたフ
ラッシュメモリセルの消去方法において、 前記コントロールゲートに正バイアス電圧を印加し、前
記ウェルに負バイアス電圧を印加し、前記接合領域をフ
ローティングさせる段階と、 前記段階から前記ウェル、コントロールゲート及び接合
領域に順次接地電圧を印加する段階とを含んでなること
を特徴とするフラッシュメモリセルの消去方法。 - 【請求項１４】 前記接合領域にはＰ型のドーパントが
注入され、前記ウェルにはＮ型のドーパントが注入され
ることを特徴とする請求項１３記載のフラッシュメモリ
セルの消去方法。 - 【請求項１５】 前記接合領域のドーパント濃度が１Ｅ
２０／ｃｍ3以上であり、前記ウェルのドーパント濃度
が１Ｅ１６／ｃｍ3〜１Ｅ１８／ｃｍ3であることを特徴
とする請求項１３記載のフラッシュメモリセルの消去方
法。 - 【請求項１６】 前記ウェルに印加された負バイアス電
圧が−５〜−１２Ｖであることを特徴とする請求項１３
記載のフラッシュメモリセルの消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0036519A KR100418718B1 (ko) | 2000-06-29 | 2000-06-29 | 플래쉬 메모리 셀의 소거 방법 |
| KR2000-36519 | 2000-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026158A true JP2002026158A (ja) | 2002-01-25 |
| JP4694016B2 JP4694016B2 (ja) | 2011-06-01 |
Family
ID=19674854
Family Applications (1)
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