KR100416603B1 - Method of manufacturing semiconductor device employing insulating layer to confer three dimensional shape on conductive layer - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 106
- 238000003860 storage Methods 0.000 claims abstract description 76
- 238000000151 deposition Methods 0.000 claims abstract description 72
- 230000008021 deposition Effects 0.000 claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000007800 oxidant agent Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 192
- 239000007789 gas Substances 0.000 description 15
- 230000007423 decrease Effects 0.000 description 7
- 239000002356 single layer Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
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- Engineering & Computer Science (AREA)
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Abstract
도전층에 입체 형상을 부여하기 위한 절연층을 채용하는 반도체 소자 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하고, 절연층을 관통하는 관통홀을 형성하기 위해서 절연층을 선택적으로 식각하고, 관통홀 내에 도전층을 형성하는 단계들을 포함하는 반도체 소자 제조 방법을 제공한다. 이때, 도전층은 커패시터의 스토리지 전극(storage node)일 수 있다.Disclosed is a semiconductor device manufacturing method employing an insulating layer for imparting a three-dimensional shape to a conductive layer. An aspect of the present invention is to select an insulating layer to form an insulating layer in which the intrinsic etching rate increases in the depth direction by varying any one of the deposition parameters on the semiconductor substrate, and to form a through hole penetrating the insulating layer. And etching to form a conductive layer in the through hole. In this case, the conductive layer may be a storage node of the capacitor.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 절연층의 몰드(mold)를 이용하여 입체 구조를 가지는 도전층, 예컨대, 커패시터의 스토리지 전극을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a storage electrode of a conductive layer having a three-dimensional structure, such as a capacitor, by using a mold of an insulating layer.
반도체 소자를 제조하는 데 있어서 디자인 룰(design rule)이 감소됨에 따라, 커패시터가 차지할 면적의 감소가 요구되고 있다. 따라서, 차지하는 면적 감소에 부응하며 DRAM(Dynamic Random Access Memory) 소자와 같은 반도체 소자의 동작에 필요한 일정량의 정전 용량을 확보할 수 있는 커패시터를 제공하는 데 많은 어려움이 발생하고 있다.As design rules are reduced in manufacturing semiconductor devices, a reduction in the area occupied by capacitors is required. Accordingly, there are many difficulties in providing a capacitor capable of securing a certain amount of capacitance required for the operation of a semiconductor device such as a DRAM (Dynamic Random Access Memory) device in response to a reduction in the area occupied.
이를 극복하기 위해서 커패시터의 구조를 스택(stack)형, 트렌치(trench)형 또는 실린더(cylinder)형과 같은 3차원의 입체 구조로 형성하여, 유전층의 유효 표면적을 증가시키는 방법이 시도되고 있다. 예를 들어, 몰드를 형성한 후 이러한 몰드 형상에 의해 3차원 입체 구조의 스토리지 전극을 구현하는 방법에 제시되고 있다. 이때, 감소되고 제한된 셀(cell) 면적에 따라 제한된 면적을 갖는 3차원 입체 구조의 커패시터에서 표면적을 계속적으로 증가시키기 위해서는 커패시터의 3차원 입체 구조의 높이를 증가시켜야 한다. 그러나, 이러한 커패시터의 높이 증가는 커패시터의 입체 구조 형성을 위한 식각 공정, 예컨대, 몰드를 패터닝하는 식각 공정 상에 많은 어려움을 수반하게 된다.In order to overcome this problem, a method of increasing the effective surface area of a dielectric layer by forming a capacitor structure in a three-dimensional structure such as a stack type, a trench type, or a cylinder type has been attempted. For example, a method of implementing a storage electrode having a three-dimensional structure by using a mold shape after forming a mold has been proposed. In this case, in order to continuously increase the surface area of the three-dimensional solid capacitor having a limited area according to the reduced and limited cell area, the height of the three-dimensional solid structure of the capacitor must be increased. However, such an increase in the height of the capacitor involves a lot of difficulties in the etching process for forming the three-dimensional structure of the capacitor, for example, the etching process for patterning the mold.
도 1은 입체 구조의 스토리지 전극 형성을 위해서 패터닝된 몰드를 설명하기 위해서 예시한 수직 SEM(vertical Scanning Electron Microscope) 사진이다. 도 2는 도1에 제시된 몰드를 이용하여 형성한 스토리지 전극을 포함하는 입체 구조의 커패시터를 설명하기 위해서 예시한 수직 SEM 사진이다. 도 3은 입체 구조의 스토리지 전극을 포함하는 커패시터에 발생할 수 있는 문제점을 설명하기 위해서 스토리지 전극의 바닥 부위를 도시한 수직 SEM 사진이다. 도 4는 입체 구조의 스토리지 전극을 포함하는 커패시터에 발생할 수 있는 누설 전류(leakage current) 특성 저하를 나타내는 그래프이다.FIG. 1 is a vertical scanning electron microscope (SEM) photograph illustrating the patterned mold for forming a three-dimensional storage electrode. FIG. 2 is a vertical SEM image illustrating a three-dimensional capacitor including a storage electrode formed by using the mold illustrated in FIG. 1. 3 is a vertical SEM photograph showing a bottom portion of a storage electrode in order to explain a problem that may occur in a capacitor including a three-dimensional storage electrode. 4 is a graph illustrating leakage current characteristic degradation that may occur in a capacitor including a three-dimensional storage electrode.
도 1을 참조하면, 종래의 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법은 반도체 기판 상에 실리콘 산화물의 몰드층을 형성한 후, 이러한 몰드층을 식각하여 하부의 콘택, 예컨대, BC(Buried Contact)를 노출하는 관통홀을 형성하는 것을 포함한다. 이때, 몰드층은 매우 두꺼운 두께, 예컨대, 대략 수천 Å 내지 10000Å 정도의 두께로 형성될 수 있다. 실질적으로 후속에 형성되는 스토리지 전극 또는 커패시터의 높이는 이러한 몰드층의 두께에 의해서 좌우되므로, 상기한 바와 같이 몰드층이 매우 두꺼운 두께로 형성된다.Referring to FIG. 1, in a method of manufacturing a semiconductor device including a storage electrode of a conventional capacitor, after forming a mold layer of silicon oxide on a semiconductor substrate, the mold layer is etched to form a lower contact, for example, a buried contact (BC). Forming a through hole exposing). At this time, the mold layer may be formed to a very thick thickness, for example, a thickness of about several thousand kPa to 10000 kPa. Since the height of the storage electrode or capacitor subsequently formed depends on the thickness of this mold layer, the mold layer is formed to a very thick thickness as described above.
이와 같이 몰드층이 매우 두꺼워, 몰드층의 선택적인 식각에 의해서 형성되는 관통홀은 양호한 측벽 프로파일(side wall profile)을 확보하기가 어렵게 된다. 이와 함께, 도 1에 도시된 바와 같이 BC를 노출하는 관통홀의 바닥(bottom) 부위의 임계 선폭(CD:Critical Dimension)을 확보하기가 어렵게 된다. 즉, 관통홀의 상측 부위에서의 선폭은 관통홀의 바닥 부위의 선폭보다 크게 되며, 이에 따라, 관통홀은 경사진 측벽을 가지게 된다. 이와 같이 관통홀의 바닥 선폭을 확보하기 어려운 것은, 초기의 몰드층이 상기한 바와 같이 매우 두꺼워 일반적인 식각으로는 실질적으로 수직한 프로파일의 관통홀을 얻기가 매우 힘든 데 주로 기인한다.As such, the mold layer is so thick that through-holes formed by selective etching of the mold layer make it difficult to secure a good side wall profile. In addition, as shown in FIG. 1, it is difficult to secure a critical dimension (CD) of a bottom portion of a through hole exposing BC. That is, the line width at the upper portion of the through hole is larger than the line width at the bottom portion of the through hole, so that the through hole has an inclined sidewall. The difficulty in securing the bottom line width of the through-holes is mainly due to the fact that the initial mold layer is very thick as described above, so that it is very difficult to obtain through-holes having a substantially vertical profile by general etching.
도 2를 참조하면, 상기한 바와 같은 관통홀을 가지는 몰드를 형성한 후, 이러한 몰드 상에 상기 관통홀 내부 측벽 및 바닥을 따라 스토리지 전극층을 증착한다. 몰드의 형상을 따라 스토리지 전극층이 증착되므로, 이러한 스토리지 전극층을 패터닝 또는 분리하여 형성되는 스토리지 전극은 몰드의 형상, 실질적으로는 관통홀의 형상에 의존하는 3차원 입체 구조, 예컨대, 실린더 형태 또는 스택 형태 등으로 형성된다. 이러한 스토리지 전극을 마스크로 몰드를 제거한 후, 스토리지 전극 상에 유전층 및 플레이트(plate) 전극 등을 형성하여 커패시터를 완성할 수 있다.Referring to FIG. 2, after forming a mold having a through hole as described above, a storage electrode layer is deposited on the mold along the inner sidewall and the bottom of the through hole. Since the storage electrode layer is deposited along the shape of the mold, the storage electrode formed by patterning or separating the storage electrode layer may have a three-dimensional structure, for example, a cylinder shape or a stack shape, depending on the shape of the mold, and the shape of the through hole. Is formed. After the mold is removed using the storage electrode as a mask, a capacitor may be completed by forming a dielectric layer, a plate electrode, and the like on the storage electrode.
상술한 바와 같이 형성되는 커패시터의 형상의 결정은 실질적으로 스토리지전극의 형상에 의해서 이루어진다고 간주할 수 있다. 이때, 스토리지 전극의 형상은 실질적으로 관통홀(또는 몰드)의 형상 또는 프로파일에 의해서 결정된다고 간주할 수 있으므로, 커패시터의 형상은 관통홀(또는 몰드)의 형상 또는 프로파일에 의해서 결정된다고 볼 수 있다. 그런데, 상기한 바와 같이 몰드의 관통홀의 바닥 선폭이 상부 선폭(top CD)에 비해 작게 확보되면, 즉, 관통홀의 측벽(달리 말하면 몰들의 측벽)이 경사지게 되면, 스토리지 전극 또한 경사지게 형성되어 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 작아질 수 있다. 이에 따라, 커패시터의 바닥 선폭 또한 커패시터의 상부 선폭에 비해 작아지게 된다. 이는 도 2에 도시된 바에 의해서 입증된다.Determination of the shape of the capacitor formed as described above can be considered to be made substantially by the shape of the storage electrode. In this case, since the shape of the storage electrode may be considered to be substantially determined by the shape or profile of the through hole (or mold), the shape of the capacitor may be determined by the shape or profile of the through hole (or mold). However, as described above, when the bottom line width of the through-hole of the mold is secured smaller than the top CD, that is, when the sidewall of the through-hole (in other words, the sidewalls of the moles) is inclined, the storage electrode is also inclined to form The bottom line width may be smaller than the top line width. Accordingly, the bottom line width of the capacitor is also smaller than the top line width of the capacitor. This is evidenced by what is shown in FIG. 2.
이와 같이 커패시터의 바닥 선폭이 상부 선폭에 비해 협소하게 되면, 커패시터 또는 스토리지 전극이 구조적으로 불안정하게 된다. 이에 따라, 스토리지 전극 또는 커패시터가 기울어지거나 쓰러지는 불량이 발생할 수 있다. 또한, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소하게 된다는 것은, 스토리지 전극과 스토리지 전극 간의 갭(gap)의 종횡비(aspect ratio)가 불량해진다는 것을 의미한다. 따라서, 스토리지 전극 간에 사이의 바닥 부위에서의 유전층 또는 플레이트 전극의 단차 도포성(step coverage)이 취약해질 수 있다. 이러한 유전층 또는 플레이트 전극의 단차 도포성의 불량은 전체 커패시터의 특성 저하를 유발할 수 있다.As such, when the bottom line width of the capacitor becomes narrower than the upper line width, the capacitor or the storage electrode becomes structurally unstable. Accordingly, a failure in which the storage electrode or the capacitor is tilted or collapsed may occur. In addition, the lower line width of the storage electrode compared to the upper line width means that the aspect ratio of the gap between the storage electrode and the storage electrode becomes poor. Thus, step coverage of the dielectric layer or plate electrode at the bottom between the storage electrodes may be vulnerable. This poor coating of the stepped dielectric layer or plate electrode may cause deterioration of the characteristics of the entire capacitor.
도 3을 참조하면, 스토리지 전극이 경사지게 형성되므로, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소해져 스토리지 전극 간의 갭의 종횡비가 불량해짐을 보여준다. 즉, 바닥 부위에서의 스토리지 전극 간의 갭의 입구 부위가 협소하게 된다. 이에 따라, 유전층 또는 플레이트 전극의 단차 도포성이 취약해질 수 있다.Referring to FIG. 3, since the storage electrode is formed to be inclined, the bottom line width of the storage electrode is narrower than the top line width, so that the aspect ratio of the gap between the storage electrodes is poor. That is, the inlet portion of the gap between the storage electrodes at the bottom portion becomes narrow. Accordingly, the step coverage of the dielectric layer or the plate electrode may be weak.
도 4를 참조하면, 상기한 바와 같이 유전층 또는 플레이트 전극의 단차 도포성이 취약해지면, 커패시터의 특성, 예컨대, 누설 전류 특성이 열악해짐을 보여준다.Referring to FIG. 4, when the step coverage property of the dielectric layer or the plate electrode becomes weak as described above, it is shown that the characteristics of the capacitor, for example, leakage current characteristics, become poor.
한편, 스토리지 전극의 입체 구조의 측벽이 경사지게 되면, 즉, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소해지면, 스토리지 전극과 하부의 BC 간에 오정렬 마진(misalign margin)이 협소해지는 문제 등이 발생할 수 있다. 또한, 이에 따라, 스토리지 전극 하부와 BC 간의 접촉 면적이 감소하여 저항이 증가하는 문제 등이 발생할 수 있다.On the other hand, when the sidewall of the three-dimensional structure of the storage electrode is inclined, that is, when the bottom line width of the storage electrode becomes narrower than the upper line width, a misalignment margin may be narrowed between the storage electrode and the lower BC. . In addition, the contact area between the lower portion of the storage electrode and the BC may decrease, resulting in an increase in resistance.
본 발명이 이루고자 하는 기술적 과제는, 3차원 구조의 스토리지 전극 형성을 위해 도입되는 절연층, 예컨대, 몰드의 측벽에 경사가 발생되어 스토리지 전극의 측벽이 경사지게 되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor device manufacturing method capable of preventing the sidewall of the storage electrode from being inclined due to the inclination of the insulating layer introduced to form the storage electrode having the three-dimensional structure, for example, the mold. To provide.
도 1 내지 도 4는 종래의 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.1 to 4 are schematic views illustrating a method of manufacturing a semiconductor device including a storage electrode of a conventional capacitor.
도 5는 본 발명의 실시예에 따라 반도체 기판 상에 몰드층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.5 is a cross-sectional view schematically illustrating a step of forming a mold layer on a semiconductor substrate according to an embodiment of the present invention.
도 6은 본 발명의 실시예에서 이용될 수 있는 플라즈마 강화 화학 기상 증착(PE-CVD) 설비를 개략적으로 도시한 도면이다.FIG. 6 is a schematic illustration of a plasma enhanced chemical vapor deposition (PE-CVD) facility that may be used in an embodiment of the present invention.
도 7은 본 발명의 실시예에 의한 몰드층의 두께 방향으로의 도핑 농도 프로파일을 개략적으로 도시한 그래프이다.7 is a graph schematically illustrating a doping concentration profile in a thickness direction of a mold layer according to an embodiment of the present invention.
도 8은 본 발명의 실시예에 따라 몰드를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.8 is a schematic cross-sectional view for explaining a step of forming a mold according to an embodiment of the present invention.
도 9 내지 도 13은 본 발명의 실시예에 따른 몰드층 증착 시의 증착 조건들의 변화에 따른 습식 고유 식각 속도(intrinsic wet etch rate) 변화를 설명하기 위해서 측정된 결과들을 도시한 그래프들이다.9 to 13 are graphs showing results measured to explain a change in intrinsic wet etch rate according to changes in deposition conditions during deposition of a mold layer according to an embodiment of the present invention.
도 14는 본 발명의 실시예에 따라 스토리지 전극을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.14 is a schematic cross-sectional view for explaining a step of forming a storage electrode according to an exemplary embodiment of the present invention.
도 15는 본 발명의 실시예에 따라 스토리지 전극 상에 유전층 및 플레이트 전극을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.FIG. 15 is a schematic cross-sectional view illustrating a method of forming a dielectric layer and a plate electrode on a storage electrode according to an exemplary embodiment of the present invention.
도 16은 본 발명의 실시예에 의한 효과를 설명하기 위해서 개략적으로 도시한 수직 주사 전자 현미경(SEM) 사진이다.16 is a vertical scanning electron microscope (SEM) photograph schematically showing the effect of the embodiment of the present invention.
<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>
100: 반도체 기판, 200: 하부 절연층,100: semiconductor substrate, 200: lower insulating layer,
250: 식각 종료층, 300: 몰드층,250: etching termination layer, 300: mold layer,
400: 스토리지 전극.400: storage electrode.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하고, 상기 절연층을 관통하는 관통홀을 형성하기 위해서 상기 절연층을 선택적으로 식각한다. 상기 관통홀 내에 도전층, 예컨대, 커패시터의 스토리지 전극을 형성한다.An aspect of the present invention for achieving the above technical problem is to form an insulating layer in which the intrinsic etching rate increases in the depth direction by varying any one of the deposition parameters on the semiconductor substrate, and penetrating through the insulating layer The insulating layer is selectively etched to form holes. A storage layer of a conductive layer, for example, a capacitor, is formed in the through hole.
상기 절연층을 식각하는 단계에서 상기 식각 속도는 상기 절연층이 식각됨에 따라 증가한다. 상기 절연층의 최하 부위에서의 상기 식각 속도는 상기 절연층의 최상 부위에서의 상기 식각 속도에 비해 대략 1.1배 내지 10배일 수 있다.In the etching of the insulating layer, the etching rate increases as the insulating layer is etched. The etching rate at the lowermost portion of the insulating layer may be about 1.1 to 10 times the etching rate at the uppermost portion of the insulating layer.
상기 절연층은 화학 기상 증착 방법을 기본으로 하여 증착되는 실리콘 산화물로 이루어질 수 있다. 상기 화학 기상 증착은 플라즈마 파워를 점진적으로 증가시키며 수행된다. 또는, 상기 화학 기상 증착은 증착 온도를 점진적으로 증가시키며 수행된다. 상기 화학 기상 증착은 상기 실리콘 산화물 형성을 위한 실리콘 소오스와 산화제 소오스의 비율에서 상기 실리콘 소오스의 상대적인 함량을 점진적으로 감소시키며 수행될 수 있다. 상기 화학 기상 증착은 증착 챔버의 압력을 점진적으로 감소시키며 수행될 수 있다. 상기 화학 기상 증착은 증착 반응에 요구되는 소오스를 공급하는 샤워 헤드와 상기 반도체 기판 간의 이격 간격을 점진적으로 감소시키며 수행될 수 있다. 이러한 화학 기상 증착은 상기한 방법들을 조합하여 증착 변수들을 변화시키며 수행될 수 있다.The insulating layer may be formed of silicon oxide deposited based on a chemical vapor deposition method. The chemical vapor deposition is performed with a gradual increase in plasma power. Alternatively, the chemical vapor deposition is performed while gradually increasing the deposition temperature. The chemical vapor deposition may be performed by gradually decreasing the relative content of the silicon source at a ratio of silicon source and oxidant source for forming the silicon oxide. The chemical vapor deposition can be performed while gradually reducing the pressure in the deposition chamber. The chemical vapor deposition may be performed by gradually decreasing the separation interval between the shower head and the semiconductor substrate supplying the source required for the deposition reaction. Such chemical vapor deposition can be performed by varying deposition parameters using a combination of the above methods.
상기 화학 기상 증착은 열적 화학 기상 증착 또는 플라즈마 강화 화학 기상 증착으로 수행될 수 있다.The chemical vapor deposition may be performed by thermal chemical vapor deposition or plasma enhanced chemical vapor deposition.
한편, 상기 절연층은 깊이 방향으로 도핑 농도가 점진적으로 달라지는 BPSG층 또는 PSG층으로 이루어질 수 있다. 상기 절연층은 상기 도핑 농도가 상기 절연층의 상측 부위에서 상기 절연층의 하측 부위로 점진적으로 증가하도록 형성된다.On the other hand, the insulating layer may be made of a BPSG layer or PSG layer in which the doping concentration gradually varies in the depth direction. The insulating layer is formed such that the doping concentration gradually increases from an upper portion of the insulating layer to a lower portion of the insulating layer.
상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 같도록 상기 관통홀이 형성되거나, 상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 크도록 상기 관통홀이 형성될 수 있다.The through hole may be formed such that the bottom line width of the through hole is substantially the same as the inlet line width, or the through hole may be formed such that the bottom line width of the through hole is substantially larger than the inlet line width.
한편, 상기 몰드층은 두께 방향으로 도핑 농도가 점진적으로 달라지는 절연층, 예컨대, BPSG층 또는 PSG층으로 이루어질 수 있다. 여기서, 상기 도핑 농도는 상기 몰드층의 하부 부위에서 상기 몰드층의 상부 부위로 점진적으로 감소하도록 상기 몰드층이 형성될 수 있다.On the other hand, the mold layer may be formed of an insulating layer, for example, BPSG layer or PSG layer in which the doping concentration is gradually changed in the thickness direction. Here, the mold layer may be formed so that the doping concentration gradually decreases from the lower portion of the mold layer to the upper portion of the mold layer.
상기 선택적인 식각은 습식 식각을 포함하여 수행되거나, 건식 식각을 포함하여 수행될 수 있다.The selective etching may be performed including wet etching or may be performed including dry etching.
본 발명의 실시예에 의하면, 3차원 구조의 스토리지 전극 형성을 위해 도입되는 몰드의 측벽에 경사가 발생되어 스토리지 전극의 측벽이 경사지게 형성되는 것을 방지할 수 있다.According to an embodiment of the present invention, the inclination is generated on the sidewall of the mold introduced to form the storage electrode of the three-dimensional structure to prevent the sidewall of the storage electrode from being inclined.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.
본 발명의 실시예에서는 스토리지 전극을 형성하기 위한 사전 준비 단계로 관통홀을 가지는 몰드를 형성하는 단계에서, 몰드의 측벽(즉, 관통홀의 측벽)의 프로파일이 실질적으로 수직하도록 몰드를 형성하는 방안을 제시한다. 이는 입체 구조의 스토리지 전극의 측벽이 실질적으로 수직하도록 유도하여, 스토리지 전극의 측벽이 경사져서 발생하는 문제를 근원적으로 방지하기 위해서이다. 관통홀이 실질적으로 수직한 프로파일을 갖도록 하기 위해서, 본 발명의 실시예에서는 몰드층을 증착할 때 고유 식각 속도가 점진적으로 감소하는 물질을 점진적으로 증착하여 형성하는 바를 제시한다. 이에 따라, 몰드층의 어느 한 상측 부위는 몰드층의 어느 한 하측 부위에 비해 감소된 고유 식각 속도 특성을 나타내도록 몰드층을 형성하는 바를 본 발명의 실시예에서는 제시한다. 본 발명의 실시예에서 고유 식각 속도는 물질 자체가 독립적인 조건에서, 예컨대, 독립된 단일층의 균일한 상태일 때 실현될 수 있는 식각 속도를 의미한다.According to an embodiment of the present invention, in a step of forming a mold having a through hole as a preliminary step for forming a storage electrode, a method of forming a mold such that the profile of the side wall of the mold (that is, the side wall of the through hole) is substantially perpendicular. present. This is to induce the sidewalls of the storage electrode of the three-dimensional structure to be substantially vertical, thereby fundamentally preventing the problem caused by the inclination of the sidewall of the storage electrode. In order to ensure that the through-holes have a substantially vertical profile, embodiments of the present invention suggest the formation of progressively depositing materials in which the intrinsic etch rate gradually decreases when depositing a mold layer. Accordingly, an embodiment of the present invention suggests that the upper part of the mold layer forms the mold layer so as to exhibit reduced intrinsic etch rate characteristics as compared to any lower part of the mold layer. In the embodiments of the present invention, the intrinsic etching rate means an etching rate that can be realized when the material itself is in an independent condition, for example, in a homogeneous state of an independent monolayer.
도 5 내지 도 16은 본 발명의 실시예에 의한 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법을 설명하기 위해서 제공된다.5 to 16 are provided to explain a method of manufacturing a semiconductor device including a storage electrode of a capacitor according to an embodiment of the present invention.
도 5는 반도체 기판(100) 상에 몰드층(300)을 형성하는 단계를 개략적으로 나타낸다.5 schematically illustrates a step of forming the mold layer 300 on the semiconductor substrate 100.
구체적으로, 반도체 기판(100) 상에 반도체 기판(100)의 활성 영역에 전기적으로 연결되는 매몰 콘택(BC) 형태의 콘택(270)을 하부 절연층(200)을 개재하여 형성한다. 예를 들어, 실리콘 산화물 등의 하부 절연층(200) 상에 식각 종료층(250)을 형성한 후, 상기 하부 절연층(200)을 관통하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 콘택(270)을 형성한다. 이러한 콘택(270)은 다양한 도전 물질, 예컨대, 도전성의 다결정 실리콘 등으로 형성될 수 있다. 이때, 상기한 식각 종료층(250)은 이후에 형성될 절연층, 즉, 몰드층과 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 질화물로 형성되는 것이 바람직하다.In detail, a contact 270 in the form of a buried contact BC electrically connected to the active region of the semiconductor substrate 100 is formed on the semiconductor substrate 100 through the lower insulating layer 200. For example, after forming the etch stop layer 250 on the lower insulating layer 200, such as silicon oxide, after forming a contact hole through the lower insulating layer 200, the contact filling the contact hole 270 is formed. The contact 270 may be formed of various conductive materials, for example, conductive polycrystalline silicon. In this case, the etch finish layer 250 is preferably formed of an insulating material, for example, silicon nitride, which may have an etching selectivity with an insulating layer to be formed later, that is, a mold layer.
다음에, 이러한 콘택(270)을 덮는 몰드층(300)을 하부 절연층(200) 상, 실질적으로는 식각 종료층(250) 상에 형성한다. 이때, 몰드층(300)은 커패시터의 스토리지 전극 형성을 위해서 도입되는 희생층으로 형성될 수 있다. 그럼에도 불구하고, 몰드층(300)은 도입된 식각 종료층(250)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 산화물로 이루어지는 절연층으로 형성될 수 있다. 이때, 몰드층(300)은 커패시터의 스토리지 전극 형성을 위한 희생층이므로, 스토리지 전극의 높이에 상응하는 두께로 형성된다. 예를 들어, 대략 수천 Å 내지 수만 Å 두께, 예를 들어, 대략 14000Å 정도로 몰드층(300)을 형성한다.Next, a mold layer 300 covering the contact 270 is formed on the lower insulating layer 200 and substantially on the etch stop layer 250. In this case, the mold layer 300 may be formed as a sacrificial layer introduced to form a storage electrode of the capacitor. Nevertheless, the mold layer 300 may be formed of an insulating layer made of an insulating material, for example, silicon oxide, having an etch selectivity with the introduced etch stop layer 250. In this case, since the mold layer 300 is a sacrificial layer for forming the storage electrode of the capacitor, the mold layer 300 is formed to have a thickness corresponding to the height of the storage electrode. For example, the mold layer 300 is formed in a thickness of about several thousand micrometers to several tens of microseconds, for example, about 14000 micrometers.
몰드층(300)은 그 두께 방향으로 고유 식각 속도가 연속적 또는 점진적으로 변화하도록 형성된다. 이때, 고유 식각 속도는 몰드층(300)의 측정 대상이 되는 어느 한 부분이 독립적일 경우에 그 자체의 물질 특성에 의존하여 구현되는 식각 속도를 의미한다. 따라서, 이러한 고유 식각 속도는 몰드층(300)을 패터닝할 때 전체적으로 구현되는 식각 속도를 의미하기보다는, 몰드층(300)의 각각의 부분들이 독립적인 조건일 때, 예컨대, 각각의 부분들이 독립되고 균일한 단일층일 때 실험적으로 구현되는 각각의 부분에서의 식각 속도를 의미한다고 간주될 수 있다.The mold layer 300 is formed such that the intrinsic etching rate continuously or gradually changes in the thickness direction thereof. In this case, the intrinsic etching rate refers to an etching rate that is realized depending on its own material properties when any part of the mold layer 300 to be measured is independent. Thus, this inherent etch rate does not mean an etch rate that is generally implemented when patterning the mold layer 300, but rather when each part of the mold layer 300 is an independent condition, for example, each part is independent and It can be considered to mean the etch rate in each part empirically implemented when a homogeneous monolayer.
이때, 몰드층(300)의 어느 한 상부 부위는 몰드층(300)의 다른 어느 한 하부 부위에 비해, 상기 상부 부위와 하부 부위 각각이 독립된 단일층일 경우를 가정할 때, 낮은 식각 속도를 가지도록, 몰드층(300)을 증착한다. 즉, 몰드층(300)을 형성할 때, 고유 식각 속도가 점진적으로 감소하는 물질을 점진적으로 증착하여 전체 몰드층(300)을 형성한다. 즉, 증착 변수들의 어느 하나 또는 다수를 변화시킴으로써 식각 속도가 깊이 또는 두께 방향으로 변화하는 절연층을 증착하여 몰드층(300)으로 이용한다. 이에 따라, 몰드층(300)은 두께 방향으로 고유 식각 속도가 변화되도록 형성될 수 있다. 이때, 몰드층(300)을 PE-TEOS(Plasma-Enhanced TetraEthylOrthoSilicate) 증착과 같은 플라즈마 강화 화학 기상 증착(PE-CVD:Plasma Enhanced Chemical Vapor Deposition)으로 형성할 수 있다.At this time, any one upper portion of the mold layer 300 has a lower etching rate, assuming that each of the upper portion and the lower portion is an independent single layer, compared to any other lower portion of the mold layer 300. The mold layer 300 is deposited. That is, when the mold layer 300 is formed, the entire mold layer 300 is formed by gradually depositing a material whose intrinsic etching rate gradually decreases. That is, by changing any one or many of the deposition parameters, an insulating layer whose etching rate is changed in the depth or thickness direction is deposited and used as the mold layer 300. Accordingly, the mold layer 300 may be formed to change the intrinsic etching rate in the thickness direction. In this case, the mold layer 300 may be formed by plasma enhanced chemical vapor deposition (PE-CVD), such as plasma-enhanced tetraethoxy orthosilicate (PE-TEOS) deposition.
몰드층(300)이 이러한 고유 식각 속도 특성을 나타내도록 유도하기 위해서, 몰드층(300)을 형성하는 증착 공정을 수행할 때 증착 공정의 수행 조건 또는 변수들이 변화되도록 하여 증착되는 절연층, 즉, 몰드층(300)의 특성이 그 두께 방향을 따라 변화되도록 한다.In order to induce the mold layer 300 to exhibit such intrinsic etch rate characteristics, when performing the deposition process for forming the mold layer 300, an insulating layer that is deposited by changing the conditions or variables of the deposition process, that is, The characteristics of the mold layer 300 are changed along the thickness direction thereof.
몰드층(300)의 증착이 진행됨에 따라 증착되는 몰드층(300)의 막질 특성을 순차적으로 변화시키기 위해서, 몰드층(300)을 형성하는 데 CVD을 기본으로 하는 증착 방법, 예컨대, 열적 CVD 또는 PE-CVD 등을 이용할 수 있다. 이러한 CVD를 기본으로 하는 증착 방법은 증착을 수행하는 데 수반되는 공정 변수 등을 변화시키는 데 유리하고, 이러한 공정 변수들의 변화에 따라 몰드층(300)의 막질 특성이 두께 방향으로 연속적으로 변화될 수 있어 유리하다. 이러한 몰드층(300)의 증착 시에공정 조건을 변화시키는 예는 CVD를 기본으로 하는 증착 방법 중의 하나인 PE-CVD 설비를 이용하여 구체적으로 설명한다.In order to sequentially change the film quality characteristics of the mold layer 300 deposited as the deposition of the mold layer 300 proceeds, a deposition method based on CVD, for example, thermal CVD or the like, for forming the mold layer 300 is performed. PE-CVD and the like can be used. Such a deposition method based on CVD is advantageous for changing process parameters and the like involved in performing deposition, and the film quality of the mold layer 300 may be continuously changed in the thickness direction according to the change of these process variables. It is advantageous. An example of changing process conditions at the time of depositing the mold layer 300 will be described in detail using a PE-CVD facility, which is one of CVD-based deposition methods.
도 6은 본 발명의 실시예에서 이용될 수 있는 PE- CVD 설비를 개략적으로 도시한 도면이다.FIG. 6 is a schematic illustration of a PE-CVD facility that may be used in an embodiment of the present invention.
PE-CVD는 플라즈마를 이용하는 증착 특성을 강화시키는 CVD의 한 방법으로 알려져 있다. 이러한 PE-CVD를 수행할 수 있는 설비는, 기본적으로 반도체 기판, 예컨대, 웨이퍼(wafer:6100)가 올려지는 서셉터(susceptor:6200)와, 웨이퍼(6100) 상측에 도입되는 샤워 헤드(shower head:6300) 및 히팅 램프(heating lamp) 등과 같은 히터(6400) 등을 구비한다. 이러한 부품들은 모두 챔버 내에 설치된다. 샤워 헤드(6300)에는 가스 공급원(6500)이 연결되어 반응 가스 등이 제공되고, 또한, 파워(power) 제공부(6600)가 연결되어 플라즈마 발생을 위한 RF 파워가 인가된다.PE-CVD is known as a method of CVD that enhances the deposition properties using plasma. The equipment capable of performing such PE-CVD is basically a susceptor 6200 on which a semiconductor substrate, for example, a wafer 6100 is placed, and a shower head introduced above the wafer 6100. And a heater 6400, such as a heating lamp. These parts are all installed in the chamber. The shower head 6300 is connected to a gas supply source 6500 to supply a reaction gas, and a power supply unit 6600 is connected to RF power for generating plasma.
상기한 바와 같은 PE-CVD 설비를 이용하여 몰드층(도 1의 300)을 증착할 때, 증착 조건으로는 챔버 내의 압력, 온도, 플라즈마 발생을 위한 RF 파워, 반응 가스들 간의 비율 및 반응 가스의 제공 흐름 속도 또는 샤워 헤드(6300)와 웨이퍼 간의 갭(gap) 또는 이격(spacing) 간격 등을 제시할 수 있다. 따라서, 몰드층(300)을 증착하는 과정 중에 이러한 조건 변수들을 연속적 또는 점진적으로 조절함으로써, 증착되는 몰드층(300)의 특성이 두께 방향으로 연속적 또는 점진적으로 변화되도록 유도할 수 있다. 이와 같이 증착 조건을 연속적 또는 점진적으로 조절함으로써 몰드층(300)의 고유 식각 속도를 두께 방향으로 달리 변화시킬 수 있는 것은 이후에 다시 실험 결과들을 참조하여 설명한다.When depositing the mold layer (300 in FIG. 1) using the PE-CVD apparatus as described above, deposition conditions include pressure in the chamber, temperature, RF power for plasma generation, the ratio between the reactant gases and the reaction gas. Provide a flow rate or a gap or spacing between the shower head 6300 and the wafer. Therefore, by continuously or gradually adjusting these condition variables during the process of depositing the mold layer 300, the characteristics of the deposited mold layer 300 may be induced to change continuously or gradually in the thickness direction. As described above, the intrinsic etch rate of the mold layer 300 may be changed in the thickness direction by continuously or gradually adjusting the deposition conditions.
도 5를 다시 참조하면, 몰드층(300)의 두께 방향으로의 고유 식각 속도 변화를 유도하기 위해서, 몰드층(300)으로 BPSG(BoroPhosphoSilicate Glass)층 또는 PSG층을 증착하여 이용할 수 있다. 이때, BPSG층 또는 PSG층을 증착할 때 도핑되는 도펀트(dopant)의 농도를 연속적으로 줄여줌으로 전체 몰드층(300)을 이루는 각각의 부분들의 고유 식각 속도가 달라질 수 있다. 즉, BPSG층 또는 PSG층을 증착하는 초기 단계에서는 상대적으로 높은 도핑 농도를 가지도록 하고, 증착의 후기 단계로 갈수록 도핑 농도를 줄이며 몰드층(300)을 형성할 수 있다. 이에 따라, 몰드층(300) 내의 도핑 농도 프로파일은 도 7로 나타내어질 수 있다. BPSG 또는 PSG의 경우 도핑 농도가 높으면, 도핑 농도가 낮은 경우에 비해 높은 고유 식각 속도를 나타낸다. 따라서, 몰드층(300)을 BPSG 또는 PSG로 형성할 때 상기한 바와 같은 도핑 프로파일을 가지도록 유도하면, 몰드층(300)의 두께 방향으로 변화되는 고유 식각 속도를 구현할 수 있다.Referring back to FIG. 5, in order to induce a change in inherent etching rate in the thickness direction of the mold layer 300, a BPSG (BoroPhosphoSilicate Glass) layer or a PSG layer may be deposited on the mold layer 300. In this case, the intrinsic etching rate of each part of the entire mold layer 300 may vary by continuously decreasing the concentration of the dopant doped when the BPSG layer or the PSG layer is deposited. That is, in the initial stage of depositing the BPSG layer or PSG layer, the doping concentration may be relatively high, and the mold layer 300 may be formed while decreasing the doping concentration toward the later stage of deposition. Accordingly, the doping concentration profile in mold layer 300 may be represented by FIG. 7. Higher doping concentrations for BPSG or PSG show higher intrinsic etch rates than low doping concentrations. Therefore, when the mold layer 300 is formed of BPSG or PSG, when the mold layer 300 is guided to have the doping profile as described above, an intrinsic etching rate that is changed in the thickness direction of the mold layer 300 may be realized.
도 8은 몰드층(300)을 선택적으로 식각하여 콘택(270)을 노출하는 관통홀(350)을 가지는 몰드(300')를 형성하는 단계를 개략적으로 나타낸다.8 schematically illustrates forming a mold 300 ′ having a through hole 350 to selectively etch the mold layer 300 to expose a contact 270.
구체적으로, 몰드층(300)을 사진 식각 공정 등을 이용하여 선택적으로 식각하여 하부의 콘택(270)을 노출하는 관통홀(350)을 이루는 몰드(300')을 형성한다. 이때, 도 5를 참조하여 설명한 바와 같이 몰드층(도 5의 300)의 두께 방향에 따라 고유 식각 속도가 변화되도록 형성되어 있다. 즉, 몰드층(도 5의 300)은 하측 부위에서의 고유 식각 속도가 높고 상측 부위에서의 고유 식각 속도가 낮도록 형성되어 있다. 따라서, 관통홀(350)을 형성하는 식각 공정이 진행됨에 따라 전체 식각 공정의 속도가 점차 감소하는 것을 보상하고, 심지어 극복할 수 있다. 또한, 전체 관통홀(350) 식각 공정의 속도가 점차 증가할 수 있다.Specifically, the mold layer 300 is selectively etched using a photolithography process to form a mold 300 ′ forming the through hole 350 exposing the lower contact 270. In this case, as described with reference to FIG. 5, the intrinsic etching rate is formed to vary according to the thickness direction of the mold layer 300 of FIG. 5. That is, the mold layer 300 of FIG. 5 is formed to have a high intrinsic etching rate at the lower portion and a low intrinsic etching rate at the upper portion. Therefore, as the etching process of forming the through hole 350 proceeds, the speed of the entire etching process may be compensated for and gradually overcome. In addition, the speed of the entire through hole 350 etching process may be gradually increased.
몰드층이 만일 균일한 막질 특성을 가지는 단일층일 경우에 상기한 바와 같은 관통홀을 형성하기 위한 식각 공정을 진행하면, 관통홀이 형성됨에 따라 구조적인 요소에 영향을 받아 식각 속도가 점차 억제되거나 경사 식각의 경향이 발생할 수 있다. 즉, 관통홀이 형성됨에 따라 발생되는 부산물 또는 폴리머(polymer)의 영향에 의해서 식각이 억제되어 경사 식각 경향이 나타나게 된다. 그럼에도 불구하고, 본 발명의 실시예에서는 몰드층(도 5의 300)이 두께 방향에 따라 고유 식각 속도가 변화하도록 형성되어 있으므로, 이러한 관통홀(350)의 형성이 진행됨에 따른 경사 식각 경향 또는 식각의 억제가 보상될 수 있다.If the mold layer is a single layer having a uniform film quality, if the etching process is performed to form the through holes as described above, the etching rate is gradually suppressed or inclined due to the structural factors as the through holes are formed. Etching tendencies may occur. That is, the etching is suppressed by the influence of by-products or polymers generated as the through-holes are formed, thereby exhibiting an oblique etching tendency. Nevertheless, in the embodiment of the present invention, since the intrinsic etching rate is changed according to the thickness direction of the mold layer (300 of FIG. 5), the inclination etching tendency or the etching as the formation of the through hole 350 proceeds. Suppression of can be compensated.
이에 따라, 형성되는 관통홀(350)은 경사가 발생되지 않고 실질적으로 수직한 측벽을 가질 수 있다. 더욱이, 몰드층(도 5의 300)이 깊이 방향에 따라 식각 속도가 증가하는 특성을 가지므로, 실제 관통홀(350)을 식각하여 몰드(300')를 형성하는 식각 공정 중에서 식각 공정이 진행됨에 따라 식각 속도를 증가시킬 수 있다. 이에 따라, 관통홀(350)의 바닥 선폭이 상측 선폭보다 실질적으로 넓게 형성될 수도 있다. 이와 같이 관통홀(350)의 아래 부분 또는 바닥 부위에서도 원활한 식각을 구현할 수 있어, 관통홀(350)의 측벽에서의 경사 발생이 방지될 수 있다.Accordingly, the formed through hole 350 may have sidewalls that are substantially vertical without inclination. Furthermore, since the etching speed of the mold layer 300 in FIG. 5 increases in the depth direction, the etching process is performed in the etching process of forming the mold 300 ′ by etching the through hole 350. Therefore, the etching speed can be increased. Accordingly, the bottom line width of the through hole 350 may be formed to be substantially wider than the upper line width. As described above, smooth etching may be realized even at the bottom portion or the bottom portion of the through hole 350, and the occurrence of the inclination at the sidewall of the through hole 350 may be prevented.
한편, 이러한 선택적인 식각은 몰드층(300)을 이룰 수 있는 실리콘 산화물에 대한 식각 조건으로 수행될 수 있으며, 이러한 식각은 건식 식각 또는 습식 식각으로 수행될 수 있다. 그럼에도 불구하고, 이러한 식각은 습식 식각으로 수행되는 것이 관통홀(350)의 측벽 프로파일이 실질적으로 수직이거나 관통홀(350)의 바닥 선폭이 상측 선폭에 비해 적어도 동일하거나 넓게 되는 데 유리하다.Meanwhile, the selective etching may be performed by etching conditions for the silicon oxide that may form the mold layer 300, and the etching may be performed by dry etching or wet etching. Nevertheless, such etching is advantageously performed by wet etching so that the sidewall profile of the through hole 350 is substantially vertical or the bottom line width of the through hole 350 is at least equal to or wider than the upper line width.
이와 같은 식각에 의해서 관통홀(350)이 실질적으로 수직한 측벽 프로파일을 가질 수 있는 것은 상기한 바와 같이 수행되는 식각 공정 특성에 의존하기보다는 몰드층(도 5의 300)의 막질 특성에 크게 의존하다. 몰드층(도 5의 300)의 두께 방향에 따른 막질 특성 변화는 몰드층(도 5의 300)을 증착할 때의 조건들에 의존하므로, 결국 고유 식각 속도가 변화되는 것은 몰드층(도 5의 300)의 증착에 이용된 조건들에 의존하게 된다. 몰드층(300)의 증착 조건 변화와 이에 따른 몰드층(300)의 고유 식각 속도 변화는 도 9 내지 도 13에 도시되는 그래프들에 의해 이해될 수 있다.The possibility that the through hole 350 can have a substantially vertical sidewall profile by such etching is largely dependent on the film quality of the mold layer 300 of FIG. 5, rather than depending on the etching process characteristics performed as described above. . Since the change in the film quality along the thickness direction of the mold layer (300 of FIG. 5) depends on the conditions when depositing the mold layer (300 of FIG. 5), the intrinsic etching rate is eventually changed. It will depend on the conditions used for the deposition of 300). The change in deposition conditions of the mold layer 300 and the change in inherent etching rate of the mold layer 300 may be understood by the graphs shown in FIGS. 9 to 13.
도 9는 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 장비의 플라즈마 파워 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 10은 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 온도 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 11은 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 시의 반응 가스들 간의 비율 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 12는 몰드층(300)으로 이용되는 절연층을 증착할 때, 챔버 압력 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 13은 몰드층(300)으로 이용되는 절연층을 증착할 때, 샤워 헤드와 반도체 기판 간의 이격 간격 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이다.9 is a graph illustrating a deposition rate and a wet intrinsic etching rate change according to plasma power change of a deposition apparatus when depositing an insulating layer used as the mold layer 300, and FIG. 10 is used as the mold layer 300. When the insulating layer is deposited, it is a graph showing a change in deposition rate and wet intrinsic etch rate according to the deposition temperature change, and FIG. 11 is a graph showing the reaction between reaction gases during deposition when the insulating layer used as the mold layer 300 is deposited. It is a graph showing a change in deposition rate and wet intrinsic etch rate according to a change in ratio, and FIG. 12 illustrates a change in deposition rate and wet intrinsic etch rate according to a change in chamber pressure when depositing an insulating layer used as the mold layer 300. FIG. 13 is a graph illustrating a deposition rate and a wet intrinsic etching rate according to a change in a separation distance between a shower head and a semiconductor substrate when depositing an insulating layer used as the mold layer 300. The graph shows the screen.
도 9 내지 도 13에 제시된 실험 결과는 몰드층(300)으로 이용될 절연층을 증착할 때, 반응 가스로 SiH4가스(실리콘 소오스(silicon source)로 이용된다) 115sccm(Standard Cubic Centimeter per Minute) 및 N20 가스(산화제 소오스(oxidation source)로 이용된다) 1700 sccm, 400℃의 온도, 2.2 torr의 챔버 압력, 295W의 플라즈마 파워(즉, 플라즈마 발생을 위한 RF 파워) 및 어떤 일정 이격 간격(즉, 샤워 헤드와 서셉터간의 갭)을 기본 증착 조건으로 설정하였다. 각각의 그래프들은 선택된 증착 변수 외의 요소들은 기본 증착 조건을 따라 형성된 시편들에서 얻어진 것들이다. 이때, 몰드층(300)으로 이용되는 절연층의 증착은 AMT사 P-5000 설비의 DXZ 형 챔버에서 이루어졌다. 또한, 습식 식각 속도는 NH4F:HF:탈이온수 = 19:1:80인 용액에 상온에서 10분간 처리한 다음, NH4OH:H2O2:탈이온수 = 1:4:20 용액에 70℃에서 10분간 처리하였을 때의 시편의 실리콘 산화물의 식각량을 측정한 것이다. 한편, 각각의 그래프들에서 - □- 그래프는 증착 속도를 나타내고, - ● - 그래프는 식각 속도를 나타낸다. 각각의 그래프들에서의 식각 속도의 측정된 결과들은 각각의 조건에서 형성된 단일층에 대해서 측정된 결과들이다.The experimental results shown in FIGS. 9 to 13 show that SiH 4 gas (used as a silicon source) 115 sccm (Standard Cubic Centimeter per Minute) as a reaction gas when the insulating layer to be used as the mold layer 300 is deposited. And N 2 0 gas (used as an oxidant source) 1700 sccm, a temperature of 400 ° C., a chamber pressure of 2.2 torr, a plasma power of 295 W (ie RF power for plasma generation) and some constant spacing ( That is, the gap between the shower head and the susceptor) was set as the basic deposition condition. Each of the graphs are elements obtained from specimens formed following the basic deposition conditions other than the deposition parameters selected. At this time, the deposition of the insulating layer used as the mold layer 300 was made in the DXZ chamber of the AMT P-5000 equipment. In addition, the wet etching rate was treated in a solution of NH 4 F: HF: deionized water = 19: 1: 80 for 10 minutes at room temperature, and then in a NH 4 OH: H 2 O 2 : deionized water = 1: 4: 20 solution. The etching amount of the silicon oxide of the test piece when treated at 70 ° C. for 10 minutes was measured. Meanwhile, in each of the graphs, a graph indicates a deposition rate, and a graph indicates an etching rate. The measured results of the etch rate in the respective graphs are the measured results for the monolayer formed under the respective conditions.
도 9를 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착에 잉용되는 플라즈마 파워 변화에 따라 습식 고유 식각 속도가 변화된다. 플라즈마의 파워 변화는 다음의 표 1에 제시된 바와 같이 변화시키며 절연층의 증착을 수행하였다.Referring to FIG. 9, when the insulating layer used as the mold layer 300 is deposited, the wet intrinsic etching rate is changed according to the plasma power used for the deposition. The power change of the plasma was changed as shown in Table 1 below, and the deposition of the insulating layer was performed.
도 9의 그래프에 따르면, 플라즈마 파워가 증가함에 따라 절연층을 이루는 실리콘 산화물의 증착 속도는 증가하고 또한 습식 고유 식각 속도도 감소한다. 따라서, 절연층, 즉, 몰드층(300)을 증착할 때 초기에는 상대적으로 낮은 플라즈마 파워를 인가하고 점진적 또는 연속적으로 플라즈마 파워를 높임으로써, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 전체 식각 속도가 억제되는 것을 보상하여 방지할 수 있다. 이는 종래의 몰드의 관통홀을 형성할 때 식각이 진행됨에 따라 식각 속도가 억제되는 것을 방지할 수 있음을 의미한다. 이에 따라, 관통홀(350)의 측벽 프로파일이 바닥 선폭이 상측 선폭 보다 크게 감소하는 것을 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.According to the graph of FIG. 9, as the plasma power increases, the deposition rate of the silicon oxide forming the insulating layer increases and the wet intrinsic etching rate decreases. Accordingly, when depositing the insulating layer, that is, the mold layer 300, a relatively low plasma power is initially applied and the plasma power is gradually or continuously increased to increase the plasma power, thereby forming the mold layer 300. As the wet etching proceeds during etching, the entire etching rate may be compensated for and prevented. This means that the etching rate can be prevented from being suppressed as the etching proceeds when forming the through-hole of the conventional mold. As a result, the sidewall profile of the through hole 350 may prevent the bottom line width from being larger than the upper line width. Accordingly, the sidewall profile of the through hole 350 may be substantially vertical, or the bottom line width may be somewhat wider than the upper line width.
도 10을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 온도의 변화에 따라 습식 고유 식각 속도가 변화된다. 증착 온도가 증가함에 따라 절연층을 이루는 실리콘 산화물의 증착 속도는 감소하고 습식 고유 식각 속도는 감소한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 낮은 증착 온도에서 증착을 수행하고 점진적 또는 연속적으로 증착 온도를 증가시켜, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 전체 식각 속도가 억제되는 것을 보상하거나 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.Referring to FIG. 10, when the insulating layer used as the mold layer 300 is deposited, the wet intrinsic etching rate is changed according to the change in the deposition temperature. As the deposition temperature increases, the deposition rate of the silicon oxide constituting the insulating layer decreases and the wet intrinsic etching rate decreases. Therefore, when the mold layer 300 is deposited, the mold layer 300 is initially etched at a relatively low deposition temperature and the deposition temperature is gradually or continuously increased to etch the mold layer 300 formed to form the through hole 350. As the wet etching proceeds, the entire etching rate can be compensated or prevented. Accordingly, the sidewall profile of the through hole 350 may be substantially vertical, or the bottom line width may be somewhat wider than the upper line width.
도 11을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때의 반응 가스들 간의 비율 변화에 따라 습식 고유 식각 속도가 변화된다. 도 11에서의 가스 비율은 가스 흐름비를 의미하며 실리콘 소오스(silicon source)와 산화제 소오스의 비율(예를 들어, 실리콘 소오스로 SiH4가스를 이용하고 산화제 소오스로 N2O 가스를 이용할 때, 가스 흐름비는 SiH4/N2O 가스의 비율)을 의미한다. SiH4/N2O 가스의 비율이 증가함에 따라, 즉, SiH4가스의 흐름양이 상대적으로 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 증착 속도는 증가하고 또한 습식 고유 식각 속도도 증가한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 높은 SiH4/N2O 가스의 비율에서 증착을 수행하고, 점진적 또는 연속적으로 SiH4/N2O 가스의 비율을 낮춰, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 억제되는 것을 보상하거나 오히려 증가시킬 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.Referring to FIG. 11, the wet intrinsic etching rate is changed according to a change in the ratio between reaction gases when the insulating layer used as the mold layer 300 is deposited. The gas ratio in FIG. 11 means the gas flow ratio, and the ratio of the silicon source and the oxidant source (for example, using SiH 4 gas as the silicon source and N 2 O gas as the oxidant source), Flow ratio means a ratio of SiH 4 / N 2 O gas). As the ratio of SiH 4 / N 2 O gas is increased, that is, as the flow amount of SiH 4 gas is relatively increased, the deposition rate of the silicon oxide constituting the mold layer 300 is increased and the wet intrinsic etching rate is also increased. Increases. Therefore, when depositing the mold layer 300, the deposition is initially performed at a relatively high ratio of SiH 4 / N 2 O gas, and gradually or continuously lowers the ratio of SiH 4 / N 2 O gas, thereby allowing the penetration hole ( 350 As the wet etching is performed when the mold layer 300 is formed to be etched, the etching rate may be compensated or increased. Accordingly, the sidewall profile of the through hole 350 may be substantially vertical, or the bottom line width may be somewhat wider than the upper line width.
도 12를 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 챔버 압력 변화에 따라 습식 고유 식각 속도가 변화된다. 챔버 압력이 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 습식 고유 식각 속도는 증가한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 높은 챔버 압력에서 증착을 수행하고, 점진적 또는 연속적으로 챔버 압력을 낮춰, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 억제되는 것을 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.Referring to FIG. 12, when the insulating layer used as the mold layer 300 is deposited, the wet intrinsic etching rate is changed according to the change in the chamber pressure. As the chamber pressure increases, the wet intrinsic etching rate of the silicon oxide forming the mold layer 300 increases. Therefore, when depositing the mold layer 300, the deposition is performed at a relatively high chamber pressure and the chamber pressure is gradually lowered gradually or continuously to etch the mold layer 300 formed to form the through hole 350. When the wet etching proceeds, the etching rate may be prevented from being suppressed. Accordingly, the sidewall profile of the through hole 350 may be substantially vertical, or the bottom line width may be somewhat wider than the upper line width.
도 13을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, PE-CVD 설비의 샤워 헤드(도 6의 6300)와 서셉터(도 6의 6200)의 이격 간격, 즉, 샤워 헤드(6300)와 반도체 기판 간의 이격 간격 변화에 따라 습식 고유 식각 속도가 변화된다. 이러한 이격 간격이 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 습식 고유 식각 속도는 증가하며 높은 식각 속도로 수렴된다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 넓은 이격 간격으로 증착을 수행하고, 점진적 또는 연속적으로 이격 간격을 좁혀, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 감소하는 것을 보상할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.Referring to FIG. 13, when depositing an insulating layer used as the mold layer 300, the spacing between the shower head (6300 of FIG. 6) and the susceptor (6200 of FIG. 6) of the PE-CVD apparatus, that is, the shower. The wet intrinsic etching rate is changed according to a change in the separation distance between the head 6300 and the semiconductor substrate. As the spacing increases, the wet intrinsic etching rate of the silicon oxide forming the mold layer 300 increases and converges at a high etching rate. Accordingly, when depositing the mold layer 300, the deposition may be performed at a relatively wide spaced interval, and the spaced interval may be gradually or continuously narrowed to etch the mold layer 300 formed to form the through hole 350. When the wet etching proceeds, the etching rate may be compensated for. Accordingly, the sidewall profile of the through hole 350 may be substantially vertical, or the bottom line width may be somewhat wider than the upper line width.
이러한 도 9 내지 도 13에 제시된 실험 결과는, 몰드층(300)을 증착할 때 플라즈마 파워, 증착 온도, 반응 가스의 비율, 증착 압력 또는 이격 간격 등을 점진적으로 또는 연속적으로 조절하여 몰드층(300)의 상대적인 상측 부위에서에 비해 몰드층(300)의 상대적인 하측 부위에서 고유 식각 속도가 점진적 또는 연속적으로증가하도록 몰드층(300)을 형성할 수 있음을 입증한다.The experimental results shown in FIGS. 9 to 13 show that the mold layer 300 may be gradually or continuously adjusted during plasma deposition, the deposition temperature, the ratio of the reaction gas, the deposition pressure, or the separation interval. It is demonstrated that the mold layer 300 can be formed such that the intrinsic etch rate gradually or continuously increases in the relative lower portion of the mold layer 300 as compared to the relative upper portion of the).
다시 도 8을 참조하면, 습식 식각 또는 건식 식각, 바람직하게는 습식 식각으로 몰드층(300)을 선택적으로 식각하여 하부의 콘택(270)을 노출하는 관통홀(350)을 형성함으로써, 커패시터의 스토리지 전극에 3차원 입체 형상을 부여하기 위한 몰드(300')가 형성된다. 이때, 상기한 식각 공정이 상기한 바와 같이 식각이 진행됨에 따라 식각 속도가 억제되거나 경사 식각 경향을 나타내는 현상을 보상하거나 방지할 수 있다. 즉, 식각이 진행됨에 따라 구조적인 영향, 폴리머(polymer) 또는 식각 부산물 등에 의한 식각 억제 효과가 발생되거나 경사 식각으로 진행되는 것을 방지할 수 있다. 따라서, 형성되는 몰드(300')의 측벽, 즉, 관통홀(350)의 측벽이 실질적으로 수직인 양호한 프로파일을 가질 수 있다. 또한, 식각이 진행됨에 따라 식각 속도가 오히려 증가되도록 할 수 있어, 관통홀(350)에 의해서 노출되는 바닥 선폭이 관통홀(350)의 입구 선폭에 비해 다소 크도록 관통홀(350)의 측벽이 기울어지게 유도할 수 있다. 그럼에도 불구하고, 관통홀(350)의 측벽은 실질적으로 수직한 양호한 프로파일을 가질 수 있다.Referring back to FIG. 8, the storage of the capacitor is formed by selectively etching the mold layer 300 by wet etching or dry etching, preferably wet etching to form a through hole 350 exposing the lower contact 270. A mold 300 'is formed to impart a three-dimensional solid shape to the electrode. In this case, as the etching process is performed as described above, the etching speed may be compensated for or prevented from the phenomenon that the etching speed is suppressed or the inclination etching tendency is exhibited. That is, as the etching proceeds, the etch inhibiting effect due to the structural influence, the polymer or the etch by-products, or the like may be prevented. Thus, the sidewall of the mold 300 ′ formed, that is, the sidewall of the through hole 350 may have a good vertical profile. In addition, as the etching proceeds, the etching speed may be increased, so that the sidewall of the through hole 350 is slightly larger than the inlet line width of the through hole 350. Can be tilted. Nevertheless, the sidewall of the through hole 350 may have a good profile that is substantially vertical.
한편, 상기한 식각은 몰드(300') 하부에 존재하는 식각 종료층(250) 상에서 종료됨으로써 종료시킬 수 있다.On the other hand, the etching can be terminated by terminating on the etching termination layer 250 that exists under the mold (300 ').
도 14는 몰드(300') 상에 스토리지 전극(400)을 형성하는 단계를 개략적으로 나타낸다.14 schematically illustrates forming a storage electrode 400 on a mold 300 ′.
구체적으로, 관통홀(350)이 형성된 몰드(300') 상에 도전 물질, 예컨대, 도전성 다결정 실리콘을 증착하여, 관통홀(350)의 측벽과 바닥의 프로파일을 따라 형성되는 스토리지 전극층을 형성한다. 이때, 스토리지 전극층은 하부의 콘택(270)에 전기적으로 연결된다. 스토리지 전극층을 분리하여, 예컨대, 스토리지 전극층 상을 에치 백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 몰드층(300)의 표면 노출시켜 스토리지 전극층을 분리하여 3차원 입체 형상의 스토리지 전극(400)을 형성한다. 도 14에는 실린더 형태의 스토리지 전극(400)을 예를 들어 묘사되었으나, 스토리지 전극(400)은 스택 또는 트렌치, 컨케이브(concave) 형태로 이루어질 수 있다.Specifically, a conductive material, for example, conductive polycrystalline silicon, is deposited on the mold 300 ′ on which the through hole 350 is formed to form a storage electrode layer formed along the sidewalls and the bottom profile of the through hole 350. In this case, the storage electrode layer is electrically connected to the lower contact 270. The storage electrode layer is separated, and, for example, the surface of the mold layer 300 is exposed by etching back or chemical mechanical polishing (CMP) on the storage electrode layer to separate the storage electrode layer, thereby forming the three-dimensional solid storage electrode 400. To form. Although FIG. 14 illustrates a cylindrical storage electrode 400 as an example, the storage electrode 400 may be formed in a stack, trench, or concave form.
이와 같이 형성되는 스토리지 전극(400)은 콘택(270)과 접촉하는 바닥 부위와 측벽 부위가 실질적으로 수직한 각(α)을 이룰 수 있다. 상술한 바와 같은 본 발명의 실시예에 의한 고유 식각 속도가 두께 방향으로 변화하는 몰드층(300)의 도입에 의해서 이러한 각도를 가지도록 스토리지 전극(400)을 형성할 수 있다.The storage electrode 400 formed as described above may form an angle α at which the bottom portion and the sidewall portion contacting the contact 270 are substantially vertical. As described above, the storage electrode 400 may be formed to have such an angle by introducing the mold layer 300 whose intrinsic etching rate is changed in the thickness direction.
도 15는 스토리지 전극(400) 상에 유전층(500) 및 플레이트 전극(plate node:600)을 형성하는 단계를 개략적으로 나타낸다.FIG. 15 schematically illustrates forming a dielectric layer 500 and a plate node 600 on a storage electrode 400.
구체적으로, 스토리지 전극(400)을 마스크로 잔류하는 몰드(300')를 선택적으로 제거한다. 이러한 몰드(300')의 제거는 몰드(300')가 실리콘 산화물로 형성되므로, 알려진 산화물 에천트(oxide etchant)를 이용한 습식 식각으로 수행될 수 있다. 실린더 형태의 입체 구조를 갖는 스토리지 전극(400)을 형성한 후, 스토리지 전극(400) 상에 유전층(500) 및 플레이트 전극(600)을 형성하여 커패시터를 완성한다. 이때, 유전층(500)으로 다양한 유전 물질, 예컨대, 산화 탄탈륨(TaO) 등이 이용될 수 있으며, 플레이트 전극(600)으로는 질화 티타늄(TiN) 또는 다결정 실리콘등이 이용될 수 있다.Specifically, the mold 300 ′ remaining as the mask for the storage electrode 400 is selectively removed. Removal of the mold 300 ′ may be performed by wet etching using a known oxide etchant since the mold 300 ′ is formed of silicon oxide. After forming the storage electrode 400 having a three-dimensional structure of a cylindrical shape, the dielectric layer 500 and the plate electrode 600 is formed on the storage electrode 400 to complete the capacitor. In this case, various dielectric materials such as tantalum oxide (TaO) may be used as the dielectric layer 500, and titanium nitride (TiN) or polycrystalline silicon may be used as the plate electrode 600.
도 16은 본 발명의 실시예에 의한 효과를 설명하기 위해서 개략적으로 도시한 수직 SEM 사진이다. 도 16은 상술한 바와 같은 본 발명의 실시예에 따라 형성된 몰드의 단면을 나타낸다. 도 16에서 명확히 보여지듯이 몰드의 측벽이 실질적으로 수직인 것을 알 수 있다.16 is a schematic vertical SEM photograph for explaining the effect of the embodiment of the present invention. 16 shows a cross section of a mold formed in accordance with an embodiment of the invention as described above. As can be clearly seen in FIG. 16, it can be seen that the sidewalls of the mold are substantially vertical.
이상, 본 발명을 3차원 입체 구조의 스토리지 전극을 형성하는 반도체 소자 제조 공정을 예로 들어 설명하였으나, 본 발명에서 제시되는 식각 속도가 두께 방향으로 변화되는 절연층과 이를 선택적으로 식각하는 방법은 배선들 간 또는 반도체 소자들과 배선들 간을 연결하는 연결 배선, 예컨대, 금속 콘택(metal contact)을 제조하는 데 적용될 수 있다. 따라서, 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As described above, the present invention has been described using a semiconductor device manufacturing process for forming a storage electrode having a three-dimensional structure as an example, but the insulating layer in which the etching rate of the present invention is changed in the thickness direction and a method for selectively etching the same are described in detail. It can be applied to fabrication of interconnection wires, for example, metal contacts, which are connected between or between semiconductor elements and wires. Therefore, it is apparent that the present invention can be modified or improved by those skilled in the art within the technical idea of the present invention.
상술한 본 발명에 따르면, 몰드의 관통홀의 측벽이 경사지는 것을 방지하여 실질적으로 수직의 측벽을 가지게 몰드층을 선택적으로 패터닝할 수 있다. 이에 따라, 관통홀의 입구 선폭이 바닥 선폭에 비해 커지는 것을 방지할 수 있다. 따라서, 이러한 관통홀 내에 형성되는 스토리지 전극의 외측 측벽이 경사지는 것을 방지할 수 있다. 이에 따라, 스토리지 전극의 3차원 구조의 높이 증가에 의한 유효 표면적 증가 효과를 최대화할 수 있으며, 또한, 유전층 또는 플레이트 전극의 증착 시 스토리지 전극의 외주 바닥 인근에서 단차 도포성 불량이 발생하는 것을 방지할 수 있다. 더하여, 스토리지 전극의 바닥 선폭을 보다 확보할 수 있어, 스토리지 전극과 하부의 BC 간의 오정렬 마진을 보다 더 확보할 수 있으며, 스토리지 전극 하부와 BC 간의 접촉 면적의 증가를 구현할 수 있어 저항 감소 효과를 얻을 수 있다.According to the present invention described above, the mold layer can be selectively patterned to have a substantially vertical sidewall by preventing the sidewall of the through-hole of the mold from being inclined. Accordingly, it is possible to prevent the inlet line width of the through-hole from becoming larger than the bottom line width. Therefore, it is possible to prevent the outer sidewall of the storage electrode formed in the through hole from inclining. Accordingly, it is possible to maximize the effect of increasing the effective surface area by increasing the height of the three-dimensional structure of the storage electrode, and also to prevent the step coating property defect from occurring near the outer periphery of the storage electrode when the dielectric layer or the plate electrode is deposited. Can be. In addition, the bottom line width of the storage electrode can be more secured, a misalignment margin between the storage electrode and the lower BC can be further secured, and an increase in the contact area between the lower storage electrode and the BC can be realized, resulting in a reduction in resistance. Can be.
Claims (20)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000050356 | 2000-08-29 | ||
| KR1020000050356 | 2000-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020018119A KR20020018119A (en) | 2002-03-07 |
| KR100416603B1 true KR100416603B1 (en) | 2004-02-05 |
Family
ID=19685797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0052564A KR100416603B1 (en) | 2000-08-29 | 2001-08-29 | Method of manufacturing semiconductor device employing insulating layer to confer three dimensional shape on conductive layer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100416603B1 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049608A (en) * | 2001-12-15 | 2003-06-25 | 주식회사 하이닉스반도체 | Method for forming of storage node |
| KR100866126B1 (en) * | 2002-12-20 | 2008-10-31 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
| US8481417B2 (en) | 2007-08-03 | 2013-07-09 | Micron Technology, Inc. | Semiconductor structures including tight pitch contacts and methods to form same |
| CN111508835A (en) * | 2020-04-26 | 2020-08-07 | 深圳市昭矽微电子科技有限公司 | Pattern structure and forming method thereof |
-
2001
- 2001-08-29 KR KR10-2001-0052564A patent/KR100416603B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020018119A (en) | 2002-03-07 |
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