KR100411576B1 - 구리 패드 구조 - Google Patents

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KR100411576B1
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호웰웨인제이
맨델슨로날드엘
모트시프윌리엄티
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명의 금속 구조(및 그 성형 방법)는 부동태층, 이 부동태층을 통해 상기 금속 구조 내의 금속 라인까지 연장되는 비아, 이 비아를 라이닝하는 배리어층, 이 배리어층 위에 있는 상기 비아 내의 금속 플러그, 이 금속 플러그 상에 형성되는 솔더 범프를 포함하고, 상기 금속 플러그와 금속 라인은 동일한 재료를 포함한다.

Description

구리 패드 구조{COPPER PAD STRUCTURE}
본 발명은 반도체 집적 회로, 특히 구리 배선이 있는 집적 회로 소자와 외부의 전기적 환경 사이를 전기적으로 접속하는 데 사용되는 패드 및 솔더볼에 관한 것이다.
일단 집적 회로 다이의 마지막 배선층에 대한 제조 공정이 완료되면, 상기 다이와 관련 프린트 회로판 사이에 접속부를 형성하기 위해서는 추가의 공정 처리가 필요하다. 이러한 추가 공정 처리는 외부의 전기적 환경에의 접속을 가능하게 해주고, 종종 BEOL(back end of line) 공정이라 불린다.
BEOL 공정 처리의 한 양태에는 집적 회로 다이의 외부에 납/주석 솔더볼, 예컨대 C4 접속부를 형성하는 것이 포함될 수 있다. 상기 솔더볼은 집적 회로 소자 상에 포함된 마지막 배선층과 하부의 회로 소자에의 전기적 접속부를 형성하는 데 사용된다. 나중의 조립 과정에서, 상기 솔더볼의 자유면은 프린트 회로판, 가요성의 회로 케이블 또는 세라믹 다이 캐리어 상의 대응하는 배선 패드에 접속된다. 도 1은 알루미늄 배선과 솔더볼의 접속부가 있는 종래 방식으로 성형된 집적 회로 소자의 단면을 나타낸다. 구체적으로 설명하면, 상기 집적 회로의 외부에는 통상 이산화규소, 질화규소 또는 산화규소/질화규소 조합체로 이루어지는 부동태층(不動態層)(12)이 마련되어 있다. 부동태층(12)은 마지막 알루미늄 배선층(11)을 덮고 있고, 그 부동태층(12)에는 마지막 배선층의 표면을 노출시키는 구멍[비아 홀(via hole)]이 있다. 상기 부동태층은 평탄하지는 않지만 마지막 배선층이 있는 하부 표면과 상응한다. 상기 비아 홀은 종래에 표준의 리쏘그래픽 및 엣칭 공정을 이용하여 형성된다.
통상적으로, 상기 비아 홀 위에는 패드(예컨대, 라이너/배리어)(13)가 형성된다. 패드(13)는 솔더볼(14)과 배선층(11) 및 부동태층(12) 사이를 견고하게 기계적으로 접속하는 전이 금속부(transition metallurgy)를 형성한다. 패드(13)는 솔더볼(14)과 마지막 배선층(11) 사이의 전기 (접촉) 저항을 낮고도 안정되게 해주기도 한다. 패드(13)는 통상적으로, 예컨대 구리 또는 금과 같이 납땜 가능한 금속의 상부층이 있는 크롬, 텅스텐 또는 티타늄으로 이루어진다. 종래에, 패드(13)의 크롬, 텅스텐 등은 알루미늄 배선층(11)과 접촉 상태로 배치되고, 패드(13)의 납땜 가능한 금속은 솔더볼(14)과 접촉 상태로 배치된다. 집적 회로 상에 솔더볼(14)을 형성하고 후속하여 솔더볼(14)을 프린트 회로판에 부착하는 중에, 솔더볼(14)의 납 또는 주석은 상기 납땜 가능한 금속과 완전히 반응하여, 납 또는 주석은 크롬, 텅스텐 등의 층과 접촉할 수도 있게 된다.
마지막 알루미늄 배선층의 경우에 있어서, 알루미늄 배선층(11)과 솔더볼(14)의 납 및 주석 사이에는 제한된 금속간 물질이 형성된다. 패드(13)의 미소 크랙 또는 입계를 통해 확산하는 주석은 알루미늄과의 급속하고도 강한 금속간 물질을 형성하지 않는다. 또한, 알루미늄 배선으로 인해, 패드(13)를 소모, 즉 패드를 금속간 물질로 반응시키거나 금속간 물질을 알루미늄 배선 라인 내로 전파시키기에는 반응이 충분하지 않다.
그러나, 고성능 집적 회로에서는 마지막 배선층으로서 구리를 도입하였다. 구리는 알루미늄보다 전기 저항이 작고, 그 결과 배선 라인을 통해 신호를 더 빨리 전파시키며, 집적 회로의 동작 속도를 증대시킨다. 그러나, 구리는 주석(14)과 쉽게 반응한다(주석과의 금속간 물질을 형성한다). 구리-주석 금속간 물질은 관련 체적 변화를 갖고 있는데, 이는 기계적으로 취약할 수 있고 전기 저항을 증대시킬 수 있다. 기계적으로 취약한 금속간 물질은 집적 회로 소자의 신뢰성, 예컨대 집적 회로 소자의 열사이클을 지탱할 수 있는 능력을 열화(劣化)시킬 수 있다. 금속간 물질의 증대된 전기 저항은 상기 소자와 그 외부의 접속부 사이에서의 신호 전파 및 특히 내부 소자 배선을 통한 신호 전파를 느리게 할 수도 있다.
공정(共晶) 솔더(주석 63%, 납 37%)로부터 제조된 솔더볼의 경우에서처럼, 충분히 많은 양의 주석이 솔더볼(14)에 존재하는 경우, 금속간 물질의 형성은 과도할 수 있고, 배선 라인에까지 연장되어, 신호 전파를 열화시키며, 금속간 물질의 형성과 관련된 체적 변화 때문에 잠재적으로 상기 배선 부근의 유전체 필름을 손상시킨다.
따라서, 주석 또는 납이 마지막 구리 배선 라인에 확산할 가능성을 도입하지 않으면서 구리 배선과 솔더볼 사이에 기계적으로 그리고 전기적으로 견고한 접속부를 제공하는 패드 구조를 쉽게 제조하는 것에 대한 요구가 있다. 후술하는 본 발명은 평탄한 형상의 이러한 패드 구조를 제공한다.
도 1은 종래의 비아, 패드, 솔더볼을 나타내는 개략도이다.
도 2는 본 발명의 비아, 플러그, 솔더볼을 나타내는 개략도이다.
도 3은 본 발명의 비아, 플러그, 솔더볼의 다른 실시 형태를 나타내는 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
21 : 부동태층
22 : 비아 홀
23 : 라이너/배리어
25 : 솔더볼
따라서, 본 발명은 주석 또는 납이 솔더볼로부터 마지막 구리 배선 라인에 확산하는 가능성 없이, 집적 회로 구리 배선과 솔더볼 사이에 기계적으로 그리고 전기적으로 견고한 접속부를 형성하는 구조 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 한 가지 실시 형태는 부동태층, 이 부동태층을 통해 금속 구조 내부의 금속 라인에까지 연장되는 비아, 이 비아를 라이닝하는 배리어층, 이 배리어층 위에 있는 상기 비아 내의 금속 플러그, 이 금속 플러그 상에 형성되는 솔더 범프를 포함하고, 상기 금속 플러그와 금속 라인은 동일한 재료를 포함하는 금속 구조를 포함한다.
상기 동일한 재료는 구리일 수 있고, 상기 배리어층은 Ti, TiN, Ta, TaN으로 이루어진 하나 이상의 층일 수 있다. 상기 배리어층과 금속 플러그는 솔더 범프 내의 원소가 금속 라인 쪽으로 확산하는 것을 방지한다. 상기 금속 플러그와 배리어층 및 부동태층은 상기 금속 구조의 평탄한 외면을 형성한다. 상기 솔더볼은 금속 플러그와 직접 접촉할 수 있고, 또는 상기 금속 구조는 상기 금속 플러그 위에 제2 배리어층과, 이 제2 배리어층 위에 상기 솔더볼과 직접 접촉하는 제2 금속 플러그를 포함할 수 있다.
본 발명의 다른 실시 형태는 집적 회로 구조를 형성하는 방법을 포함하는데, 상기 집적 회로 구조의 외부를 통해 그 구조의 내부 구성 요소에 이르는 비아를 형성하고, 상기 비아를 배리어층으로 라이닝하며, 상기 배리어층 위에 플러그를 형성하고, 상기 플러그 상에 커넥터를 형성하는 것을 포함하며, 상기 플러그와 내부 구성 요소는 동일한 재료를 포함한다.
상기 동일한 재료는, 구리를 포함할 수 있고, 배리어층은 Ti, TiN, Ta, TaN으로 이루어진 하나 이상의 층을 포함할 수 있다. 다시, 상기 배리어층은 커넥터 내의 원소가 상기 내부 구성 요소로 확산하는 것을 방지한다.
상기 방법은 상기 플러그와 배리어층 및 외부가 평탄한 표면을 형성하도록 상기 집적 회로 구조를 폴리싱하는 과정도 포함한다. 상기 커넥터는 상기 플러그와 직접 접촉하도록 형성될 수 있고, 또는 본 발명의 방법은 상기 플러그 위에 제2배리어층을 형성하고, 제2 플러그를 상기 커넥터와 직접 접촉하도록 상기 제2 배리어층 위에 형성하는 것을 포함할 수 있다.
전술한 내용과 다른 목적과 양태 및 이점은 첨부 도면을 참조로 한 이하의 본 발명의 바람직한 실시예에 대한 상세한 설명을 통해 보다 잘 이해할 수 있을 것이다.
전술한 바와 같이, 도 1에 도시한 것과 같은 종래의 BEOL 구조는 마지막 금속화층으로서 구리를 사용하는 경우, 주석 확산이 일어나 기계적으로 그리고 전기적으로 견고하지 않은 구조가 형성될 수 있다는 단점이 있다. 본 발명은 후술하는 바와 같이 신규의 구리 플러그 및 배리어층을 사용하여 이와 같은 단점을 극복한다.
본 발명의 제1 실시 형태가 도 2에 도시되어 있다. 본 발명은 전술한 것과 같은 종래의 패드 구조(13)를 도 2에 도시한 것으로 대체한다. 집적 회로 소자 상의 마지막 구리 배선층(20)은 통상, 다마신 공정(damascene process)을 이용하여 형성되고, 적절한 부동태막 스택(21)으로 피복된다. 상기 부동태막 스택은 통상적으로 이산화규소, 질화규소 또는 이들의 조합체로 이루어지는 하나 이상의 층으로 구성되고, 화학적 증착(CVD), 플라스마 보강형 화학적 증착(PECVD) 등의 방법에 의해 적층된다. 포토레지스트 및 반응성 이온 엣칭을 채용하는 종래의 리쏘그래픽 및 엣칭 기법을 이용하여 구멍(비아 홀)(22)을 상기 부동태막 스택에 형성한다.
포토레지스트를 제거한 후에, 상기 부동태막 스택(21)은 라이너(23)로 다음에 구리 플러그(24)로 블랭킷 적층된다. 초기에, Ti, TiN, Ta, TaN 또는 이들의조합체로 구성된 상기 라이너/배리어 막(23)은 스터터링 또는 반응성 스퍼터링 기법에 의해 적층된다. 라이너 막 스택(23)의 전체 두께는 100Å 내지 1000Å이다. 라이너 막 스택(23)은 전술한 것에 한정되지 않으며, 통상의 당업자라면 구리 배선층 및 그 위의 부동태 막에 대한 고착성이 양호하고, 전기 저항이 비교적 낮으며, 납, 주석, 구리의 확산에 대한 저항성이 우수한 임의의 재료를 선택할 수 있을 것이다.
다음에, 구리 플러그(24)를 스퍼터링, 전기 도금, 증발법 등에 의해 적어도 부동태막(21)의 상단과 공면(共面)이 되도록 충분한 두께로 상기 라이너 위에 적층한다. 다음에, 화학 기계적 폴리싱(CMP)을 이용하여, 라이너(23)와 구리(24)의 플러그를 비아 홀에 남겨 두면서 구리(24)와 라이너(23)를 전계 영역으로부터 제거한다. 부동태막 스택(21)이 초기에 평탄하지 않은 경우에는, 부동태막 스택(21)과 충전된 비아(22) 모두를 평탄화하도록 라이너를 제거한 후에, 상기 CMP 공정을 (동일한 슬러리로 또는 다른 슬러리로) 계속 할 수 있다.
다음에, 마스크를 통한 증발, 솔더 잉크젯 또는 다른 공지의 기법을 이용하여 비아 플러그(24) 상에 납/주석 솔더볼(25)을 형성한다. 금속간 물질의 형성량은 부동태막 스택(21) 및 라이너(23)의 두께에 의해 제어되는 충전된 비아 홀(22) 내의 구리(24)의 두께 및 솔더볼 내의 주석량에 의해 제어된다.
도 3에 도시한 본 발명의 제2 실시 형태는 충전된 비아 홀(22) 내에 많은 라이너/배리어층(35)을 제공하여, 금속간 물질의 형성을 최소화하고, 솔더볼에 함유된 원소들이 집적 회로 구리 배선층(20)에 확산하는 것을 최대한 방지한다. 이 실시 형태에 있어서, 상기 비아 홀(22)은 제1 실시 형태에서 설명한 것과 같이 충전된다. 충전된 비아 홀(22) 내의 구리(24)는, 라이너보다는 구리를 우선적으로 엣칭하는 과황산 암모늄(ammonium persulfate) 수용액 또는 다른 용액을 사용하여 선택적으로 리세스된다. 통상적으로, 상기 구리(24)는 리세스된 구리 플러그(34)(예컨대, 구리 플러그 1)를 형성하도록 1000Å 내지 10000Å 사이로 리세스된다. Ti, TiN, Ta, TaN 또는 이들의 조합체로 이루어진 제2의 라이너/배리어(35)는 스퍼터링 또는 반응성 스퍼터링 기법에 의해 상기 리세스된 구리 플러그(34) 위로 블랭킷 적층된다. 스퍼터링, 전기 도금 또는 증발법에 의해 제2의 구리막(36)(예컨대, 구리 플러그 2)이 적어도 상기 부동태막 스택의 상단과 공면이 되도록 충분한 두께로 상기 블랭킷 라이너/배리어막 위에 적층된다.
다시, 라이너/배리어(35) 두께는 상기 부동태막 스택의 상단과 공면이 되는 양보다 작도록 제어되어, 후속되는 화학 기계적 폴리싱이 완료될 때 구리 박막(36)이 상기 비아의 중앙에 남아 있도록 해준다. 마스크를 통한 증발, 솔더 잉크젯 또는 다른 공지의 기법을 이용하여 납/주석 솔더볼(37)이 상기 제2 비아 플러그(36) 상에 형성된다.
따라서, 본 발명은 종래의 라이너(13)를 구리 플러그(24, 34, 36) 및 배리어(23, 35)로 대체한다. 이러한 구조는 종래의 구조와 비교하여 보았을 때 많은 이점을 제공한다. 예를 들면, 본 발명의 구리 플러그/라이너는 주석이 하부의 구리 배선층(20)으로 확산하는 것을 방지한다. 상기 구리 플러그는 주석을 소모하는데, 그 주석은 소모되지 않을 경우 하부의 구리 배선층에 확산한다. 본 발명은구리 배선층에 한정되지 않는다. 대신에, 본 발명은 플러그와 하부의 배선층이 동일한 재료로 구성되는 한 유사한 특성의 다른 재료에 적용할 수 있다. 이는 잠재적인 불순물이 하부의 배선층에 도달하기 전에 그 불순물을 상기 플러그가 소모할 수 있도록 해준다. 상기 배리어층은 구리 플러그에 의해 소모되지 않은 주석 불순물을 정지시키는 작용을 한다. 또한, 본 발명은 구리 플러그가 다량의 주석 불순물을 소모하고 납/주석 솔더볼과의 강한 금속간 결합을 형성하기에 충분한 두께를 제공한다는 점에서, 얇은 구리층을 사용하는 구조와는 다르다.
또한, 본 발명은 부동태막 스택(21)과 공면인 구조를 형성하는데, 이는 납/주석 솔더볼(25, 37)을 보다 간단하게 형성할 수 있도록 해주고 그 솔더볼이 제조 결함의 영향을 덜 받도록 해준다. 또한, 상기 구리 플러그/라이너 구조의 물리적 강도는 (구리가 주석/납 솔더볼과 매우 강한 결합을 형성하기 때문에) 종래의 라이너(13)보다 뛰어나고, 따라서 집적 회로와 솔더볼(25, 37) 사이에 뛰어난 기계적 결합 강도를 제공한다.
본 발명을 바람직한 실시 형태와 관련하여 설명하였지만, 당업자라면 첨부된 특허 청구의 범위 내에서 본 발명을 변형할 수 있다는 것을 이해할 수 있을 것이다.
본 발명에 따른 구조는 주석 또는 납이 마지막 구리 배선 라인에 확산하지 않으면서 구리 배선과 솔더볼 사이를 기계적으로 그리고 전기적으로 견고하게 접속한다.

Claims (16)

  1. 부동태층과,
    상기 부동태층을 통해 금속 구조 내의 금속 라인까지 연장되는 비아와,
    상기 비아를 라이닝하는 배리어층과,
    상기 배리어층 위에 있는 상기 비아 내의 금속 플러그로서, 이 금속 플러그 및 상기 금속 라인은 동일한 재료를 포함하고, 상기 금속 플러그와 상기 배리어층 및 상기 부동태층은 금속 구조의 평탄한 외면을 형성하는, 상기 금속 플러그와,
    상기 외면에 형성되는 솔더 범프
    를 포함하고,
    상기 솔더 범프는 상기 금속 플러그와 직접 접촉하며,
    상기 금속 플러그는 상기 솔더 범프로부터 확산하는 원소와 충분한 금속간 물질을 형성하여 상기 원소가 상기 배리어층을 통해 상기 금속 라인 내로 통과하는 것을 방지하는 금속 구조.
  2. 청구항 1에 있어서, 상기 동일한 재료는 구리를 포함하는 금속 구조.
  3. 청구항 1에 있어서, 상기 배리어층은 Ti, TiN, Ta, TaN으로 이루어진 하나 이상의 층을 포함하는 금속 구조.
  4. 청구항 1에 있어서, 상기 배리어층과 금속 플러그는 상기 솔더 범프 내의 원소가 상기 금속 라인으로 확산하는 것을 방지하는 금속 구조.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서, 상기 금속 플러그 위의 제2 배리어층과, 이 제2 배리어층 위의 제2 금속 플러그를 더 포함하고, 상기 제2 금속 플러그는 상기 솔더 범프와 직접 접촉하는 금속 구조.
  8. 외부 피복부 내의 내부 구성 요소와,
    상기 외부 피복부를 통해 상기 내부 구성 요소까지 연장되는 비아와,
    상기 비아를 라이닝하는 배리어층과,
    상기 배리어층 위에 있는 상기 비아 내의 플러그로서, 상기 플러그와 상기 내부 구성 요소는 동일한 재료를 포함하고, 상기 플러그 및 배리어층은 집적 회로 구조의 평탄한 외면을 형성하는, 상기 플러그와
    상기 평탄한 이면에 형성되는 솔더 범프 커넥터
    를 포함하고,
    상기 솔더 범프 커넥터는 상기 플러그와 직접 접촉하며,
    상기 플러그는 상기 솔더 범프로부터 확산하는 원소와 충분한 금속간 물질을 형성하여 상기 원소가 상기 배리어층을 통해 상기 내부 구성 요소 내로 통과하는 것을 방지하는 집적 회로 구조.
  9. 청구항 8에 있어서, 상기 동일한 재료는 구리를 포함하는 집적 회로 구조.
  10. 청구항 8에 있어서, 상기 배리어층은 Ti, TiN, Ta, TaN으로 이루어진 하나 이상의 층을 포함하는 집적 회로 구조.
  11. 청구항 8에 있어서, 상기 배리어층과 플러그는 상기 커넥터 내의 원소가 상기 내부 구성 요소로 확산하는 것을 방지하는 집적 회로 구조.
  12. 삭제
  13. 삭제
  14. 청구항 8에 있어서, 상기 플러그 위의 제2 배리어층과, 이 제2 배리어층 위의 제2 플러그를 더 포함하고, 상기 제2 플러그는 상기 솔더 범프 커넥터와 직접 접촉하는 집적 회로 구조.
  15. 집적 회로 구조의 성형 방법으로서,
    상기 집적 회로 구조의 외부를 통해 상기 집적 회로 구조의 내부 구성 요소에 이르는 비아를 형성하고,
    상기 비아를 배리어층으로 라이닝하며,
    상기 배리어층 위에 플러그를 형성하고,
    상기 플러그 상에 솔더 볼 커넥터를 형성하며.
    상기 플러그와 상기 배리어층 및 상기 외부가 평탄한 표면을 형성하도록 상기 집적 회로 구조를 폴리싱하는 것
    을 포함하며,
    상기 플러그와 내부 구성 요소는 동일한 재료를 포함하고,
    상기 커넥터는 상기 플러그와 직접 접촉하도록 형성되며,
    상기 플러그는 상기 솔더 볼 커넥터로부터 확산하는 원소와 충분한 금속간 물질을 형성하여 상기 원소가 상기 배리어층을 통해 상기 내부 구성 요소 내로 통과하는 것을 방지하는 집적 회로 구조의 성형 방법.
  16. 삭제
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551931B1 (en) * 2000-11-07 2003-04-22 International Business Machines Corporation Method to selectively cap interconnects with indium or tin bronzes and/or oxides thereof and the interconnect so capped
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6661098B2 (en) * 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
US6720212B2 (en) * 2002-03-14 2004-04-13 Infineon Technologies Ag Method of eliminating back-end rerouting in ball grid array packaging
US8086093B2 (en) * 2002-12-05 2011-12-27 At&T Ip I, Lp DSL video service with memory manager
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
TWI251920B (en) * 2003-10-17 2006-03-21 Phoenix Prec Technology Corp Circuit barrier structure of semiconductor package substrate and method for fabricating the same
US7833896B2 (en) * 2004-09-23 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum cap for reducing scratch and wire-bond bridging of bond pads
CN1901163B (zh) * 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US8148822B2 (en) * 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US8399989B2 (en) * 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
JP4639138B2 (ja) * 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置
US7279411B2 (en) * 2005-11-15 2007-10-09 International Business Machines Corporation Process for forming a redundant structure
DE102006015448A1 (de) * 2006-03-31 2007-01-25 Infineon Technologies Ag Verdrahtungsstruktur eines Halbleiterbauteils mit Leiterbahnen zwischen Chipkontaktflächen und Außenkontaktflächen mit Lotkugeln
US7635643B2 (en) 2006-04-26 2009-12-22 International Business Machines Corporation Method for forming C4 connections on integrated circuit chips and the resulting devices
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US7485564B2 (en) * 2007-02-12 2009-02-03 International Business Machines Corporation Undercut-free BLM process for Pb-free and Pb-reduced C4
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7683493B2 (en) * 2008-04-29 2010-03-23 International Business Machines Corporation Intermetallic diffusion block device and method of manufacture
KR101019151B1 (ko) * 2008-06-02 2011-03-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101023080B1 (ko) * 2008-11-13 2011-03-24 주식회사 동부하이텍 반도체 소자의 금속 배선 및 그 형성 방법
US9035459B2 (en) * 2009-04-10 2015-05-19 International Business Machines Corporation Structures for improving current carrying capability of interconnects and methods of fabricating the same
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US9201627B2 (en) * 2010-01-05 2015-12-01 Rovi Guides, Inc. Systems and methods for transferring content between user equipment and a wireless communications device
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US8901736B2 (en) 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US10026706B2 (en) * 2010-11-11 2018-07-17 Texas Instruments Incorporated Adding cap to copper passivation flow for electroless plating
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US9082832B2 (en) * 2011-09-21 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US9484259B2 (en) 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
KR101881063B1 (ko) * 2011-12-12 2018-07-25 삼성전자주식회사 범프의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021329A (ko) * 1996-09-16 1998-06-25 문정환 금속배선형성방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843453A (en) * 1985-05-10 1989-06-27 Texas Instruments Incorporated Metal contacts and interconnections for VLSI devices
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
US5048744A (en) * 1988-12-23 1991-09-17 International Business Machines Corporation Palladium enhanced fluxless soldering and bonding of semiconductor device contacts
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH03275147A (ja) 1990-03-23 1991-12-05 Nippon Steel Corp 触媒担体の製造方法
US5146308A (en) * 1990-10-05 1992-09-08 Micron Technology, Inc. Semiconductor package utilizing edge connected semiconductor dice
US5156997A (en) * 1991-02-11 1992-10-20 Microelectronics And Computer Technology Corporation Method of making semiconductor bonding bumps using metal cluster ion deposition
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US5591483A (en) 1994-08-31 1997-01-07 Wayne State University Process for the preparation of metal nitride coatings from single source precursors
JP3355897B2 (ja) 1995-12-01 2002-12-09 日立工機株式会社 エンジン
US5773359A (en) 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5744376A (en) 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
JPH09320514A (ja) 1996-05-28 1997-12-12 Hitachi Ltd プラズマイオン源質量分析装置
US5903058A (en) 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US6156651A (en) * 1996-12-13 2000-12-05 Texas Instruments Incorporated Metallization method for porous dielectrics
JP3377924B2 (ja) 1997-03-27 2003-02-17 川崎製鉄株式会社 鋼片の接合装置および接合方法
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
JPH10334175A (ja) 1997-05-30 1998-12-18 Tec Corp シンボル読取装置
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11317446A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6144096A (en) * 1998-10-05 2000-11-07 Advanced Micro Devices, Inc. Low resistivity semiconductor barrier layers and manufacturing method therefor
US6136707A (en) * 1999-10-02 2000-10-24 Cohen; Uri Seed layers for interconnects and methods for fabricating such seed layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021329A (ko) * 1996-09-16 1998-06-25 문정환 금속배선형성방법

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