KR100408328B1 - Ｍｏｓ 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 고도핑 드레인(HDD) 프로파일과 저도핑 드레인(LDD) 프로파일을 가진 MOS 트랜지스터를 제조하는 방법에 관한 것이다. 이러한 방법에 따르면, LDD 프로파일 영역내에 급격한 도핑 재료 프로파일을 형성하기 위해, HDD 프로파일이 가장 먼저 형성되고 다음으로 LDD 프로파일이 형성된다. LDD 프로파일은 바람직하게는 에칭과 인 시튜 도핑되는 선택적인 에피택시에 의해 형성된다.
Description
쇼트-채널 효과를 방지하기 위해, 짧은 채널 길이를 가진 MOS 트랜지스터는 일반적으로 소스/드레인 영역이 LDD(Lightly Doped Drain) 프로파일(profile)과 HDD(Heavily Doped Drain) 프로파일을 가지도록 제조된다. LDD 프로파일은 HDD 프로파일보다 더 낮은 도펀트 농도와 더 낮은 깊이를 가진다. 하지만, LDD 프로파일은 게이트 전극에 더 인접할 수 있고 MOS 트랜지스터의 채널 길이를 설정한다. 이와는 대조적으로, HDD 프로파일은 더 낮은 접속 저항을 가진다.
LDD 프로파일과 HDD 프로파일을 가진 MOS 트랜지스터를 제조하기 위해, 게이트 유전체와 게이트 전극이 가장 먼저 기판 표면에 형성된다. 게이트 스택과 원하는 얇은(예를 들면, 20㎚) 스페이서를 마스크로서 사용하여, LDD 프로파일은 주입에 의해 제조된다. 다음으로, 두꺼운 스페이서가 게이트 스택의 측면상에 형성된다. 마스크로서 두꺼운 스페이서를 가진 게이트 스택을 사용하여, HDD 프로파일이 주입에 의해 제조된다(예를 들면, 티, 오구로등의 VLSI 기술 다이제스트(1996)의 p132 또는 와이. 나카하라등의 VLSI 기술 다이제스트(1996)의 p174을 참조).
도펀트 프로파일을 위해 얻어질 수 있는 최소의 깊이는 열 처리 단계에 의해제한되고, 이러한 열 처리 단계는 어닐링과 주입된 도펀트를 활성화시키는 것을 필요로 한다.
본 발명은 MOS 트랜지스터 제조 방법에 관한 것이다.
도 1은 게이트 유전체, 게이트 전극 및 제 1 보조층 및 제 2 보조층이 형성된 이후에 n-채널 트랜지스터와 p-채널 트랜지스터를 위한 영역을 가진 기판을 도시한다.
도 2는 n-채널 트랜지스터를 위한 제 1 하부 영역이 형성된 이후의 기판을 도시한다.
도 3은 p-채널 트랜지스터를 위한 제 1 하부 영역이 형성된 이후의 기판을 도시한다.
도 4는 n-채널 트랜지스터를 위한 제 2 하부 영역이 형성된 이후의 기판을 도시한다.
도 5는 p-채널 트랜지스터 영역내의 기판 표면이 에칭된 이후의 기판을 도시한다.
도 6은 p-채널 트랜지스터를 위한 제 2 하부 영역이 형성된 이후의 기판을 도시한다.
본 발명의 목적은 채널 영역에 인접하여 도펀트 프로파일을 실현할 수 있는 낮은 깊이의 MOS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 목적은 청구항 1에 따른 방법에 의해 구현된다. 본 발명의 추가의 변형은 다른 청구항에 개시된다.
본 발명에 따른 방법에서, MOS 트랜지스터의 각각의 소스/드레인 영역은 제 1 하부 영역과 제 2 하부 영역을 포함한다. 제 1 하부 영역은 상기 참조 문헌으로부터 공지된 HDD 프로파일에 해당한다. 제 2 하부 영역은 상기 참조 문헌으로부터 공지된 LDD 프로파일에 해당한다. 본 발명에 따른 방법에서, 게이트 유전체와 게이트 전극을 포함하는 게이트 스택을 형성한 이후에, 제 1 보조층이 실질적으로 컨포멀(conformal)한 에지 커버리지를 가지며 증착된다. 이러한 층상에 제 1 보조층에 대해 선택적으로 에칭되는 제 2 보조층이 실질적으로 컨포멀한 에지 커버리지를 가지며 증착된다. 스페이서가 제 2 보조층을 이방성 에칭 백(etching back)함으로써 게이트 전극의 측면에 형성된다. 다음으로, 소스/드레인 영역의 제 1 하부 영역이 주입에 의해 형성된다. 스페이서가 선택적으로 제거된 이후에, 소스/드레인 영역을 위한 제 2 하부 영역이 형성된다. 제 2 하부 영역은 제 1 하부 영역보다 더 낮은 도펀트 농도와 더 낮은 깊이를 가진다. 이들의 가로 길이가 게이트 전극에 더 인접한데, 그 이유는 스페이서가 제 1 하부 영역의 가로 길이를 제한하기 때문이다.
본 발명에 따르면, 제 1 하부 영역이 형성된 이후에 제 2 하부 영역이 형성되기 때문에, 제 1 하부 영역의 다음 형성동안 열적 부하를 받지 않는다. 채널 영역내 제 2 하부 영역의 도펀트 프로파일의 발산이 방지된다. 결과적으로, 더 가파른 도펀트 프로파일이 얻어지고, 이는 MOS 트랜지스터의 쇼트-채널 행동의 관점에서 바람직하다.
제 2 하부 영역은 스페이서가 제거된 이후 제 2 하부 영역이 다음으로 형성될 영역내에서 기판 표면이 에칭되는 과정으로 형성된다. 이러한 목적을 위하여, 제 1 보조층이 제 2 하부 영역에서 제거된다. 이러한 영역내에서 기판의 표면을 에칭하는 것은 인 시튜(in situ) 도핑된 선택적인 에피택시에 의해 다음으로 충진되는 함몰부를 형성한다. 에피택시 동안, 기판의 결정 질(quality)과 상응하는 결정 질을 가지며 도펀트가 이미 활성화된 도핑된 영역이 기판 표면상에서 성장한다. 그러므로, 도펀트를 활성화시키기 위한 열처리 단계가 필요없다. 도펀트 프로파일은 선택적인 에피택시에 의해 결정되고 따라서 매우 가파르게 된다.
MOS 트랜지스터가 형성되는 기판은 적어도 주표면에서 단결정의 실리콘을 포함한다. 사용된 기판은 바람직하게는 다결정 실리콘 웨이퍼 또는 SOI 기판이다. 이 경우, 채널 영역의 상기 영역 내부와 하부에서 실리콘/게르마늄층이 제공된다.
바람직하게는, 제 1 보조층이 SiO2및/또는 Si3N4로 구성되고 제 2 보조층은 폴리실리콘으로 구성된다. 폴리실리콘은 SiO2및/또는 Si3N4에 대해 더 우수한 선택도로 에칭될 수 있다.
상보형 MOS 트랜지스터의 제조를 위해, 가장 먼저 주입에 의해 n-채널을 위한 제 1 하부 영역을 형성하고 다음으로 어닐링과 도펀트를 활성화시키기 위한 열처리를 하는 것이 바람직하다. 주입동안, p-채널 트랜지스터를 위한 영역이 제 1 마스크로 덮인다. 제 1 마스크가 제거된 이후에, p-채널 트랜지스터를 위한 제 1 하부 영역이 형성된다. 이 경우, n-채널 트랜지스터를 위한 영역은 제 2 마스크로 덮인다. 다음으로, 제 2 마스크와 스페이서가 제거된다. p-채널 트랜지스터는 제 3 마스크로 덮인다. n-채널 트랜지스터를 위한 제 2 하부 영역은 주입에 의해 형성된다. 제 3 마스크가 제거된 이후에, n-채널 트랜지스터를 위한 제 2 하부 영역내의 도펀트와 p-채널 트랜지스터를 위한 제 1 하부 영역내의 도펀트는 다음의 열 처리 단계에서 활성화된다. 다음으로, n-채널 트랜지스터를 위한 영역을 덮는 제 4 마스크가 형성된다. 제 1 보조층이 p-채널 트랜지스터의 영역내에서 제거된다. 기판 표면이 p-채널 트랜지스터를 위한 제 2 하부 영역내에서 에칭된다. 이에 의한 효과는 이러한 영역내의 기판 표면에 함몰부를 형성한다. 다음으로, p-채널 트랜지스터를 위한 제 2 하부 영역이 인 시튜 도핑되는 선택적인 에피택시에 의해 형성된다. 이러한 방법에서, n-도핑 이온을 가지고 주입하는 것이 가장 먼저 수행되고 다음으로 제 2 p-도핑 하부 영역이 형성되기 때문에, 결정내의 p-도핑 이온의 더 넓은 범위에도 불구하고 n-채널 및 p-채널 트랜지스터에 대해 동일하게 평탄한 도펀트 프로파일이 형성될 수 있다.
본 발명은 도면에 도시된 구체적인 실시예를 참조로 하여 이하에서 상세히설명될 것이다.
p-도핑 웰(2)과 n-도핑 웰(3)이 예를 들면, 단결정 실리콘으로 구성된 기판(1)내에 공지된 방식으로 형성된다. p-도핑 웰(2)과 n-도핑 웰(3)은 각각 기판(1)의 주표면(4)에 인접한다. p-도핑 웰(2)은 n-채널 트랜지스터를 수용하도록 설계되고, n-도핑 웰(3)은 p-채널 트랜지스터를 수용하도록 설계된다(도 1 참조). p-도핑 웰(2)내의 도펀트 농도는 예를 들면, 3×1017㎝-3이고, n-도핑 웰(3)내의 도펀트 농도는 예를 들면, 5×1017㎝-3이다.
예를 들면, 열적 SiO2로 구성되고 3㎚의 층 두께를 가진 각각의 게이트 유전체(5)가 n-채널 트랜지스터와 p-채널 트랜지스터를 위해 주표면(4)상에 형성된다. 추가로, 예를 들면, 100㎚의 게이트 길이를 가진 도핑된 폴리실리콘으로 구성된 게이트 전극 및 이러한 게이트 전극을 덮으며 예를 들면, SiO2로 구성된 덮개층(7)이 각각 n-채널 트랜지스터와 p-채널 트랜지스터를 위해 형성된다. 게이트 유전체(5), 게이트 전극(6) 및 덮개층(7)은 예를 들면, 해당 층들을 증착시키고 이러한 층들을 함께 구조화함으로써 형성된다. 게이트 유전체(6)는 예를 들면, 200㎚의 두께를 가지고, 덮개층(7)은 예를 들면, 50㎚의 두께를 가진다. 선택적으로, 게이트 유전체(6)는 스페이서 기술의 도움으로 형성된다.
다음으로, 예를 들면, TEOS-SiO2또는 Si3N4로 구성된 제 1 보조층(8)이 표면에 넓게 증착된다. 제 1 보조층(8)은 컨포멀한(conforml) 에지 커버리지를 갖는다. 제 1 보조층(8)은 예를 들면, 10㎚의 두께로 증착된다.
다음으로, 제 2 보조층(9)이 실질적으로 컨포멀한 에지 커버리지를 가지며 증착된다. 제 2 보조층(9)은 예를 들면, 60㎚의 층두께를 가지고 폴리실리콘으로 증착된다.
제 1 보조층(8)에 대해 제 2 보조층(9)을 (예를 들면, HBr을 가지고) 선택적으로 이방성 에칭함으로써 제 2 보조층(9)으로부터 스페이서(91)가 형성된다(도 2 참조). 스페이서(91)는 게이트 전극의 측면상에서 제 1 보조층(8)에 의해 분리되어 배치된다.
n-도핑 웰(3)을 덮는 제 1 마스크(10)는 예를 들면, 포토레지스트로 구성된다. 다음으로, 주입이 수행되어 n-채널 트랜지스터의 소스/드레인 영역을 위한 제 1 하부 영역(11)을 형성한다. 이 경우, 제 1 마스크(10)와 게이트 전극(6)은 제 1 보조층(8)과 스페이서(91)에 대해 마스크와 같은 역할을 한다. 주입은 예를 들면, 30keV에서 2×1015㎝-2의 양으로 비소를 가지고 수행된다(도 2 참조). 제 1 마스크(10)가 제거된다. 다음으로, 예를 들면, 900℃에서 30초동안 열처리 단계가 수행되어 주입으로 인한 손상을 어닐링하고, 도펀트로 하여금 제 1 하부 영역(11)으로 유입되어 활성화되도록 한다.
p-도핑 웰(2)을 덮는 제 2 마스크(12)가 형성된다. 주입이 수행되어 p-채널 트랜지스터의 소스/드레인을 위한 제 1 하부 영역(13)을 형성한다. 이 경우, 제 2 마스크(12)와 게이트 전극(6)은 제 1 보조층(8)과 스페이서(91)에 대해 마스크와 같은 역할을 한다. 주입은 예를 들면, 10keV의 에너지와 2×1015㎝-2의 양으로 붕소를 가지고 수행된다(도 3 참조).
제 2 마스크(12)가 제거된다. 스페이서(91)가 예를 들면, 콜린을 가지고 습식 화학 에칭함으로써 다음으로 제거된다. n-도핑 웰(3)을 덮는 제 3 마스크(14)가 형성된다. n-채널 트랜지스터를 위한 제 2 하부 영역을 형성하기 위해, 주입이수행되는 동안 제 3 마스크(14)와 제 1 보조층(8)의 게이트 전극(6)이 마스크와 같은 역할을 한다. 주입은 예를 들면, 10keV의 에너지로 2×1014㎝-2의 양으로 비소를 가지고 수행된다. 제 3 마스크(14)가 제거된다. 다음으로 열 처리 단계가 수행되어 주입으로 인한 손상을 어닐링하고 p-채널 트랜지스터의 제 1 하부 영역과 n-채널 트랜지스터의 제 2 하부 영역(15)내에의 도펀트를 활성화시킨다. 도펀트 프로파일의 발산을 방지하기 위해, 이러한 열 처리 단계는 가파른 온도 프로파일(profile)를 가지고 수행된다. 이는 예를 들면, 20초동안 850℃에서 수행된다.
p-도핑 웰(2)을 덮는 제 4 마스크(16)가 예를 들면, 포토레지스트로 구성된다. 스페이서(81)가 p-채널 트랜지스터의 영역내로 노출된 제 1 보조층(8)의 일부를 이방성 에칭함으로써 형성된다. 이방성 에칭은 예를 들면, 이방성 CHF3및 CF4에칭 처리를 사용하여 수행된다.
기판 표면은 스페이서(81)의 형성에 의해 p-채널 트랜지스터 영역내에서 노출된다. 다음으로, 기판 표면이 에칭된다. 에칭은 이방성 에칭이다. 이는 이방성 에칭으로 인해 스페이서(81) 하부에서 연장하는 함몰부(17)를 형성한다. 함몰부(17)는 게이트 전극(6) 하부에서도 연장한다. 이방성 에칭은 예를 들면, 콜린을 가지고 수행된다. 함몰부(17)의 깊이는 예를 들면, 15㎚이다(도 5 참조).
인 시튜 또는 붕소-도핑 선택적인 에피택시가 수행되어 p-채널 트랜지스터를 위한 제 2 하부 영역(18)을 형성한다. 이러한 목적을 위해, HF 딥(dip)내에서 습식 세정된 이후에, 예를 들면, GeH4또는 SiH4가 추가된 에피택시 반응로내에서 750℃의 온도로 저온 세정된다. 이 경우, 함몰부(17)의 표면상에서 발견되는 순수 산화물이 에칭되어 제거된다. 다음으로, 함몰부(17)는 선택적인 인 시튜 도핑되는 에피택셜 실리콘 증착에 의해 선택적으로 충진된다. 에피택셜 실리콘 증착은 예를 들면, 700 내지 800℃ 범위의 온도와 10 내지 100torr의 압력하에서 H2, SiH2Cl2, HCl 및 B2H6를 포함하는 처리 기체를 사용하여 수행된다. B2H6를 추가하여 얻는 효과는 붕소가 도펀트로서 제 2 하부 영역(18)내에 결합된다는 것이다. 따라서, 계단형 도펀트 프로파일이 형성된다. 어닐링 또는 도펀트 활성화를 위한 열 처리 단계는 인 시튜 도핑되는 에피택시 이후에는 필요하지 않고, 그 결과 계단형 도펀트 프로파일이 제 2 하부 영역(18)내에 유지된다.
Claims (3)
- MOS 트랜지스터를 형성하는 방법에 있어서,-게이트 유전체(5)와 게이트 전극(6)이 적어도 주표면에서 실리콘을 포함하는 기판의 상기 주표면상에 형성되는 단계;-제 1 보조층(8)이 컨포멀한 에지 커버리지를 가지고 증착되는 단계;-상기 제 1 보조층(8)에 대해 선택적으로 에칭될 수 있는 제 2 보조층(9)이 컨포멀한 에지 커버리지를 가지고 증착되는 단계;-상기 제 2 보조층(9)을 이방성 에칭 백함으로써 상기 게이트 전극(6)의 측면에 스페이서(91)가 형성되는 단계;-소스/드레인 영역을 위한 제 1 하부 영역(13)을 형성하도록 주입이 수행되는 단계;-상기 스페이서(91)가 상기 제 1 보조층(8)에 대해 선택적으로 제거되는 단계;-상기 소스/드레인 영역을 위한 제 2 하부 영역(18)이 형성되는 영역내에서 상기 기판(1)의 표면이 에칭되는 단계; 및-상기 소스/드레인을 위한 상기 제 2 하부 영역(18)은 인 시튜 도핑되는 선택적인 에피택시에 의해 형성되는 단계를 포함하며, 상기 제 2 하부 영역(18)은 상기 제 1 하부 영역(13)보다 더 낮은 도펀트 농도와 깊이를 가지는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 1 항에 있어서,-상기 제 1 보조층(8)은 SiO2및/또는 Si3N4로 구성되고,-상기 제 2 보조층(9)은 폴리실리콘으로 구성되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,-적어도 하나의 n-채널 트랜지스터 및 하나의 p-채널 트랜지스터가 형성되는 단계;-상기 n-채널 트랜지스터를 위한 제 1 하부 영역(11)이 가장 먼저 주입되고 다음으로 열 처리되어 형성되고, 상기 p-채널 트랜지스터를 위한 영역이 제 1 마스크(10)로 덮이는 단계;-상기 p-채널 트랜지스터를 위한 상기 제 1 하부 영역(13)이 형성되고, 상기 n-채널 트랜지스터를 위한 영역은 제 2 마스크(12)로 덮이는 단계;-상기 제 2 마스크(12)와 상기 스페이서(91)가 제거되는 단계;-상기 n-채널 트랜지스터를 위한 상기 제 2 하부 영역(15)이 주입과 열 처리에 의해 형성되고, 상기 p-채널 트랜지스터를 위한 상기 영역은 제 3 마스크(14)에 의해 덮이는 단계;-상기 제 3 마스크가 형성된 이후에 상기 n-채널 트랜지스터를 위한 상기 영역을 덮는 제 4 마스크가 형성되는 단계;-상기 기판(1)의 상기 표면이 노출되고 다음으로 상기 p-채널 트랜지스터의 상기 제 2 하부 영역(18)내에서 에칭되는 단계; 및-상기 p-채널 트랜지스터를 위한 상기 제 2 하부 영역(18)이 인 시튜 도핑되는 선택적인 에피택시에 의해 형성되는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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