KR100406547B1 - Method for fabricating capacitor in semiconductor memory device - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 커패시터 제조공정중 유전막 형성후 증착하는 상부전극 형성을 단차피복성이 우수한 원자층증착 방법을 사용하여 증착함으로서 안정적인 반도체 소자의 커패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판에 형성된 도전성불순물 영역상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 도전성불순물 영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 덮을 수 있도록 커패시터 산화막을 증착하는 단계; 상기 커패시터 산화막을 선택적으로 식각하여 상기 콘택플러그가 노출되는 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하는 단계; 상기 하부전극 상에 제1 유전막을 증착하고 열처리를 하는 단계; 상기 제1 유전막 상에 제2 유전막을 증착하고 열처리를 하는 단계; 및 상기 제2 유전막 상에 도전성물질로 상부전극을 증착하되, 원자층증착법으로 증착하는 단계를 포함는 반도체 커패시터 제조 방법을 제공한다.The present invention is to provide a stable semiconductor device capacitor manufacturing method by depositing the formation of the upper electrode deposited after the formation of the dielectric film during the capacitor manufacturing process of the highly integrated semiconductor device using an atomic layer deposition method having excellent step coverage. The invention includes forming an interlayer insulating film on a conductive impurity region formed in a substrate; Forming a contact plug penetrating the interlayer insulating layer and connected to the conductive impurity region; Depositing a capacitor oxide layer to cover the contact plug; Selectively etching the capacitor oxide layer to form a hole for forming a capacitor through which the contact plug is exposed; Forming a lower electrode in the capacitor forming hole; Depositing a first dielectric layer on the lower electrode and performing heat treatment; Depositing a second dielectric layer on the first dielectric layer and performing heat treatment; And depositing an upper electrode with a conductive material on the second dielectric layer, and depositing the same by atomic layer deposition.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 컨케이브(concave) 커패시터 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a process for manufacturing a concave capacitor of a semiconductor device.
반도체 기억 소자들 중의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 커패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.As the degree of integration among semiconductor memory devices increases, the area of memory cells storing one bit, which is a basic unit of memory information, is decreasing. However, it is not possible to reduce the area of the capacitor in proportion to the shrinking of the cell, which is necessary for sensing signal margin, sensing speed, and durability against soft errors caused by α-particles. This is because a certain charging capacity is required per unit cell.
따라서 제한된 셀 면적내에 메모리 커패시터의 용량을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께)와 같이, 첫째는 유전체의 두께를 감소시키는 방법, 둘째는 커패시터의 유효면적을 증가시키는 방법, 셋째는 비유전율이 높은 재료를 사용하는 방법이 고려되어 왔다.Therefore, the method for maintaining the capacity of the memory capacitor in a limited cell area above an appropriate value is, as in C = ε As / d (ε: dielectric constant, As: surface area, d: dielectric thickness), the first method of reducing the thickness of the dielectric, The second method is to increase the effective area of the capacitor, and the third method is to use materials with high dielectric constant.
이 가운데, 커패시터의 구조를 단순 스택(stack) 구조, 컨케이브 구조, 실린더(sylinder) 구조, 다층 핀(pin) 구조 등과 같이 3차원 구조로 하여 커패시터의 유효 표면적을 증가시키는 방법이 개발 되어 왔으며, 소자의 다자인 룰 감소에 따라 커패시터의 내부 공간은 작아지고 높이는 계속 증가하고 있다. 한편, 현재 기가(Giga)용 기억소자인 커패시터 재료로 고유전율 (Ba1-xSrx)TiO3(이하 BST)박막을 적용하기 위한 연구가 활발히 진행되고 있다.Among them, a method of increasing the effective surface area of a capacitor has been developed by making the structure of the capacitor a three-dimensional structure such as a simple stack structure, a concave structure, a cylinder structure, and a multilayer pin structure. As the device's design rules decrease, the internal space of the capacitor becomes smaller and the height continues to increase. On the other hand, research is being actively conducted to apply a high dielectric constant (Ba1-xSrx) TiO3 (hereinafter referred to as BST) thin film as a capacitor material, which is a giga memory device.
0.10㎛ 이하의 셀 크기를 가지는 소자에서는 BST 박막을 유전 재료로 사용하더라도 3차원적 입체구조의(예를 들면 콘케이브 구조) 스토리지 노드(storage node)를 형성하여야 한다. 이때 전극 물질로는 Pt(platinum), Ru(Ruthenuim) 또는 Ir(iridium)등을 사용한다.In a device having a cell size of 0.10 μm or less, even when a BST thin film is used as a dielectric material, a storage node having a three-dimensional structure (for example, a concave structure) must be formed. In this case, Pt (platinum), Ru (Ruthenuim) or Ir (iridium) is used as the electrode material.
이하 도면을 참조하여 콘케이브 커패시터 제조공정의 종래 기술을 상세히 설명하면 다음과 같다.Hereinafter, the prior art of the concave capacitor manufacturing process will be described in detail with reference to the accompanying drawings.
도1을 참조하여 살펴보면, 트랜지스터(도시 안됨)가 형성된 기판(10)에 층간 절연막(11)으로 SiO2를 증착하고, 하부층 보호를 위한 Si3N4(15)층을 층착하고, 트랜지스터의 액티브 영역과 커패시터의 하부전극과 연결하기 위해 스토리지 노드 컨택홀을 형성한다.Referring to FIG. 1, SiO 2 is deposited as an interlayer insulating film 11 on a substrate 10 on which a transistor (not shown) is formed, and an Si 3 N 4 (15) layer is deposited to protect a lower layer, and an active region of a transistor and a capacitor A storage node contact hole is formed to connect with the lower electrode.
상기 스토리지 노드 콘택홀에 폴리실리콘(poly-si)으로 리세스된(recessed) 스토리지 노드 콘택 플러그(12)를 형성하고, 상기 콘택플러그(12)의 리세스 내에 오믹콘택을 위한 접촉막으로 TiSi2(13) 및 확산 방지막으로 TiN(14)를 형성한다.A storage node contact plug 12 recessed with poly-si is formed in the storage node contact hole, and a TiSi 2 (TiSi 2) layer is formed as a contact layer for ohmic contact in the recess of the contact plug 12. 13) and TiN 14 are formed as a diffusion barrier.
다음으로 커패시터 형성을 위한 커패시터산화막으로 SiO2(16)를 증착한 후 컨택 홀과 하부전극(17)이 연결될 수 있도록 상기 커패시터산화막을 식각하여 홀 패턴을 형성한다.Next, after depositing SiO 2 (16) as a capacitor oxide film for forming a capacitor, the hole pattern is formed by etching the capacitor oxide film so that the contact hole and the lower electrode 17 can be connected.
상기 홀 패턴 부분에 확산방지막(14)과 연결되는 하부 전극(17)을 형성한다. 하부전극 물질로는 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 Ru을 사용한다. 이어 이웃하는 하부전극과의 분리를 위해서, 에치백(Etch back)을 실시한후 유전막(18)으로 BST을 증착한다. 이후 상부전극(19)을 화학기상증착으로 Ru로 증착하여 커패시터를 완성한다.A lower electrode 17 connected to the diffusion barrier 14 is formed in the hole pattern portion. As the lower electrode material, Ru is used as a chemical vapor deposition (CVD) method. Subsequently, in order to separate the neighboring lower electrode, the BST is deposited on the dielectric layer 18 after etching back. Thereafter, the upper electrode 19 is deposited by Ru using chemical vapor deposition to complete the capacitor.
종래 기술로 0.10㎛ 이하의 셀 크기를 가지는 고집적 소자에 적용되는 커패시터를 제조할 경우 하부전극 및 유전막 증착후 상부전극을 증착하기 위해 남아 있는 공간은 200 ~ 500Å 범위 사이의 매우 좁은 홀(도1의 A)이다.In the case of manufacturing a capacitor applied to a highly integrated device having a cell size of 0.10 μm or less according to the prior art, the remaining space for depositing the upper electrode after the deposition of the lower electrode and the dielectric film has a very narrow hole in the range of 200 to 500 Å (see FIG. 1). A)
이를 화학기상증착 방법을 이용해서 상부전극을 증착하더라도 채워야 할 홀의 지름이 너무 작아 일정하게 증착하기 어렵다.Even when the upper electrode is deposited by chemical vapor deposition, the diameter of the hole to be filled is too small to be uniformly deposited.
즉, 홀의 꼭대기(top) 부분에 오버행(overhang)이 발생하여 상부전극 증착후 보이드(void)를 피할 수 없으며, 어스팩트 비(aspect ratio)가 높을 경우 상부 전극이 홀의 바닥부분을 채우기 전에 꼭대기 부분이 닿아버려 캐피시터 형성이 불가능하게 된다.That is, an overhang occurs at the top of the hole, so that voids after the deposition of the upper electrode cannot be avoided, and when the aspect ratio is high, the upper part before the upper electrode fills the bottom of the hole This touch makes capacitor formation impossible.
본 발명은 고집적 반도체 소자의 커패시터 제조공정중 유전막 형성후 증착하는 상부전극 형성을 단차피복성이 우수한 ALD 방법을 사용하여 증착함으로서 안정적인 반도체 소자의 커패시터 제조 방법을 제공함을 그 목적으로 한다.An object of the present invention is to provide a method for manufacturing a capacitor of a stable semiconductor device by depositing the formation of the upper electrode deposited after the formation of a dielectric film during the capacitor manufacturing process of a highly integrated semiconductor device using an ALD method having excellent step coverage.
도1은 종래 기술에 따라 제조된 컨케이브 구조의 커패시터를 도시한 단면도.1 is a cross-sectional view showing a capacitor of a concave structure manufactured according to the prior art.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 컨케이브 커패시터 제조 공정 단면도.Figures 2a to 2e is a cross-sectional view of the manufacturing process of the concave capacitor in accordance with a preferred embodiment of the present invention.
*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
21 : 층간절연막 22 : 스토리지 노드 콘택플러그21: interlayer insulating film 22: storage node contact plug
26 : 커패시터 옥사이드 27 : 하부전극26: capacitor oxide 27: lower electrode
28 : 제1 유전막 29 : 제2 유전막28: first dielectric layer 29: second dielectric layer
30 : 상부전극30: upper electrode
상기 목적을 달성하기 위한 본 발명은 기판에 형성된 도전성불순물 영역상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 도전성불순물 영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 덮을 수 있도록 커패시터 산화막을 증착하는 단계; 상기 커패시터 산화막을 선택적으로 식각하여 상기 콘택플러그가 노출되는 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하는 단계; 상기 하부전극 상에 제1 유전막을 증착하고 열처리를 하는 단계; 상기 제1 유전막 상에 제2 유전막을 증착하고 열처리를 하는 단계; 및 상기 제2 유전막 상에 도전성물질로 상부전극을 증착하되, 원자층증착법으로 증착하는 단계를 포함는 반도체 커패시터 제조 방법을 제공한다.The present invention for achieving the above object comprises the steps of forming an interlayer insulating film on the conductive impurity region formed on the substrate; Forming a contact plug penetrating the interlayer insulating layer and connected to the conductive impurity region; Depositing a capacitor oxide layer to cover the contact plug; Selectively etching the capacitor oxide layer to form a hole for forming a capacitor through which the contact plug is exposed; Forming a lower electrode in the capacitor forming hole; Depositing a first dielectric layer on the lower electrode and performing heat treatment; Depositing a second dielectric layer on the first dielectric layer and performing heat treatment; And depositing an upper electrode with a conductive material on the second dielectric layer, and depositing the same by atomic layer deposition.
본 발명은 유전막 형성후 상부전극은 원자층증착(Atomic layer Deposition, 이하 ALD)방법을 적용하여 TiN을 증착하는 것이다. ALD 방법을 적용할 경우 원자 단위로 층을 형성하기 때문에, 증착된 필름(film)의 단차 피복성(step coverage) 특성이 매우 우수하여 아주 좁은 공간의 홀일지라도, 균일한 층를 가지는 상부전극을 형성할 수 있다.In the present invention, after forming the dielectric film, the upper electrode is deposited with TiN by applying an atomic layer deposition (ALD) method. When the ALD method is used, since the layer is formed atomically, the step coverage property of the deposited film is very excellent, so that even if a hole in a very narrow space is formed, an upper electrode having a uniform layer can be formed. Can be.
그런데, TiN을 BST 유전막 위에 곧바로 증착하여 커패시터를 형성할 경우 누설 전류 특성이 매우 나쁘다. 이를 해결하기 위해 BST 유전막위에 Ta2O5 또는 TiO2로 유전막을 얇게 증착하여 2중 유전막을 형성한 후 그 위에 ALD방법으로 TiN을 증착하여 커패시터를 제조함으로써 개선된 누설 전류 특성을 확보 할 수 있다. TiN을 전극으로 사용할 경우 Pt, Ru, Ir 등과 같은 물질을 전극으로 사용할 때에 비해 제조원가가 매우 낮아지며 TiN 공정은 상당히 안정화 된 공정이어서 제조원가나 공정 적용 측면에서 매우 유리하다.However, when TiN is directly deposited on a BST dielectric film to form a capacitor, leakage current characteristics are very poor. In order to solve this problem, a thin dielectric film is formed by thin deposition of Ta2O5 or TiO2 on the BST dielectric film to form a double dielectric film, and TiN is deposited on the BLD dielectric layer to manufacture an improved leakage current property. In the case of using TiN as an electrode, the manufacturing cost is very low compared to using materials such as Pt, Ru, Ir, etc. as the electrode, and the TiN process is quite stabilized, which is very advantageous in terms of manufacturing cost or process application.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도2a 내지 도2e는 본 발명의 실시예를 나타내는 공정 단면도이다.2A to 2E are cross-sectional views showing an embodiment of the present invention.
먼저, 도2a를 참조하여 살펴보면, 트랜지스터가 형성되어 있는 반도체 기판(20)에 층간 절연막으로 SiO2(21) 및 Si3N4(25)층을 층착하고, 트랜지스터의 액티브 영역과 커패시터의 하부전극과 연결하기 위해 스토리지 노드 컨택홀을 형성한다. 상기 Si3N4(25)는 500Å 정도로 증착하며, 그 용도는 SiO2(21) 증착후 식각할 때 균일하게 식각되도록 하며, 하부층을 보호하기 위한 것이다.First, referring to FIG. 2A, in order to deposit an SiO 2 (21) and a Si 3 N 4 (25) layer with an interlayer insulating film on a semiconductor substrate 20 on which a transistor is formed, and to connect an active region of a transistor and a lower electrode of a capacitor. A storage node contact hole is formed. The Si 3 N 4 (25) is deposited to about 500Å, its use is to ensure uniform etching when etching after deposition of SiO 2 (21), and to protect the underlying layer.
상기 스토리지 노드 콘택홀에 폴리실리콘(poly-si)으로 리세스된(recessed) 스토리지 노드 콘택 플러그(22)를 형성하고, 상기 콘택플러그(22)의 리세스 내에 오믹콘택을 위한 접촉막으로 TiSi2(23) 및 확산방지막으로 TiN(24)를 형성한다.A storage node contact plug 22 recessed with poly-si is formed in the storage node contact hole, and TiSi2 (Tie) is used as a contact layer for ohmic contact in the recess of the contact plug 22. 23) and TiN 24 is formed by the diffusion barrier.
여기서 폴리실리콘과 하부전극 사이의 반응을 막기 위해 증착하는 확산방지막으로 내열설이 우수한 TiN 등 2원계 Nitride 계열의 물질이나 내산화성을 높이기 위하여 TiSiN, TiAIN 등의 삼원계 Nitride 계열의 물질을 사용할 수 있다.Here, as a diffusion barrier film to prevent the reaction between polysilicon and the lower electrode, binary Nitride-based materials such as TiN having excellent heat resistance or ternary Nitride-based materials such as TiSiN and TiAIN may be used to increase oxidation resistance.
다음으로 콘캐이브형 커패시터 형성을 위한 커패시터산화막으로 SiO2(26)를 5000 ~ 20000 Å 범위로 증착한다.Next, SiO 2 26 is deposited as a capacitor oxide film for forming a concave type capacitor in the range of 5000 to 20000 Å.
이어 도2b를 참조하여 살펴보면, 하부전극 형성을 위해 SiO2(26)를 식각하여 홀을 형성한다. 이때 캡 SiO2(26)하부에 Si3N4(25)가 있어 SiO2(26) 식각시 하부 SiO2가 손상을 받지 않고 식각이 완료된다.Subsequently, referring to FIG. 2B, holes are formed by etching SiO 2 26 to form a lower electrode. At this time, since Si3N4 (25) is under the cap SiO2 (26), the etching is completed without damaging the lower SiO2 when etching the SiO2 (26).
이어 도2c를 참조하여 살펴보면, 상기 식각된 홀에 하부전극(27)으로 Ru를 화학기상증착 방법을 이용하여 증착한다. 상기 하부전극 증착후 Ru 내 불순물을 제거하기 위해 400℃ ~ 700℃ 의 온도에서 질소(Nitrogen) 분위기에서 열처리를 실시한다. 이어 포토레지스트를 도포 한다음 에치백(etch-back) 또는 화학기계연마(Chemical Mechanial Polish, CMP) 공정을 통해 셀과 셀에 연결되어 있는 하부전극(27)을 분리한다. 하부전극(27)으로 Pt를 대신 사용할 수 있다Next, referring to FIG. 2C, Ru is deposited on the etched hole as a lower electrode 27 using a chemical vapor deposition method. After the lower electrode is deposited, heat treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. to 700 ° C. to remove impurities in Ru. Then, after the photoresist is applied, the cell and the lower electrode 27 connected to the cell are separated by an etch-back or chemical mechanical polishing (CMP) process. Pt may be used as the lower electrode 27 instead.
이어 도2d를 참조하여 살펴보면, 상기 하부전극(27) 위로 유기금속 화학기상증착(Matel Organic CVD) 방법을 이용하여 제1 유전막으로 BST(28)을 350 ~ 500℃ 온도에서 100 ~ 500Å 범위로 증착한다. 그리고 BST(28) 박막의 결정화를 위한 열처리를 다음의 2단계로 실시한다. 먼저 1단계는 BST(28) 박막의 결정화를 위해 급속열처리(Rapid Thermal Processing, RTP)를 이용하여 500 ~ 800 ℃ 온도로 질소 분위기에서 실시한다. 그다음 2단계로 BST(28) 박막내 부족한 산소를 공급하기 위해 300 ~ 500 ℃ 온도로 산소 분위기에서 급속열처리를 이용하여 실시한다.Next, referring to FIG. 2D, the BST 28 is deposited on the lower electrode 27 using a metal organic CVD method to a first dielectric layer at a temperature of 350 to 500 ° C. in a range of 100 to 500 ° C. do. And heat treatment for crystallization of the BST (28) thin film is carried out in the following two steps. First step is performed in a nitrogen atmosphere at 500 ~ 800 ℃ using Rapid Thermal Processing (RTP) to crystallize the BST (28) thin film. In the second step, rapid heat treatment is performed in an oxygen atmosphere at a temperature of 300 to 500 ° C. to supply insufficient oxygen in the BST 28 thin film.
상기 급속 열처리 대신에 250 ~ 500 ℃ 온도로 N2O 플라즈마 또는 UV-O3를 이용하여 열처리를 실시할 수 있다.Instead of the rapid heat treatment, the heat treatment may be performed using N2O plasma or UV-O3 at a temperature of 250 to 500 ° C.
다음에 제2 유전막(29)으로 Ta2O5 또는 TiO2를 30 ~ 200Å 범위로 증착한다. 제2 유전막 역시 특성 향상을 위해 급속열처리(Rapid Thermal Processing, RTP)를 이용하여 500 ~ 800 ℃ 온도로 질소 분위기에서 열처리를 실시한후 산소를 공급하기 위해 300 ~ 500 ℃ 온도로 산소 분위기에서 급속열처리를 이용하여 실시한다. 여기서도 상기 급속 열처리 대신에 250 ~ 500 ℃ 온도로 N2O 플라즈마, UV-O3를 이용하여 열처리를 실시할 수 있다.Next, Ta 2 O 5 or TiO 2 is deposited in the range of 30 to 200 GPa as the second dielectric film 29. The second dielectric film is also subjected to rapid heat treatment in a nitrogen atmosphere at a temperature of 500 to 800 ° C. using rapid thermal processing (RTP) to improve properties, and then to a rapid heat treatment at an oxygen atmosphere at a temperature of 300 to 500 ° C. to supply oxygen. Use it. Here, instead of the rapid heat treatment, the heat treatment may be performed using N 2 O plasma or UV-O 3 at a temperature of 250 to 500 ° C.
유전막으로 Ta2O5/BST 또는 TiO2/BST의 이중으로 유전막(28,29)을 형성할 경우 BST 유전막에 비해 유전율은 조금 손해를 보지만, 누설전류 특성이 좋아지는 장점이 있다.In the case of forming the dielectric films 28 and 29 in a double layer of Ta2O5 / BST or TiO2 / BST as the dielectric film, the dielectric constant is slightly lower than that of the BST dielectric film, but the leakage current characteristic is improved.
이어 도2e를 참조하여 살펴보면, 상기 제2 유전막 위로 상부전극(30)을 ALD 방법을 이용해서 TiN 또는 Ru 을 증착한다. 다음으로 커패시터의 전기적 특성 향상을 위해 후열처리를 질소 또는 산소 분위기에서 온도 400 ~ 600℃ 범위로,로(Furnace)열처리 또는 급속 열처리로 실시한다.Next, referring to FIG. 2E, TiN or Ru is deposited on the second dielectric layer using the ALD method. Next, in order to improve the electrical characteristics of the capacitor, the post heat treatment is performed by furnace heat treatment or rapid heat treatment in a temperature range of 400 to 600 ° C. in a nitrogen or oxygen atmosphere.
상부전극(30)으로 사용하는 TiN은 Pt, Ru, Ir 등과 같은 물질을 전극으로 사용할 때에 비해 제조원가가 낮아 경제적인 측면으로도 유리하고, 이미 양산에 적용하고 있는 일반적인 공정이어서 쉽게 적용이 가능하다. 그리고 ALD 방법은 원자 단위로 층을 형성하기 때문에 단차 피복성이 매우 우수하여, 좁은 공간의 홀에서도 균일한 두께를 가지는 상부전극을 형성할 수 있다.TiN, which is used as the upper electrode 30, is advantageous in terms of economical efficiency due to lower manufacturing cost than when using materials such as Pt, Ru, Ir, and the like, and is easily applied since it is a general process that is already applied to mass production. In the ALD method, since the layer is formed on an atomic basis, the step coverage is very excellent, and thus an upper electrode having a uniform thickness can be formed even in a hole of a narrow space.
본 발명에서 적용한 콘케이브 구조의 커패시터 대신 일반적인 스택(Stack) 구조를 가지는 커패시터 구조에서도 적용할 수 있다. 이때에는 하부전극으로 물리기상증착(Physical Vapor Deposition) 방법으로 Pt를 증착하여 사용할 수 있다.Instead of the concave capacitor applied in the present invention, the present invention can be applied to a capacitor structure having a general stack structure. In this case, Pt may be deposited and used by physical vapor deposition as a lower electrode.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본발명에 따르면, 반도체 소자 커패시터의 유전막 형성후 증착하는 상부전극을 원자층증착방법을 적용하여 TiN을 증착하므로 어스펙스비(aspect ratio)가 큰 상부전극용 홀일지라도 바닥부분을 채우기 전에 상단부분이 막히는 현상을 없앨수 있는 커패시터를 용이하게 제조할 수 있다.According to the present invention, since the upper electrode deposited after forming the dielectric film of the semiconductor device capacitor is deposited TiN by using the atomic layer deposition method, even if the upper electrode hole having a large aspect ratio before filling the bottom portion Capacitors can be easily manufactured to eliminate clogging.
또한 BST유전막위로 Ta2O5나 TiO2 유전막을 얇게 증착하여 이중 유전막을 형성함으로 상부전극으로 사용되는 TiN을 BST 유전막위에 바로 증착할 시에 생기는 누설전류의 문제점을 해결할 수 있는 커패시터를 제조할 수 있다.In addition, by thinly depositing a Ta2O5 or TiO2 dielectric film on the BST dielectric film to form a double dielectric film, it is possible to manufacture a capacitor that can solve the problem of leakage current generated when directly depositing TiN used as the upper electrode on the BST dielectric film.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038649A KR100406547B1 (en) | 2001-06-30 | 2001-06-30 | Method for fabricating capacitor in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038649A KR100406547B1 (en) | 2001-06-30 | 2001-06-30 | Method for fabricating capacitor in semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030003328A KR20030003328A (en) | 2003-01-10 |
| KR100406547B1 true KR100406547B1 (en) | 2003-11-22 |
Family
ID=27712580
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0038649A KR100406547B1 (en) | 2001-06-30 | 2001-06-30 | Method for fabricating capacitor in semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100406547B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990037298A (en) * | 1997-10-22 | 1999-05-25 | 아끼구사 나오유끼 | Electronic Devices Including Perovskite Oxide Films, Manufacturing Methods And Ferroelectric Capacitors |
-
2001
- 2001-06-30 KR KR10-2001-0038649A patent/KR100406547B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990037298A (en) * | 1997-10-22 | 1999-05-25 | 아끼구사 나오유끼 | Electronic Devices Including Perovskite Oxide Films, Manufacturing Methods And Ferroelectric Capacitors |
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| Publication number | Publication date |
|---|---|
| KR20030003328A (en) | 2003-01-10 |
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