KR100400766B1 - 지수 함수 발생 회로 - Google Patents

Abstract

본 발명은 넓은 이득 범위를 만들기 위한 가변 이득 증폭기에 필요한 지수 함수 발생회로에 관한 것으로, 외부에서 입력되는 제어 전압에 비례하는 제 1 전류를 출력하는 제 1 선형 증폭부와, 상기 외부에서 입력되는 제어 전압이 일정한 값 이상일 경우 상기 외부에서 입력되는 제어 전압에 비례하는 제 2 전류를 출력하는 제 2 선형 증폭부와, 상기 제 1 전류와 상기 제 2 전류를 합산하고 합산된 값에 따라서 증폭부 제어 신호를 출력하는 가산부로 구성된다.

Description

지수 함수 발생 회로{Circuit for Generating of Exponential Function}

본 발명은 반도체 회로에 관한 것으로 특히, 넓은 이득 범위를 얻기 위한 가변 이득 증폭기(Variable Gain Amplifier) 구성에 필요한 지수 함수 발생 회로에 관한 것이다.

일반적인 선형 가변 이득 증폭기의 구성은 도 1에 도시된 바와 같이, 외부제어 전압(V_CTRL)에 따라서 증폭부 제어 전압(V_CTAMP)을 출력하는 지수함수 발생부(11)와, 상기 증폭부 제어 전압(V_CTAMP)에 따라서 입력 전압(V_in)과 출력 전압(V_out) 사이의 이득을 가변하는 가변 이득 증폭부(12)로 구성된다.

여기서, 상기 가변 이득 증폭부(12)의 입력 전압(V_in) 대 출력 전압(V_out)의 관계를 수식으로 표현하면 다음과 같다.

그리고, 이득(Gain)은 다음과 같이 표현된다.

따라서, 상기 가변 이득 증폭부(12)의 이득은에 비례하게 된다.

즉, 이득이 입력 전압과 출력 전압의 비에 대하여 로그적으로 표현되므로 입력 전압과 출력 전압의 비가 상기 증폭부 제어 전압(V_CTAMP)에 선형적으로 표현되면 이득은 상기 증폭부 제어 전압(V_CTAMP)의 로그 함수가 되게 된다.

결과적으로 상기 가변 이득 증폭부(12)의 이득을 선형적으로 가변하기 위해서는 상기 지수 함수 발생부(11)는 상기 외부 제어 전압(V_CTRL)에 대하여 지수적으로 변화하는 증폭부 제어 전압(V_CTAMP)을 출력해야 한다.

이하, 첨부된 도면을 참조하여 종래의 지수 함수 발생 회로를 설명하면 다음과 같다.

비폴라(Bipolar) 소자의 경우 자체의 전압 전류 특성이 지수적으로 표현되므로, 이론적으로 비폴라 공정 또는 비씨모스(BiCMOS) 공정을 이용하면 지수함수 발생회로를 쉽게 구현할 수 있다.

도 2는 종래 기술에 따른 지수 함수 발생회로를 나타낸 도면이다.

종래의 지수 함수 발생회로는 일정한 크기의 정전류를 공급하는 전류미러부(21)와, 외부 제어 전압(V_CTRL)에 대하여 선형적으로 처리한 전압인 V_c전압이 베이스 단자에 인가되고 콜렉터 단자에는 상기 전류 미러부(21)로부터 I_c전류가 인가되는 제 1 엔형 트랜지스터(22)와, 기준이 되는 전압인 V_ref전압이 베이스 단자에 인가되고 콜렉터 단자에는 상기 전류 미러부(21)로부터 I_ref전류가 인가되며 에미터 단자가 상기 제 1 엔형 트랜지스터(22)의 에미터 단자에 연결되어지는 제 2 엔형 트랜지스터(23)와, 상기 제 1, 제 2 엔형 트랜지스터(22, 23)의 에미터 단자와 접지단자(Vss) 사이에 연결되며 회로에 직류 전류를 공급하는 전류원(24)으로 구성된다.

여기서, 상기 제 1 엔형 트랜지스터(22)와 제 2 엔형 트랜지스터(23)의 전류 및 전압 특성을 수식으로 표현하면 다음 수학식 3 및 수학식 4와 같다.

그리고, 상기 수학식 3과 수학식 4로부터 I_c와 I_ref의 전류의 비를 계산하면 다음과 같이 표현된다.

따라서, 상기 I_c/I_ref가 상기 V_c의 지수함수로 표현되어 지므로, 상기 I_c/I_ref는 외부 제어 전압(V_CTRL)의 지수함수로 표현되어 진다.

그러나, 상기와 같은 종래의 지수함수 발생회로는 이론적으로는 우수한 특성을 갖지만, 스텐다드 씨모스(Standard CMOS) 공정에서는 비폴라(Bipolar) 소자와 같이 특성이 우수한 소자를 만들 수 없는 단점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 스탠다드 씨모스 공정을 통하여 안정적인 출력 신호를 얻을 수 있는 지수 함수 발생회로를 제공하는데 그 목적이 있다.

도 1은 일반적인 선형 이득 가변 증폭기의 구성을 나타낸 블럭도

도 2는 종래 기술에 따른 지수 함수 발생회로를 나타낸 도면

도 3은 본 발명의 실시예에 따른 지수함수 발생 회로의 상세한 회로 구성을 나타낸 도면

도 4a 내지 도 4c는 본 발명의 지수함수 발생회로의 외부 제어 전압에 따른 증폭부 제어 전압을 나타낸 그래프

도면의 주요 부분에 대한 부호 설명

31 : 전류 미러부 32 : 제 1 선형 증폭 회로부

33 : 제 2 선형 증폭 회로부 34 : 가산부

상기와 같은 목적을 달성하기 위한 본 발명의 지수함수 발생회로는 외부에서 입력되는 제어 전압에 비례하는 제 1 전류를 출력하는 제 1 선형 증폭부와, 상기 외부에서 입력되는 제어 전압이 일정한 값 이상일 경우 상기 외부에서 입력되는 제어 전압에 비례하는 제 2 전류를 출력하는 제 2 선형 증폭부와, 상기 제 1 전류와 상기 제 2 전류를 합산하고 합산된 값에 따라서 증폭부 제어 신호를 출력하는 가산부로 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 지수 함수 발생회로를 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 지수함수 발생 회로의 상세한 회로 구성을 나타낸 도면이고, 도 4a 내지 도 4c는 본 발명의 지수함수 발생회로의 외부 제어 전압에 따른 증폭부 제어 전압을 나타낸 그래프이다.

본 발명의 지수 함수 발생회로는 도 3에 도시된 바와 같이, 일정한 전류를 공급하기 위한 전류 미러부(31)와, 제 1 선형 증폭 회로부(32)와, 제 2 선형 증폭 회로부(33) 그리고, 상기 제 1 선형 증폭 회로부(32)의 출력 신호와 제 2 선형 증폭 회로부(33)의 출력 신호를 합산하기 위한 가산부(34)로 구성된다.

우선, 상기 제 1 선형 증폭 회로부(32)는 제 1 저항(R₁)을 통한 외부 제어 전압(V_CTRL)과 상기 제 2 저항(R₂)을 통한 기준 전압(V_ref)이 정(+)입력 단자에 인가되는 제 1 증폭기(41)와, 상기 제 1 증폭기(41)의 출력 신호가 게이트단에 입력되고 한쪽 전극에는 상기 전류 미러부(31)로부터 전류 I₁이 인가되며 다른쪽 전극은상기 제 1 증폭기(41)의 부(-)입력 단자에 연결되는 제 1 엔모스(M₁)와, 상기 제 1 엔모스(M₁)의 다른쪽 전극과 접지단(V_ss)사이에 연결되는 제 3 저항(R₃)으로 구성된다.

그리고, 상기 제 2 선형 증폭 회로부(33)는 제 4 저항(R₄)을 통한 상기 외부 제어 전압(V_CTRL)과 상기 제 5 저항(R₅)을 통한 접지 전압(V_ss)이 정(+)입력 단자에 인가되는 제 2 증폭기(42)와, 상기 제 2 증폭기(42)의 출력 신호가 게이트단에 입력되고 한쪽 전극에는 상기 전류 미러부(31)로부터 전류 I₂가 인가되며 다른쪽 전극은 상기 제 2 증폭기(42)의 부(-)입력 단자에 연결되는 제 2 엔모스(M₂)와, 상기 제 2 엔모스(M₂)의 다른쪽 전극에 연결되는 제 6 저항(R₆)과, 에미터 단자가 상기 제 6 저항(R₆)에 연결되고 베이스 단자와 콜렉터 단자가 접지 단자(V_ss)에 연결되는 피형 트랜지스터(Q₁)로 구성된다.

그리고, 상기 가산부(34)는 상기 전류 미러부(31)와 접지단(Vss) 사이에 연결되는 제 7 저항(R)으로 구성되며, 상기 전류 미러부(31)로부터의 전류 I₃, I₄에 의하여 상기 제 7 저항(R)에 유기되는 전압을 증폭부 제어 전압(V_CTAMP)으로 출력한다.

여기서, 상기 전류 I₃은 상기 제 1 선형 증폭 회로부(32)에 인가되는 전류I₁과 동일한 값을 가지며, 상기 전류 I₄는 상기 제 2 선형 증폭 회로부(33)에 인가되는 전류 I₂와 동일한 값을 갖는다.

상기와 같이 구성되는 본 발명의 지수 함수 발생회로의 동작을 설명하면 다음과 같다.

우선, 상기 제 1 선형 증폭 회로부(32)의 입력 및 출력 관계를 수학식으로 나타내면 다음과 같다.

따라서, 증폭부 제어 전압(V_CTAMP)은에 비례하게 된다.

즉, 도 4a에 도시된 바와 같이, 증폭부 제어 전압(V_CTAMP)은 원점에서부터 상기 외부 제어 전압(V_CTRL)에 비례하게 된다.

그리고, 상기 제 2 선형 증폭 회로부(33)의 입력/ 출력 관계를 수식으로 나타내면 다음과 같다.

즉, 상기 수학식 7에 나타난 바와 같이, 상기 N₂노드에 상기 피형 트랜지스터(Q₁)를 턴온(Turn-on)시킬 수 있을 만큼 충분히 큰 전압이 인가되지 않으면 상기 피형 트랜지스터(Q₁)가 오프(Off)됨에 따라서 증폭부 제어 전압(V_CTAMP)은 제로(0)의 값을 갖게 된다.

그리고, 상기 피형 트랜지스터(Q₁)가 턴온된 이후에는 상기 피형 트랜지스터(Q₁)는 R_{on. Q1}의 저항을 가지며, 증폭부 제어 전압(V_CTAMP)은 상기 수학식 8과 같이 표현되어 진다.

그리고, 상기 피형 트랜지스터(Q₁)의 저항 R_{on. Q1}은 수 ㏀ 미만의 작은 값으로, 상기 제 6 저항(R₆)값에 비하여 충분히 작기 때문에 이 값을 무시하고 상기 수학식 8을 다시 쓰면 다음과 같다.

즉, 도 4b에 도시된 바와 같이, 상기 외부 제어 전압(V_CTRL)이 특정 전압보다 작을 경우(즉, 상기 N₂노드의 전압 V_N2가 V_BE.Q1-I₂R₆보다 작은 경우) 상기 증폭부 제어 전압(V_CTAMP)은 제로의 값을 갖고, 상기 외부 제어 전압(V_CTRL)이 상기 특정 전압보다 큰 경우(즉, 상기 N₂노드의 전압 V_N2가 V_BE.Q1-I₂R₆보다 큰 경우) 상기 증폭부 제어 전압(V_CTAMP)은 상기 외부 제어 전압(V_CTRL)에 비례하게 된다.

그리고, 상기 가산부(34)를 통해 상기 제 1 선형 증폭 회로부(32)의 출력과 상기 제 2 선형 증폭 회로부(33)의 출력을 합산하면 다음과 같이 표현된다.

여기서, 상기 기준 전압인 V_ref를 상수(Constant)로 놓으면, 상기 증폭부 제어 전압(V_CTAMP)은 상기 외부 제어 전압(V_CTRL)의 저항의 비로 표현할 수 있다.

또한, 그 출력 파형은 도 4c에 도시된 바와 같다.

즉, 상기 제 1 선형 증폭 회로부(32)의 출력 파형인 ⓐ와, 상기 제 2 선형 증폭 회로부(33)의 출력 파형인 ⓑ 그래프를 합산한 ⓒ 그래프가 출력된다.

즉, 상기 가변 이득 증폭부(12)의 이상적인 입력신호인 지수함수 그래프인 ⓓ 그래프와 거의 비슷한 형태의 출력 파형이 얻을 수 있다.

상기와 같은 본 발명의 지수함수 발생회로는 다음과 같은 효과가 있다.

첫째, 증폭부 제어 전압을 외부 제어 전압에 저항비로 표현할 수 있으므로 안정적인 지수 함수를 생성할 수 있다.

둘째, 상기 피형 트랜지스터를 기생 PNP를 사용하여 형성할 수 있으므로 스탠다드 씨모스 공정만으로 소자를 제조할 수 있어 집적도를 향상시킬 수 있다.

셋째, 회로 구조가 간단하고 저항비를 이용하여 전압과 전류를컨버젼(Conversion)하므로 매칭(Matching) 특성이 좋고 따라서 직류 전압인 상기 증폭부 제어 전압의 오프셋 특성이 향상된다.

Claims (3)

1. 외부에서 입력되는 제어 전압에 비례하는 제 1 전류를 출력하는 제 1 선형 증폭부와;

   상기 외부에서 입력되는 제어 전압이 일정한 값 이상일 경우 상기 외부에서 입력되는 제어 전압에 비례하는 제 2 전류를 출력하는 제 2 선형 증폭부와;

   상기 제 1 전류와 상기 제 2 전류를 합산하고 합산된 값에 따라서 증폭부 제어 신호를 출력하는 가산부로 구성됨을 특징으로 하는 지수 함수 발생회로.
2. 제 1 항에 있어서, 상기 제 1 선형 증폭부는 제 1 저항을 통한 상기 외부에서 입력되는 제어 전압과 제 2 저항을 통한 레퍼런스 전압이 정입력단에 인가되는 제 1 증폭기와;

   상기 제 1 증폭기의 부입력 단자와 접지단자 사이에 연결되는 제 3 저항과;

   게이트 단자가 상기 제 1 증폭기의 출력 단자에 연결되고 한쪽 전극은 상기 제 1 증폭기의 부입력 단자에 연결되며 다른 한쪽 전극을 통해 상기 가산부에 제 1 전류를 출력하는 제 1 엔모스 트랜지스터로 구성됨을 특징으로 하는 지수 함수 발생회로.
3. 제 1항에 있어서, 상기 제 2 선형 증폭부는 제 4 저항을 통한 외부에서 입력되는 제어 전압과 상기 제 5 저항을 통한 접지 전압이 정입력 단자에 입력되는 제2 증폭기와;

   상기 제 2 증폭기의 부입력단에 한쪽 단자가 연결되는 제 6 저항과;

   상기 제 6 저항의 다른쪽 단자에 에미터 단자가 연결되고 베이스 단자와 드레인 단자가 접지단에 연결되는 p형 트랜지스터와;

   상기 제 2 증폭기의 출력단자에 게이트 단자가 연결되고 상기 제 6 저항의 한쪽 단자에 한쪽 전극이 연결되며 다른쪽 전극을 통해 상기 가산부에 제 2 전류를 출력하는 제 2 엔모스 트랜지스터로 구성됨을 특징으로 하는 지수 함수 발생회로.