KR100400249B1 - 반도체소자의 ｍｏｓ 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 MOS 트랜지스터 제조방법에 관한 것으로, 특히, 도전층과 금속층으로 이루어진 게이트패턴이 형성된 반도체기판 전체에 불활성이온을 경사이온주입 방식으로 주입하여 도전층과 금속층의 표면 결합력을 다르게 함으로써 후속 열공정 시, 저온에서 진행하여도 도전층의 측벽이 선택적으로 산화되는 것을 특징으로 하여, 문턱전압 조절용 도펀트와 게이트전극 형성용 도펀트가 일시적으로 강화되어 확산되는 현상을 최소화 할 수 있을 뿐만 아니라, 그에 따른 반도체소자의 특성, 신뢰성 및 수율을 향상시키고, 반도체소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 ＭＯＳ 트랜지스터 제조방법{Method for forming the MOS transistor in semiconductor device}
본 발명은 반도체소자의 MOS 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는, 도전층과 금속층으로 이루어진 게이트패턴이 형성된 반도체기판 전체에 불활성이온을 경사이온주입 방식으로 주입하여 도전층과 금속층의 표면 결합력을 다르게 함으로써 후속 열공정 시, 저온에서 진행하여도 도전층의 측벽이 선택적으로 산화되어, 문턱전압 조절용 도펀트와 게이트전극 형성용 도펀트가 일시적으로 강화되어 확산되는 현상을 최소화하도록 하는 반도체소자의 PMOS 트랜지스터 제조방법에 관한 것이다.
최근 반도체소자가 고집적화 되어감에 따라 전극의 선폭은 점점 작아지고, 더욱 높은 신호처리 속도를 가질 수 있는 전극이 요구되므로 워드라인과 비트라인을 위하여 도프트 폴리실리콘 위에 텅스텐실리사이드 또는 텅스텐을 이용한 금속층을 형성시켜 형성한 이중 구조인 폴리사이드 구조를 많이 적용하고 있다.
또한, 상기와 같은 텅스텐 폴리사이드 구조의 게이트를 갖는 매립채널 타입의 MOS 트랜지스터의 경우 사이즈가 작아짐에 따라 쇼트 채널 효과 등에 따른 문턱전압의 이동, 펀치스루 전압 및 기판문턱 누설증가 등 MOS 트랜지스터의 특성저하로 인해 채널길이 및 내부동작 전압을 줄이는데 한계가 존재한다.
도 1은 종래 반도체소자의 MOS 트랜지스터 제조방법에 의해 제조된 MOS를 나타낸 단면도로서, 종래에는 상기와 같은 매립채널의 대체방법으로 필드산화막(20)이 형성된 반도체기판(10) 상에 게이트산화막(40)을 형성한 후, 문턱전압 이온을주입한다.
그리고, 상기 게이트산화막(40) 상에 도전층(50)을 증착함으로써, 폴리사이드 구조의 전극을 형성한 후, 도전층(50)에 PMOS 영역과 NMOS 영역를 형성하는 공정에 있어서, NMOS에 P을 이온주입하고 PMOS에는 B 또는 BF2를 이온주입 시켜서 게이트전극을 형성하여 표면채널을 형성한다.
그리고, 상기 도전층(50) 상에 금속층(60)을 증착한 후, 감광막(미도시함)을 도포하여 게이트 패터닝 식각 공정을 진행함으로써, 게이트패턴(70)을 형성한다.
이때, 상기 게이트 패터닝 식각 공정 시 사용되는 식각가스의 선택비의 한계로 인하여 도전층(50)의 측벽이 "A"와 같이 과도하게 식각되어 손실된다.
그러므로, 상기 게이트패턴(70)에 고온 열처리 공정을 진행하여 게이트패턴 중 금속층(60)이 산화되는 것은 최대한 방지하고 도전층(50)만 산화시켜 과도한 식각에 의해 손실된 도전층(50)의 측벽을 보상하여 한다.
그러나, 상기 PMOS는 B 또는 BF2인 p+ 이온을 주입하여 게이트전극을 형성하기 때문에 상기 고온 열처리 공정 시, p+ 이온의 열적 안정성이 취약한 특성에 의하여 게이트전극 내의 p+ 이온이 하부 게이트산화막을 통과하여 반도체기판으로 침투되며, 그로 인해, PMOS 트랜지스터의 문턱전압이 변화하게 되고, 구동전류가 감소하는 문제점이 있었다.
또한, 상기 게이트전극 내의 p+ 이온이 상부 금속층으로 확산됨으로 인하여 p+ 이온의 하이 도핑이 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 도전층과 금속층으로 이루어진 게이트패턴이 형성된 반도체기판 전체에 불활성이온을 경사이온주입 방식으로 주입하여 도전층과 금속층의 표면 결합력을 다르게 함으로써 후속 열공정 시, 저온에서 진행하여도 도전층의 측벽이 선택적으로 산화되어, 문턱전압 조절용 도펀트와 게이트전극 형성용 도펀트가 일시적으로 강화되어 확산되는 현상을 최소화하도록 하는 것이 목적이다.
도 1은 종래 반도체소자의 MOS 트랜지스터 제조방법에 의해 제조된 MOS를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 MOS 트랜지스터 제조방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 필드산화막
120 : 게이트산화막 130 : 문턱전압 조절용 도펀트
140 : 도전층 145 : 게이트전극
150 : 게이트전극 형성용 도펀트
160 : 금속층 170 : 불활성 이온
180 : 텅스텐나이트라이드막
상기 목적을 달성하기 위하여, 본 발명은 필드산화막이 형성된 반도체기판 상에 게이트산화막을 형성한 후, 문턱전압 조절용 도펀트를 이온주입 시키는 단계와; 상기 게이트산화막 상부에 도전층을 형성한 후, NMOS 영역과 PMOS 영역에 게이트전극 형성용 도펀트인 n+와 p+이온을 각각 이온주입하여 NMOS와 PMOS 게이트전극을 형성하는 단계와; 상기 도전층 상부에 금속층과 감광막을 증착한 후, 감광막을 마스크로 하여 식각 공정을 진행함으로써 게이트패턴을 형성하는 단계와; 상기 게이트패턴이 형성된 반도체기판 상에 불활성이온을 경사 이온주입 공정을 진행하는 단계와; 상기 불활성이온이 주입된 게이트패턴을 저온 열공정을 진행하여 도전층의 손실을 보상하고 금속층 표면에 텅스텐나이트라이드막을 형성하는 단계를 포함하여 이루어진 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법을 제공한다.
본 발명은 도전층과 금속층으로 이루어진 게이트패턴이 형성된 반도체기판 전체에 불활성이온을 경사이온주입 방식으로 주입하여 도전층과 금속층의 표면 결합력을 다르게 함으로써, 게이트패턴 형성 식각 시, 사용되는 식각가스의 선택비의 한계로 인하여 과도하게 식각된 도전층의 측벽을 후속 저온 열공정에 의해 선택적으로 산화시켜 식각된 도전층의 측벽이 보상됨으로써, 문턱전압 조절용 도펀트와 게이트전극 형성용 도펀트가 일시적으로 강화되어 확산되는 현상을 최소화하도록 한다.
또한, 본 발명은 상기 주입된 불활성이온인 N2도펀트들이 금속층의 표면에 남아서 상부 금속층의 텅스텐과 반응하여 금속층의 표면에 텅스텐나이트라이드막이 형성됨으로서, 상기 금속층 상부에 별도의 공정없이 후속공정에 대한 접합영역의 저항 개선효과를 가질 수 있을 뿐만 아니라, 그로 인해 공정 수를 감소하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 MOS 트랜지스터 제조방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 셀로우 트랜치 아이솔레이션 공정을 진행하여 형성된 필드산화막(110)을 가지고 있는 반도체기판(100) 상에 게이트산화막(120)을형성하며, 상기 게이트산화막(120)을 증착하기 전에, HF 와 SC-1(NH4OH+H2O2+H2O) 용액을 이용하여 반도체기판(100)의 표면을 세정하여 불순물을 제거하기도 한다.
또한, 상기 게이트산화막(120)은 습식산화공정과 열공정에 의해 형성되며, 상기 습십산화공정은 750~800℃범위의 온도에서 수소와 산소를 이용하여 진행하고, 열공정은 질소가스 분위기에서 800~950℃ 범위의 온도로 하여 20~30분간 진행함으로써, 40~100Å 정도 두께의 게이트산화막(120)을 증착한다.
그리고, 상기 게이트산화막(120) 상부에 NMOS와 PMOS 트랜지스터를 형성하기 위한 문턱전압 조절용 도펀트(130)를 이온주입 시킨다.
이어서, 도 2b에 도시된 바와 같이, 상기 게이트산화막(120) 상부에 도전층(140)을 형성한 후, NMOS 영역과 PMOS 영역에 게이트전극 형성용 도펀트인 n+이온(153)와 p+이온(157)을 각각 이온주입하여 도전층(140) 내에 NMOS와 PMOS 게이트전극을 형성한다.
이때, 상기 도전층(140)은 실리콘 소오스 가스인 SiH4와 Si2H6등을 이용하여 510~550℃의 온도범위 및 0.1~3Torr의 압력범위에서 저압화학기상증착법을 적용하여 700Å이상의 두께로 증착한다.
또한, 상기 게이트전극 중 NMOS 게이트전극 형성 시, 1E14~1E16 ion/㎠ 정도의 n+ 이온(153)인 P에 10~30KeV의 이온주입 에너지를 가하여 도전층(140)에 이온주입하며, 상기 PMOS 게이트전극 형성 시에는, 1E14~1E16 ion/㎠ 정도의 p+ 이온(157)인 B 또는 BF2에 5~30KeV의 이온주입 에너지를 가하여 도전층(140)에 이온주입한다.
이때, 상기 p+ 이온(153)과 n+ 이온(157) 주입 시에, 이온주입 경사 각도를 0°로 하여 주입된 이온이 도전층(140) 내에서 확산을 원활하게 진행되게 한다.
그리고, 도 2c에 도시된 바와 같이, 상기 도전층(140) 상부에 금속층(160)과 감광막(미도시함)을 순차적으로 증착한다.
이때, 상기 금속층(160)을 증착하기 전에 도전층(140)과 금속층(160)과의 접합영역에서 도전층(140)의 실리콘과 금속층(160)의 텅스텐이 실리데이션 되는 것과 플루오르(F)의 확산을 방지하기 위해 확산방지막(미도시함)을 증착하기도 하며, 상기 확산방지막은 50~100Å 정도의 두께로 하여 W과 N2및 Ar가스를 사용하여 스퍼터링 방법으로 증착된다.
또한, 상기 금속층(160)은 확산방지막과 인-시튜(In-Situ) 공정으로 W과 Ar가스를 사용하여 스퍼터링 방법을 적용하여 500~1000Å 정도의 두께로 증착한다.
이어서, 상기 금속층(160) 상에 감광막을 증착한 후, 감광막(미도시함)을 마스크로 하여 게이트패턴 식각공정을 진행하여 게이트패턴(170)을 형성한다.
그런데, 상기 게이트패턴(170) 형성 식각 시, 사용되는 식각가스의 선택비의 한계로 인하여 도전층(140)의 측벽이 과도하게 식각되어 "A"와 같이 손실된다.
그리고, 도 2d에 도시된 바와 같이, 상기 게이트패턴(170)이 형성된 반도체기판 상에 불활성이온(180)을 경사 이온주입 공정을 진행한다.
이때, 상기 경사이온주입 시, 5E13~5E14 ion/㎠ 정도의 불활성이온(180)에 1~10KeV의 이온주입 에너지를 가하여 30~60°의 경사로 주입하며, 상기불활성이온(180)은 Ar과 N2를 이용한다.
또한, 상기 저에너지로 이온주입된 불활성이온(180)은 후속 정션영역 형성을 위한 이온 주입 시, 장벽층으로 작용하여 용이하게 정션영역의 비정질화를 구현할 수 있을 뿐만 아니라 상기 도전층(140)과 금속층(160)의 표면 결합력을 다르게 함으로써, 후속 저온 열공정에 의해 도전층(140)만 선택적으로 산화시킬 수 있다.
계속하여, 도 2e에 도시된 바와 같이, 상기 불활성이온(180)이 주입된 게이트패턴(170)을 저온 열공정을 진행하여 금속층(160)인 텅스텐과 금속층(160) 표면에 이온주입된 불활성이온(180)인 N2와 화학반응하여 텅스텐나이트라이드막(190)을 형성하고, 상기 게이트패턴(170) 형성 식각 시, 사용되는 식각가스의 선택비의 한계로 인하여 과도하게 식각된 도전층(140)의 측벽을 선택적으로 산화시켜 과도식각된 도전층(140) 측벽을 보상한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 PMOS 트랜지스터 제조방법을 이용하게 되면, 도전층과 금속층으로 이루어진 게이트패턴이 형성된 반도체기판 전체에 불활성이온을 경사이온주입 방식으로 주입하여 도전층과 금속층의 표면 결합력을 다르게 함으로써 저온에서 후속 열공정을 진행하여 문턱전압 조절용 도펀트와 도전층 형성용 도펀트가 일시적으로 강화되어 확산되는 현상을 최소화한다.
그리고, 상기 주입된 불활성이온인 N2도펀트들은 정션형성을 위한 이온주입 시 정션형성용 도펀트들의 채널링을 방지하여 효과적인 셸로우정션을 형성할 수 있다.
또한, 상기 주입된 불활성이온인 N2도펀트들은 금속층의 표면에 남아서 상부 금속층의 텅스텐과 반응하여 금속층의 표면에 텅스텐나이트라이드막이 형성됨으로서, 상기 금속층 상부에 별도의 공정없이 후속공정에 대한 접합영역의 저항 개선효과를 가질 수 있을 뿐만 아니라, 그로 인해 공정 수를 감소할 수 있다.

Claims (31)

  1. 필드산화막이 형성된 반도체기판 상에 게이트산화막을 형성한 후, 문턱전압 조절용 도펀트를 이온주입 시키는 단계와;
    상기 게이트산화막 상부에 도전층을 형성한 후, NMOS 영역과 PMOS 영역에 게이트전극 형성용 도펀트인 n+와 p+이온을 각각 이온주입하여 NMOS와 PMOS 게이트전극을 형성하는 단계와;
    상기 도전층 상부에 금속층과 감광막을 순차적으로 증착한 후, 감광막을 마스크로 하여 식각 공정을 진행함으로써 게이트패턴을 형성하는 단계와;
    상기 게이트패턴이 형성된 반도체기판 상에 불활성이온을 경사 이온주입 공정을 진행하는 단계와;
    상기 불활성이온이 주입된 게이트패턴을 저온 열공정을 진행하여 도전층의 손실을 보상하고 금속층 표면에 텅스텐나이트라이드막을 형성하는 단계를 포함하여 이루어진 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 필드산화막은 셀로우 트랜치 아이솔레이션 공정을 진행하여 형성하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기 게이트산화막을 형성하기 전에 세정공정을 더 포함하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  4. 제 3항에 있어서, 상기 세정공정 시, 세정액으로 HF 와 SC-1 용액을 이용하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  5. 제 1항에 있어서, 상기 게이트산화막은 습식산화공정과 열공정에 의해 형성하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  6. 제 5항에 있어서, 상기 게이트산화막 형성시, 습식산화공정은 750~800℃범위의 온도에서 수소와 산소를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  7. 제 5항에 있어서, 상기 게이트산화막 형성시, 열공정은 질소가스 분위기에서 800~950℃ 범위의 온도로 하여 20~30분간 진행하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  8. 제 1항 또는 제 5항에 있어서, 상기 게이트산화막은 40~100Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  9. 제 1항에 있어서, 상기 도전층은 폴리실리콘으로 이루어져 있으며, 실리콘 소오스 가스를 이용하여 저압화학기상증착법으로 700Å이상의 두께로 증착하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  10. 제 9항에 있어서, 상기 저압화학기상증착법은 510~550℃범위의 온도 및 0.1~3Torr 범위의 압력 조건에서 진행하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  11. 제 1항에 있어서, 상기 NMOS 게이트전극 형성 시, 1E14~1E16 ion/㎠ 정도의 n+ 이온에 10~30KeV의 이온주입 에너지를 가하여 도전층 표면에 대하여 수직으로 이온주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  12. 제 1항 또는 제 11항에 있어서, 상기 n+ 이온으로 P 을 사용하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  13. 제 1항에 있어서, 상기 PMOS 게이트전극 형성 시, 1E14~1E16 ion/㎠ 정도의 p+ 이온에 5~30KeV의 이온주입 에너지를 가하여 도전층 표면에 대하여 수직으로 이온주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  14. 제 1항 또는 제 13항에 있어서, 상기 p+ 이온으로 B 또는 BF2를 사용하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  15. 제 1항에 있어서, 상기 금속층을 증착하기 전에 확산방지막 형성공정을 더 포함하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  16. 제 15항에 있어서, 상기 확산방지막은 50~100Å 정도의 두께로 하여 W과 N2및 Ar가스를 사용하여 스퍼터링 방법으로 증착되는 WNx 인 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  17. 제 1항에 있어서, 상기 금속층은 W이고 Ar가스를 사용하여 스퍼터링 방법으로 500~1000Å 정도의 두께를 증착하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  18. 제 15항에 있어서, 상기 확산방지막과 금속층은 인-시튜로 진행하여 증착하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  19. 제 1항에 있어서, 상기 경사이온주입 시, 5E13~5E14 ion/㎠ 정도의 불활성 이온에 1~10KeV의 이온주입 에너지를 가하여 30~60°의 경사로 주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  20. 제 1항 또는 제 19항에 있어서, 상기 불활성 이온은 Ar과 N2를 이용하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  21. 필드산화막이 형성된 반도체기판 상에 세정공정을 진행하는 단계와;
    상기 세정공정이 진행된 반도체기판 상에 게이트산화막을 형성한 후, 문턱전압 조절용 도펀트를 이온주입 시키는 단계와;
    상기 게이트산화막 상부에 도전층을 형성한 후, NMOS 영역과 PMOS 영역에 게이트전극 형성용 도펀트인 n+와 p+이온을 각각 이온주입하여 NMOS와 PMOS 게이트전극을 형성하는 단계와;
    상기 도전층 상에 확산방지막을 증착하는 단계와;
    상기 확산방지막 상에 금속층과 감광막을 순차적으로 증착한 후, 감광막을 마스크로 하여 식각 공정을 진행함으로써 게이트패턴을 형성하는 단계와;
    상기 게이트패턴이 형성된 반도체기판 상에 불활성이온을 경사 이온주입 공정을 진행하는 단계와;
    상기 불활성이온이 주입된 게이트패턴을 저온 열공정을 진행하여 도전층의 손실을 보상하고 금속층 표면에 텅스텐나이트라이드막을 형성하는 단계를 포함하여 이루어진 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  22. 제 21항에 있어서, 상기 세정공정 시, 세정액으로 HF 와 SC-1 용액을 이용하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  23. 제 21항에 있어서, 상기 게이트산화막은 습식산화공정과 열공정에 의해 40~100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  24. 제 23항에 있어서, 상기 게이트산화막 형성시, 습식산화공정은 750~800℃범위의 온도에서 수소와 산소를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  25. 제 23항에 있어서, 상기 게이트산화막 형성시, 열공정은 질소가스 분위기에서 800~950℃ 범위의 온도로 하여 20~30분간 진행하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  26. 제 21항에 있어서, 상기 도전층은 실리콘 소오스 가스를 이용하여 510~550℃의 온도범위 및 0.1~3Torr의 압력범위에서 저압화학기상증착법을 적용하여 700Å이상의 두께로 증착하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  27. 제 21항에 있어서, 상기 NMOS 게이트전극 형성 시, 1E14~1E16 ion/㎠ 정도의 n+ 이온인 P에 10~30KeV의 이온주입 에너지를 가하여 도전층에 0°경사로 이온주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  28. 제 21항에 있어서, 상기 PMOS 게이트전극 형성 시, 1E14~1E16 ion/㎠ 정도의 p+ 이온인 B 또는 BF2에 5~30KeV의 이온주입 에너지를 가하여 도전층에 0°경사로 이온주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  29. 제 21항에 있어서, 상기 확산방지막은 50~100Å 정도의 두께로 하여 W과 N2및 Ar가스를 사용하여 스퍼터링 방법으로 증착되는 WNx 인 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  30. 제 21항에 있어서, 상기 금속층은 확산방지막과 인-시튜 공정으로 W과 Ar가스를 사용하여 스퍼터링 방법을 적용하여 500~1000Å 정도의 두께로 증착하는 것을특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
  31. 제 21항에 있어서, 상기 경사이온주입 시, 5E13~5E14 ion/㎠ 정도의 불활성 이온인 Ar과 N2에 1~10KeV의 이온주입 에너지를 가하여 30~60°의 경사로 주입하는 것을 특징으로 하는 반도체소자의 MOS 트랜지스터 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058591A (ko) * 2006-12-22 2008-06-26 방원태 볼트 너트 보호캡

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495921B1 (ko) * 2002-12-30 2005-06-17 주식회사 하이닉스반도체 스트레스 제거를 위한 반도체 소자의 제조 방법
US7327155B2 (en) * 2005-11-17 2008-02-05 Solid State Measurements, Inc. Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials
US20100019324A1 (en) * 2006-12-22 2010-01-28 Hiroyuki Ohara Manufacturing method of semiconductor device and semiconductor device
KR100965047B1 (ko) * 2007-03-27 2010-06-21 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 패턴 형성 방법
KR100816182B1 (ko) * 2007-05-16 2008-03-24 주식회사 동부하이텍 반도체 장치 및 이의 제조 방법
KR100940263B1 (ko) * 2007-06-29 2010-02-04 주식회사 하이닉스반도체 듀얼 폴리 게이트의 불순물 도핑 방법
KR101177485B1 (ko) 2009-12-22 2012-08-27 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자 및 그 제조방법
CN109216587B (zh) * 2018-08-22 2020-08-25 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
CN111508836B (zh) * 2020-04-20 2022-12-23 Tcl华星光电技术有限公司 防止材料扩散的方法及薄膜晶体管器件
KR20220048690A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 반도체 장치 제조 방법
CN113539809B (zh) * 2021-07-19 2023-07-04 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
US6090653A (en) * 1998-03-30 2000-07-18 Texas Instruments Method of manufacturing CMOS transistors
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058591A (ko) * 2006-12-22 2008-06-26 방원태 볼트 너트 보호캡

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