KR100394809B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100394809B1
KR100394809B1 KR10-2001-0047910A KR20010047910A KR100394809B1 KR 100394809 B1 KR100394809 B1 KR 100394809B1 KR 20010047910 A KR20010047910 A KR 20010047910A KR 100394809 B1 KR100394809 B1 KR 100394809B1
Authority
KR
South Korea
Prior art keywords
wiring board
reinforcing ring
semiconductor chip
adhesive
hole
Prior art date
Application number
KR10-2001-0047910A
Other languages
English (en)
Other versions
KR20030013737A (ko
Inventor
심종보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0047910A priority Critical patent/KR100394809B1/ko
Priority to US10/199,343 priority patent/US7211889B2/en
Priority to JP2002230875A priority patent/JP2003068931A/ja
Publication of KR20030013737A publication Critical patent/KR20030013737A/ko
Application granted granted Critical
Publication of KR100394809B1 publication Critical patent/KR100394809B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 배선기판에 플립 칩 본딩된 반도체 칩의 후면에 부착되는 방열판과 배선기판 사이에 보강 링이 개재된 반도체 패키지 및 그 제조 방법에 관한 것으로, 한번의 접착제를 도포하는 공정으로 배선기판, 보강 링 및 방열판을 차례로 부착하기 위해서, 배선기판의 가장자리 둘레에 소정의 양의 접착제를 도포한 다음, 배선기판에 도포된 접착제 위에 부착되는 보강 링 부분에 구멍을 형성하여 보강 링이 배선기판에 부착될 때 구멍을 통하여 배선기판에 도포된 접착제가 보강 링 위로 올라오도록 하고, 보강 링 위로 올라온 접착제에 방열판을 부착한 반도체 패키지 및 그 제조 방법을 제공한다. 그리고, 보강 링의 구멍은, "L"자, 일자, 원형, 타원형 등의 다양한 형태로 형성하되, 배선기판에 도포된 접착제의 면적보다는 작게 형성하는 것이 바람직하다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 배선기판에 플립 칩 본딩된 반도체 칩의 후면에 부착되는 방열판과 배선기판 사이에 보강 링이 개재된 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 배선기판을 사용한다. 배선기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 배선기판으로는 인쇄회로기판, 세라믹 기판. 테이프 배선기판 등이 사용되고 있다. 배선기판과 반도체 칩과 전기적 연결 방법으로 최근까지 와이어 본딩법(wire bonding method)이 주류를 이루었으나, 고출력(high power), 고주파수(high frequence)를 요구하는 로직 제품에서는 스피드 향상을 위해서 플립 칩 본딩법(flip chip bonding method)이 많이 채택되고 있다.
플립 칩 본딩법으로 본딩된 반도체 칩(10)을 갖는 반도체 패키지(100)가 도 1 및 도 2에 도시되어 있다. 도 1 및 도 2를 참조하면, 배선기판(20)의 상부면에 반도체 칩(10)의 전극 범프(12)가 플립 칩 본딩법으로 본딩되고, 반도체 칩(10)의 플립 칩 본딩된 부분은 언더필 방법(underfill method)으로 제공된 에폭시 수지(30; epoxy resin)로 덮여진다. 배선기판(20)의 상부면의 가장자리 부분에 접착제(42)가 도포된 상태에서 플립 칩 본딩된 반도체 칩(10)에 대응되게 개방부(52)가 형성된 보강 링(50; stiffener ring)이 배선기판(20)의 상부면에 부착된다. 보강 링(50)의 가장자리 부분에는 접착제(44)가, 반도체 칩(10)의 후면에는 열 매개 물질(60; thermal interface material; TIM)이 개재된 상태에서 방열판(70; heat spreader)이 보강 링(50)과 반도체 칩(10)의 후면에 부착된다. 그리고, 반도체 칩(10)과 전기적으로 연결된 솔더 볼과 같은 외부접속단자(80)가 배선기판(20)의 하부면에 형성된 구조를 갖는다.
여기서, 보강 링(50)은 배선기판(20)의 상부면에 부착되어 배선기판(20)의휨(warpage)을 방지하는 역할과, 방열판(70)이 반도체 칩(10)의 후면에 안정적으로 위치할 수 있도록 한다. 즉, 보강 링을 개재하지 않은 상태에서 방열판만을 반도체 칩의 후면에 부착할 경우 열 매개 물질은 접착력이 떨어지기 때문에 방열판이 반도체 칩의 후면에서 떨어져 한쪽으로 기울어지거나 심할 경우 방열판이 반도체 칩의 후면에서 이탈하는 불량이 발생될 수 있다.
하지만, 배선기판(20)과 방열판(70) 사이에 보강 링(50)을 개재하기 위해서 접착제(42, 44)를 도포하는 공정을 두 번 즉, 배선기판(20) 상부면에 보강 링(50)을 부착하기 위해서 배선기판(20)의 상부면에 접착제(42)를 도포하는 공정과, 보강 링(50) 위에 방열판(70)을 부착하기 위해서 보강 링(50) 위에 접착제(44)를 도포하는 공정을 별도로 진행하기 때문에, 반도체 패키지(100)의 제조 공정이 복잡한 문제점을 안고 있다.
따라서, 본 발명의 목적은 한번의 접착제를 도포하는 공정으로 배선기판, 보강 링 및 방열판을 차례로 부착할 수 있도록 하는 데 있다.
도 1은 종래기술에 따른 반도체 패키지를 보여주는 분해 사시도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 패키지의 제조 단계를 보여주는 도면들로서,
도 3은 배선기판에 반도체 칩을 실장하는 단계를 보여주는 사시도이고,
도 4는 배선기판에 보강 링을 부착하는 단계를 보여주는 사시도이고,
도 5는 도 4의 5-5선 단면도이고,
도 6은 반도체 칩의 후면에 열 매개 물질을 도포하는 단계를 보여주는 단면도이고,
도 7은 보강 링과 반도체 칩의 후면에 방열판을 부착하는 단계를 보여주는 단면도이고,
도 8은 솔더 볼을 형성하는 단계를 보여주는 단면도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 보강 링을 보여주는 평면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 반도체 칩 12, 112 : 전극 범프
20, 120 : 배선기판 30, 130 : 에폭시 수지
42, 44, 140 : 접착제 50, 150, 250, 350 : 보강 링
52, 152, 252, 352 : 개방부 60, 160 : 열 매개 물질
70, 170 : 방열판 80, 180 : 외부접속단자
100, 200 : 반도체 패키지 154, 254, 354 : 구멍
상기 목적을 달성하기 위하여, 본 발명은 배선기판의 가장자리 둘레에 소정의 양의 접착제를 도포한 다음, 배선기판에 도포된 접착제 위에 부착되는 보강 링 부분에 구멍을 형성하여 보강 링이 배선기판에 부착될 때 구멍을 통하여 배선기판에 도포된 접착제가 보강 링 위로 올라오도록 하고, 보강 링 위로 올라온 접착제에 방열판을 부착한 반도체 패키지 및 그 제조 방법을 제공한다.
그리고, 보강 링의 구멍은, "L"자, 일자, 원형, 타원형 등의 다양한 형태로 형성하되, 배선기판에 도포된 접착제의 면적보다는 작게 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 패키지의 제조 단계를 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
반도체 패키지의 제조 단계는, 도 3에 도시된 바와 같이, 배선기판(120)을 준비하는 단계로부터 출발한다. 배선기판(120)은 회로배선패턴이 형성된 회로기판으로서, 인쇄회로기판, 세라믹 기판, 테이프 배선기판 등이 사용될 수 있으며, 배선기판(120)은 0.4mm 내지 1.2mm의 두께를 갖는다.
다음으로 배선기판(120)의 상부면에 반도체 칩(110)을 실장하는 단계가 진행된다. 반도체 칩(110)을 실장하는 단계는 반도체 칩(110)을 배선기판(120)에 플립 칩 본딩하는 단계와, 플립 칩 본딩된 부분을 에폭시 수지(130)로 봉합하는 단계를 포함한다. 반도체 칩(110)에 대한 플립 칩 본딩은, 예컨대 반도체 칩(110)의 전극 범프(도5의 112)가 형성된 면을 플럭스 디핑(flux dipping)한 다음, 배선기판(120)의 상부면에 안착시켜 350℃ 내지 360℃에서 약 100초 정도 리플로우(reflow) 공정을 진행하여 플립 칩 본딩시킨다. 계속해서 반도체 칩(110)과 배선기판(120) 사이에 액상의 에폭시 수지(130)를 언더필 방법으로 충진시켜 70℃ 내지 100℃에서 약180초 정도 경화시킨다. 본 발명의 실시예에 따른 반도체 칩(110)의 두께는 약 720㎛이며, 플립 칩 본딩 부분의 높이는 약 80㎛이다.
다음으로 도 4 및 도 5에 도시된 바와 같이, 보강 링(150)을 부착하는 단계가 진행된다. 보강 링(150)을 배선기판(120)에 부착하는 단계는 보강 링(150)이 부착될 부분에 대응되는 배선기판(120)의 상부면에 접착제(140)를 불연속적으로 도포한 다음 보강 링(150)을 배선기판(120)에 부착하는 단계로 진행된다.
본 발명의 실시예에서는 플립 칩 본딩된 반도체 칩(110) 외곽의 가장자리 둘레에 소정양의 접착제(140)를 "L"자형으로 두텁게 도포한다. 접착제(140)로는 비전도성 접착제로서, 열경화성 실리콘계 접착제 또는 에폭시 계열의 접착제를 사용할 수 있지만, 열경화성 실리콘계 접착제를 사용하는 것이 바람직하다. 이유는, 열경화성 실리콘계 접착제는 배선기판(120)과 보강 링(150) 사이의 우수한 접착력을 발휘하고, 배선기판(120)과 보강 링(150) 사이의 열팽창계수 차이에 따른 스트레스를 흡수하는 완충제(buffer)로서의 역할도 담당할 수 있기 때문이다.
보강 링(150)은 철(Fe)계 합금 또는 구리(Cu)계 합금과 같은 금속으로 제조된 사각 링 형상의 금속판으로, 배선기판(120)의 휨을 방지하고 이후에 부착되는 방열판이 안정적으로 반도체 칩(110)의 후면에 부착될 수 있도록 한다. 보강 링(150)은 중심부분에 플립 칩 본딩된 반도체 칩(110) 보다는 크게 개방부(152)가 형성되어 있고, 접착제(140)가 도포된 영역에 대응되게 다수개의 구멍(154)이 형성되어 있다. 이때 구멍(154)은 배선기판(120)에 도포된 접착제(140)의 형상에 대응되게 예컨대, "L"자형으로 형성되며, 접착제(140) 위에 가압되는 힘에 의해 보강링의 구멍(154)으로 소정양의 접착제(140)가 보강 링(150)의 상부면으로 올라갈 수 있도록 접착제(140)의 면적보다는 작게 형성된다. 보강 링(150)은 플립 칩 본딩된 반도체 칩(110)의 외곽의 배선기판(120) 상부면에 부착되며, 반도체 칩(110)이 보강 링의 개방부(152)의 중심에 위치할 수 있도록 부착된다.
그리고, 보강 링(150)의 상부면과 반도체 칩(110)의 후면에 방열판을 안정적으로 부착할 수 있도록, 배선기판(120)에 부착된 보강 링(150)과 반도체 칩(110)의 후면은 동일면에 위치하도록 제조하는 것이 바람직하다. 예컨대, 플립 칩 본딩된 반도체 칩(110)의 높이가 약 800㎛이기 때문에, 보강 링(150)과 배선기판(120) 사이의 접착제(140)의 두께는 50㎛ 내지 100㎛ 정도이므로, 보강 링(150)으로는 700㎛ 내지 750㎛의 두께의 보강 링을 사용하는 것이 바람직하다. 그리고, 보강 링(150)의 상부면과 반도체 칩(110)의 후면 사이에 약간의 오차가 있는 것은 상관없다. 왜냐하면, 보강 링(150)의 상부면과 반도체 칩(110)의 후면에는 소정의 두께를 갖는 접착제와 열 매개 물질이 각각 형성되기 때문이다.
다음으로 도 6에 도시된 바와 같이, 반도체 칩(110)의 후면에 열전도성이 양호한 열 매개 물질(160)을 도포하는 단계가 진행된다.
계속해서 도 7에 도시된 바와 같이, 보강 링(150)의 상부면과, 반도체 칩(110)의 후면에 방열판(170)을 부착하는 단계가 진행된다. 즉, 보강 링의 구멍(154)으로 올라온 접착제(140)와, 반도체 칩(110)의 후면에 도포된 열 매개 물질(160)에 방열판(170)을 부착한다. 방열판(170)으로는 열전도성이 양호한 구리(Cu) 소재로 제조되며, 0.5mm 내지 1mm의 두께를 갖는다.
그리고, 방열판(170)을 부착한 상태에서 100℃ 내지 150℃에서 약 1시간 정도 접착제(140) 및 열 매개 물질(160)에 대한 경화공정이 진행된다.
따라서, 본 발명의 실시예에서는 접착제(140)를 배선기판(120)의 상부면에 도포 공정을 한번만 진행하지만, 도포된 접착제(140)의 일부가 보강 링의 구멍(154)을 통하여 보강 링(150)의 상부면으로 올라와 방열판(170)을 부착하기 위한 접착제로 사용되기 때문에, 종래와 같이 다시 보강 링의 상부면에 접착제를 도포하는 공정은 생략할 수 있다.
마지막으로 도 8에 도시된 바와 같이, 배선기판(120)의 하부면에 솔더 볼과 같은 외부접속단자(180)를 형성함으로써 반도체 패키지(200)의 제조 공정은 완료된다. 솔더 볼은 도금, 볼 배치(ball placement), 스텐실 프린팅(stencil printing)과 다양한 방법을 사용하여 형성할 수 있으며, 최종적으로는 리플로우를 거쳐 완성된다. 외부접속단자(180)는 배선기판(120)의 하부면에 대해서 0.5mm 내지 0.6mm의 높이를 갖는다.
한편, 본 발명의 실시예에서는 "L"자형의 구멍(154)이 형성된 보강 링(150)을 사용하였지만, 도 9 및 도 10에 도시된 바와 같이 다양한 형태의 구멍(254, 354)이 형성된 보강 링(250, 350)을 사용할 수도 있다. 예컨대, 도 9는 일자형의 구멍(254)이 보강 링(250)의 가장자리 둘레에 형성되어 있고, 도 10은 원형의 구멍(354)이 보강 링(350)의 가장자리 부분에 형성되어 있다. 물론, 보강 링(250, 350)에 형성되는 구멍(254, 354)의 크기는 배선기판에 도포되는 접착제(240, 250)의 면적보다는 크지 않게 형성된다. 도 9 및 도 10에서 점선으로 표시된 부분은배선기판에 도포될 접착제(240, 250) 영역을 개략적으로 표시하고 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 보강 링의 구멍으로 배선기판에 도포된 접착제가 보강 링을 배선기판에 부착하는 과정에서 보강 링 상부면으로 올라가 보강 링과 방열판을 부착하는 접착제로서 사용되기 때문에, 한번의 접착제를 도포하는 공정으로 배선기판, 보강 링 및 방열판을 차례로 부착할 수 있다.
그리고, 보강 링에 형성된 구멍은 로킹 홀(locking hole)로서의 역할도 담당하기 때문에, 배선기판과 보강 링, 보강 링과 방열판 사이의 양호한 결합 상태를 유지할 수 있다.

Claims (9)

  1. 상부면과, 상기 상부면에 반대되는 하부면을 갖는 배선기판과;
    상기 배선기판의 상부면에 플립 칩 본딩되는 반도체 칩과;
    상기 배선기판 상부면의 가장자리 둘레에 불연속적으로 도포되는 접착제와;
    상기 반도체 칩이 플립 칩 본딩된 상기 배선기판의 외곽에 부착되는 보강 링으로, 상기 배선기판에 플립 칩 본딩된 상기 반도체 칩 보다는 크게 개방부가 형성되어 있고, 상기 접착제가 도포된 영역에 대응되게 다수개의 구멍이 형성된 보강 링과;
    상기 반도체 칩의 후면에 형성된 열 매개 물질과;
    상기 구멍으로 올라온 접착제와 상기 열 매개 물질에 의해 상기 보강 링과 상기 반도체 칩에 부착되는 방열판; 및
    상기 배선기판의 하부면에 형성되며, 상기 반도체 칩과 전기적으로 연결되는 복수개의 외부접속단자;를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 보강 링은 상기 배선기판에 플립 칩 본딩된 반도체 칩의 두께에 대응되는 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서, 상기 보강 링의 구멍은 상기 배선기판에 도포된 접착제의 면적보다는 작게 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 3항에 있어서, 상기 보강 링의 구멍은, "L"자, 일자, 원형 또는 타원형 형태로 형성되는 것을 특징으로 하는 반도체 패키지.
  5. (a) 상부면과, 상기 상부면에 반대되는 하부면을 갖는 배선기판을 준비하는 단계와;
    (b) 상기 배선기판의 상부면에 반도체 칩을 플립 칩 본딩하는 단계와;
    (c) 상기 배선기판 상부면의 가장자리 둘레에 불연속적으로 접착제를 도포하는 단계와;
    (d) 상기 배선기판에 플립 칩 본딩된 상기 반도체 칩보다는 크게 개방부가 형성되어 있고, 상기 접착제가 도포된 영역에 대응되게 다수개의 구멍이 형성된 보강 링을 상기 배선기판에 부착하는 단계와;
    (e) 상기 반도체 칩의 후면에 열 매개 물질을 도포하는 단계와;
    (f) 상기 구멍으로 올라온 접착제와 상기 열 매개 물질에 방열판을 부착하는 단계; 및
    (g) 상기 반도체 칩과 전기적으로 연결되는 복수개의 외부접속단자를 상기 배선기판의 하부면에 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서, 상기 (b) 단계 후에, 플립 칩 본딩된 부분을 에폭시 수지를 도포하여 언더필 방법으로 봉합하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 5항에 있어서, 상기 보강 링은 상기 배선기판에 플립 칩 본딩된 반도체 칩의 두께에 대응되는 두께를 갖는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 5항에 있어서, 상기 보강 링의 구멍은 상기 배선기판에 도포된 접착제의 면적보다는 작게 형성된 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서, 상기 보강 링의 구멍은, "L"자, 일자, 원형 또는 타원형 형태로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR10-2001-0047910A 2001-08-09 2001-08-09 반도체 패키지 및 그 제조 방법 KR100394809B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0047910A KR100394809B1 (ko) 2001-08-09 2001-08-09 반도체 패키지 및 그 제조 방법
US10/199,343 US7211889B2 (en) 2001-08-09 2002-07-19 Semiconductor package and method for manufacturing the same
JP2002230875A JP2003068931A (ja) 2001-08-09 2002-08-08 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0047910A KR100394809B1 (ko) 2001-08-09 2001-08-09 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20030013737A KR20030013737A (ko) 2003-02-15
KR100394809B1 true KR100394809B1 (ko) 2003-08-14

Family

ID=19713017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0047910A KR100394809B1 (ko) 2001-08-09 2001-08-09 반도체 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (1) US7211889B2 (ko)
JP (1) JP2003068931A (ko)
KR (1) KR100394809B1 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825556B2 (en) * 2002-10-15 2004-11-30 Lsi Logic Corporation Integrated circuit package design with non-orthogonal die cut out
US7094966B2 (en) * 2002-10-22 2006-08-22 International Business Machines Corporation Packaging integrated circuits with adhesive posts
TWI315094B (en) * 2003-04-25 2009-09-21 Advanced Semiconductor Eng Flip chip package
TWI247395B (en) * 2004-03-09 2006-01-11 Siliconware Precision Industries Co Ltd Semiconductor package with heatsink and method for fabricating the same and stiffener
KR100765478B1 (ko) 2005-08-12 2007-10-09 삼성전자주식회사 구멍이 형성된 테이프 배선기판과, 그를 이용한 테이프패키지 및 평판 표시 장치
US8174114B2 (en) * 2005-12-15 2012-05-08 Taiwan Semiconductor Manufacturing Go. Ltd. Semiconductor package structure with constraint stiffener for cleaning and underfilling efficiency
TWI309879B (en) * 2006-08-21 2009-05-11 Advanced Semiconductor Eng Reinforced package and the stiffener thereof
JP4846019B2 (ja) * 2007-02-27 2011-12-28 富士通株式会社 プリント基板ユニットおよび半導体パッケージ
US20080237855A1 (en) * 2007-03-28 2008-10-02 Powertech Technology Inc. Ball grid array package and its substrate
JP5224784B2 (ja) * 2007-11-08 2013-07-03 新光電気工業株式会社 配線基板及びその製造方法
KR100963617B1 (ko) 2007-11-30 2010-06-16 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US8017436B1 (en) 2007-12-10 2011-09-13 Amkor Technology, Inc. Thin substrate fabrication method and structure
US8952511B2 (en) * 2007-12-18 2015-02-10 Intel Corporation Integrated circuit package having bottom-side stiffener
US7605018B2 (en) * 2008-01-04 2009-10-20 Powertech Technology Inc. Method for forming a die-attach layer during semiconductor packaging processes
US7968999B2 (en) * 2008-02-28 2011-06-28 Lsi Corporation Process of grounding heat spreader/stiffener to a flip chip package using solder and film adhesive
US8259454B2 (en) * 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8115303B2 (en) * 2008-05-13 2012-02-14 International Business Machines Corporation Semiconductor package structures having liquid coolers integrated with first level chip package modules
US20090321925A1 (en) * 2008-06-30 2009-12-31 Gealer Charles A Injection molded metal ic package stiffener and package-to-package interconnect frame
US7842541B1 (en) * 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
US20110084375A1 (en) * 2009-10-13 2011-04-14 Freescale Semiconductor, Inc Semiconductor device package with integrated stand-off
US8237275B2 (en) 2010-06-21 2012-08-07 Aeroflex Colorado Springs Inc. Tungsten stiffener for flexible substrate assembly
US8679900B2 (en) 2011-12-14 2014-03-25 Stats Chippac Ltd. Integrated circuit packaging system with heat conduction and method of manufacture thereof
US8786075B1 (en) * 2012-04-27 2014-07-22 Amkor Technology, Inc. Electrical circuit with component-accommodating lid
JP6036083B2 (ja) * 2012-09-21 2016-11-30 株式会社ソシオネクスト 半導体装置及びその製造方法並びに電子装置及びその製造方法
US9385091B2 (en) * 2013-03-08 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure and method for controlling warpage of chip mounted on substrate
US10032692B2 (en) 2013-03-12 2018-07-24 Nvidia Corporation Semiconductor package structure
US9355966B2 (en) * 2013-07-08 2016-05-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate warpage control using external frame stiffener
US9760132B2 (en) * 2013-09-19 2017-09-12 Nvidia Corporation Stiffening electronic packages by disposing a stiffener ring between substrate center area and conductive pad
US10020236B2 (en) * 2014-03-14 2018-07-10 Taiwan Semiconductar Manufacturing Campany Dam for three-dimensional integrated circuit
KR102243287B1 (ko) 2014-10-15 2021-04-23 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP6728363B2 (ja) 2016-01-07 2020-07-22 ザイリンクス インコーポレイテッドXilinx Incorporated 改良された補剛材を有する積層シリコンパッケージアセンブリ
US10163816B2 (en) 2016-06-13 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with lid
WO2019066801A1 (en) * 2017-09-27 2019-04-04 Intel Corporation INTEGRATED CIRCUIT BOXES WITH PATTERNED PROTECTIVE MATERIAL
KR102419893B1 (ko) * 2018-01-15 2022-07-12 삼성전자주식회사 보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법
WO2020045241A1 (ja) * 2018-08-31 2020-03-05 富士フイルム株式会社 撮像ユニット及び撮像装置
KR20220007246A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
KR20220008097A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
US11699668B2 (en) * 2021-05-12 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177000A (ja) * 1997-12-08 1999-07-02 Sumitomo Corp 集積回路チップを搭載した半導体基板を覆う放熱用成形板
JPH11284097A (ja) * 1998-03-30 1999-10-15 Fujitsu Ltd 半導体装置
US6051888A (en) * 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
JP2000150695A (ja) * 1998-11-05 2000-05-30 Internatl Business Mach Corp <Ibm> 半導体装置
US6224711B1 (en) * 1998-08-25 2001-05-01 International Business Machines Corporation Assembly process for flip chip package having a low stress chip and resulting structure

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219043B2 (ja) * 1998-01-07 2001-10-15 日本電気株式会社 半導体装置のパッケージ方法および半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051888A (en) * 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
JPH11177000A (ja) * 1997-12-08 1999-07-02 Sumitomo Corp 集積回路チップを搭載した半導体基板を覆う放熱用成形板
JPH11284097A (ja) * 1998-03-30 1999-10-15 Fujitsu Ltd 半導体装置
US6224711B1 (en) * 1998-08-25 2001-05-01 International Business Machines Corporation Assembly process for flip chip package having a low stress chip and resulting structure
JP2000150695A (ja) * 1998-11-05 2000-05-30 Internatl Business Mach Corp <Ibm> 半導体装置

Also Published As

Publication number Publication date
KR20030013737A (ko) 2003-02-15
US7211889B2 (en) 2007-05-01
US20030030140A1 (en) 2003-02-13
JP2003068931A (ja) 2003-03-07

Similar Documents

Publication Publication Date Title
KR100394809B1 (ko) 반도체 패키지 및 그 제조 방법
US6486562B1 (en) Circuit device with bonding strength improved and method of manufacturing the same
US6414849B1 (en) Low stress and low profile cavity down flip chip and wire bond BGA package
TWI529878B (zh) 集成電路封裝件及其裝配方法
US5909057A (en) Integrated heat spreader/stiffener with apertures for semiconductor package
US5241133A (en) Leadless pad array chip carrier
US6262489B1 (en) Flip chip with backside electrical contact and assembly and method therefor
US6518660B2 (en) Semiconductor package with ground projections
US6736306B2 (en) Semiconductor chip package comprising enhanced pads
US20100129964A1 (en) Method of manufacturing a semiconductor package with a bump using a carrier
KR101010556B1 (ko) 반도체 장치 및 그 제조 방법
JP3565090B2 (ja) 半導体装置の製造方法
EP0563264B1 (en) Leadless pad array chip carrier
JP4494249B2 (ja) 半導体装置
US20030025201A1 (en) Integrated circuit chip with little possibility of becoming damaged and structure for mounting the same
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
US20030082848A1 (en) Semiconductor device and manufacturing method
JPH06204385A (ja) 半導体素子搭載ピングリッドアレイパッケージ基板
JPH08148526A (ja) 半導体装置
JPH05235091A (ja) フィルムキャリア半導体装置
KR100549299B1 (ko) 반도체패키지 및 그 제조 방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100459820B1 (ko) 칩스케일패키지및그제조방법
KR19980046821A (ko) 히트싱크가 부착된 볼 그리드 어레이(Ball Grid Array; BGA) 반도체 패키지의 구조 및 제조방법
JP2012174900A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 17