KR100393975B1 - Method for fabricating ferroelectric capacitor of semiconductor device - Google Patents
Method for fabricating ferroelectric capacitor of semiconductor device Download PDFInfo
- Publication number
- KR100393975B1 KR100393975B1 KR10-2001-0021204A KR20010021204A KR100393975B1 KR 100393975 B1 KR100393975 B1 KR 100393975B1 KR 20010021204 A KR20010021204 A KR 20010021204A KR 100393975 B1 KR100393975 B1 KR 100393975B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- ferroelectric
- mask
- forming
- negative
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 239000007772 electrode material Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 22
- 238000000059 patterning Methods 0.000 abstract description 12
- 238000001312 dry etching Methods 0.000 abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910020289 Pb(ZrxTi1-x)O3 Inorganic materials 0.000 description 3
- 229910020273 Pb(ZrxTi1−x)O3 Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
Abstract
본 발명은 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법에 관한 것으로, 포토레지스트를 도포하는 단계;상기 포토레지스트를 하단으로 갈수록 네가티브 슬로우프를 갖도록 패터닝하여 마스크를 형성하는 단계;상기 마스크의 측면에 증착 물질이 접촉하지 않도록 전극 형성용 물질층 또는 강유전 물질층을 형성하는 단계;마스크의 상부 표면에 형성된 전극 형성용 물질층 또는 강유전 물질층을 마스크의 제거와 동시에 리프트 오프 방식으로 제거하는 단계를 포함하여 이루어진다.The present invention relates to a method of manufacturing a ferroelectric capacitor of a semiconductor device in which dry etching is difficult to pattern a capacitor electrode in a lift-off method using a negative slow so as to secure process stability and suppress parasitic capacitance. Forming a mask by patterning the photoresist such that the photoresist has a negative slowing toward the bottom; forming an electrode forming material layer or a ferroelectric material layer so as not to contact a deposition material on a side of the mask; And removing the electrode forming material layer or ferroelectric material layer formed on the upper surface of the film in a lift-off manner simultaneously with the removal of the mask.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a ferroelectric capacitor of a semiconductor device, in which patterning of a capacitor electrode that is difficult to dry etching is performed by a lift-off method using negative slowing to ensure process stability and suppress parasitic capacitance. It is about.
DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되고 있다. 이에 따라 동작 특성을 확보하기 위하여 충분한 캐패시터의 정전용량을 확보하는 기술에 대한 많은 연구 개발이 진행되고 있다.Background Art With the high integration of semiconductor memory devices including DRAM, operating characteristics such as refresh characteristics of semiconductor devices have become a big problem. Accordingly, many researches and developments for the technology of securing the capacitance of a capacitor sufficient to secure operating characteristics have been conducted.
이에 따라 비휘발성 메모리 소자인 FeRAM 및 향후 차세대 반도체 메모리 장치의 캐패시터의 유전체로서 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 박막 등의 재료가 주목되고 있다.Accordingly, materials such as SrBi 2 Ta 2 O 9 (SBT) and Pb (ZrxTi1-x) O 3 (PZT) thin films have attracted attention as dielectrics of FeRAM, which is a nonvolatile memory device, and a capacitor of a next-generation semiconductor memory device.
여기서, SBT를 코팅법으로 증착하는 경우에는 젤(gel) 상태로 공정이 진행되기 때문에 부분적인 불균일성 문제 및 동일한 웨이퍼 레벨의 커패시턴스 확보에 어려움이 있다.Here, when the SBT is deposited by the coating method, since the process proceeds in a gel state, there is a difficulty in securing partial capacitance and the same wafer level capacitance.
커패시터의 상부 전극은 하부 전극과 동일한 물질로 형성되며, 이러한 물질에는 내산화성이 뛰어난 백금(Pt)과 전도성 산화물인 IrO2, RuO2또는 금속 Ir, Ru와 같은 물질이 포함된다. 특히 강유전체 캐패시터에서는 유전막으로 SBT막, 전극으로는 백금막이 가장 많이 사용된다.The upper electrode of the capacitor is formed of the same material as the lower electrode, and the material includes platinum (Pt) having excellent oxidation resistance and materials such as IrO 2 , RuO 2 or metal Ir and Ru, which are conductive oxides. In ferroelectric capacitors, in particular, an SBT film is used as a dielectric film and a platinum film is used as an electrode.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 커패시터에 관하여 설명하면 다음과 같다.Hereinafter, a ferroelectric capacitor of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1j는 종래 기술의 강유전체 커패시터의 형성을 위한 공정 단면도이다.1A to 1J are cross-sectional views of a process for forming a ferroelectric capacitor of the prior art.
먼저, 도 1a에서와 같이, 하부 절연막 예를들면, 산화막(1)상에 Pt등의 물질을 스퍼터링 방식으로 증착하여 커패시터 하부 전극 형성용 물질층(2)을 형성한다.First, as shown in FIG. 1A, a material such as Pt is deposited on a lower insulating film, for example, an oxide film 1 by sputtering to form a material layer 2 for forming a capacitor lower electrode.
그리고 상기 하부 전극 형성용 물질층(2)상에 SBT막을 코팅하여 유전체층(3)을 형성하고 다시 스퍼터링 방식으로 Pt를 증착하여 상부 전극 형성용 물질층(4)을 형성한다.In addition, an SBT film is coated on the lower electrode forming material layer 2 to form a dielectric layer 3, and Pt is further deposited by sputtering to form an upper electrode forming material layer 4.
그리고 도 1b에서와 같이, 상기 상부 전극 형성용 물질층(4)상에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 1 마스크(5)를 형성한다.As shown in FIG. 1B, a photoresist is applied and selectively patterned on the upper electrode forming material layer 4 to form a first mask 5.
이어, 상기 제 1 마스크(5)를 이용하여 노출된 상부 전극 형성용 물질층(4)을 선택적으로 식각하여 상부 전극(4a)을 형성한다. 여기서 식각 방법으로는 건식 식각을 사용한다.Subsequently, the upper electrode forming material layer 4 is selectively etched using the first mask 5 to form the upper electrode 4a. Here, dry etching is used as an etching method.
그리고 도 1c에서와 같이, 상부 전극(4a)을 포함하는 유전체층(3)상에 포토레지스트를 다시 도포하고 상부 전극(4a)을 중심으로 그 보다 넓게 남도록 선택적으로 패터닝하여 제 2 마스크(6)를 형성한다.1C, the second mask 6 is formed by reapplying the photoresist on the dielectric layer 3 including the upper electrode 4a and selectively patterning the photoresist to be wider around the upper electrode 4a. Form.
이어, 상기 제 2 마스크(6)를 이용하여 노출된 유전체층(3)을 선택적으로 식각하여 커패시터 유전체층(3a)을 형성한다.Subsequently, the exposed dielectric layer 3 is selectively etched using the second mask 6 to form the capacitor dielectric layer 3a.
그리고 도 1d에서와 같이, 상기 패터닝된 상부 전극(4a),커패시터 유전체층(3a)을 포함하는 하부 전극 형성용 물질층(2)상에 포토레지스트를 다시 도포하고 상기 패터닝된 상부 전극(4a),커패시터 유전체층(3a)을 중심으로 그 보다 넓게 남도록 선택적으로 패터닝하여 제 3 마스크(7)를 형성한다.1D, a photoresist is again applied on the patterned upper electrode 4a and the lower electrode forming material layer 2 including the capacitor dielectric layer 3a, and the patterned upper electrode 4a; The third mask 7 is formed by selectively patterning the capacitor dielectric layer 3a so as to remain wider about the capacitor dielectric layer 3a.
이어, 상기 제 3 마스크(7)를 이용하여 노출된 하부 전극 형성용 물질층(2)을 선택적으로 식각하여 하부 전극(2a)을 형성한다.Subsequently, the lower electrode forming material layer 2 is selectively etched using the third mask 7 to form the lower electrode 2a.
그리고 도 1e에서와 같이, 전면에 PMD(Pre-Metal Dielectric)층(8)을 형성하고 포토레지스트를 도포하고 커패시터 콘택 영역을 정의하여 제 4 마스크(9)를 형성한다.1E, a fourth mask 9 is formed by forming a pre-metal dielectric (PMD) layer 8 on the front surface, applying a photoresist, and defining a capacitor contact region.
이어, 상기 제 4 마스크(9)를 이용하여 상기 PMD층(8)을 선택적으로 식각하여 상부 전극(4a)의 일부 표면이 노출되는 제 1 콘택홀(10a), 하부 전극(2a)의 일부 표면이 노출되는 제 2 콘택홀(10b)을 형성한다.Subsequently, the PMD layer 8 is selectively etched using the fourth mask 9 to partially expose the surface of the first contact hole 10a and the lower electrode 2a to expose a portion of the upper electrode 4a. The exposed second contact hole 10b is formed.
그리고 도 1f에서와 같이, 상기 제 1,2 콘택홀(10a)(10b)의 바닥면을 포함하는 PMD층(8)의 표면상에 TiN을 증착하여 베리어층(11)을 형성한다.1F, TiN is deposited on the surface of the PMD layer 8 including the bottom surfaces of the first and second contact holes 10a and 10b to form the barrier layer 11.
이어, 도 1g에서와 같이, 커패시터 형성 영역을 제외한 부분의 콘택 형성을 위하여 제 1,2 콘택홀(10a)(10b)을 포토레지스트를 사용하여 마스킹한후 노출된 베리어층(11)을 제거한다.Subsequently, as illustrated in FIG. 1G, the exposed barrier layer 11 is removed after masking the first and second contact holes 10a and 10b using photoresist to form contacts except for the capacitor formation region. .
그리고 도 1h에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 5 마스크(13)를 형성하고 이를 이용하여 내부 배선 콘택홀(14)을 형성한다.As shown in FIG. 1H, a photoresist is coated on the entire surface and selectively patterned to form a fifth mask 13, and the internal wiring contact hole 14 is formed using the fifth mask 13.
이어, 도 1i에서와 같이, 900Å의 Ti, 300Å의 TiN, 5000Å의 W으로 구성된 다층 금속을 제 1,2 콘택홀(10a)(10b) 및 내부 배선 콘택홀(14)내에 매립하여 플러그층(15a)(15b)(15c)을 형성한다.Subsequently, as shown in FIG. 1I, a multilayer metal including 900 kW, 300 kW TiN, and 5000 kW is embedded in the first and second contact holes 10a and 10b and the internal wiring contact hole 14 to form a plug layer ( 15a, 15b, and 15c are formed.
그리고 도 1j에서와 같이, 상기 플러그층(15a)(15b)(15c)을 포함하는 전면에 100Å의 Ti, 150Å의 TiN, 5000Å의 Al으로 구성된 다층 금속을 전면에 증착하고 사진 식각 공정으로 선택적으로 패터닝하여 금속 배선(16a)(16b)(16c)을 형성한다.As shown in FIG. 1J, a multilayer metal composed of 100 ns of Ti, 150 ns of TiN, and 5000 ns of Al is deposited on the entire surface including the plug layers 15a, 15b, and 15c. Patterning is performed to form the metal wirings 16a, 16b and 16c.
이와 같은 종래 기술의 강유전체 커패시터 형성 공정은 커패시터의 전극들을 형성하기 위한 공정시에 각각의 마스크를 사용하여 진행하기 때문에 마스크간의 얼라인을 유지하기가 어렵다.In the prior art ferroelectric capacitor formation process, each mask is used in the process for forming the electrodes of the capacitor, so it is difficult to maintain alignment between the masks.
그러므로 공정 마진을 확보하기 위하여 커패시터가 차지하는 면적이 비효율적으로 커질 수 있다.Therefore, the area occupied by the capacitor can be inefficiently increased to secure the process margin.
그러나 이와 같은 종래 기술의 강유전체 커패시터의 형성에 있어서는 다음과 같은 문제가 있다.However, the formation of such a conventional ferroelectric capacitor has the following problems.
첫째, 강유전체로 사용하는 SBT를 젤 상태로 코팅하기 때문에 부분적으로 프로파일이 불균일하고 동일한 웨이퍼 레벨 커패시턴스를 유지하는 것이 어렵다.First, since SBT used as a ferroelectric is coated in a gel state, it is difficult to maintain the same wafer level capacitance in part because the profile is uneven in part.
이는 코팅 공정의 고유 특성상 회전축의 중심 부분이 높게 코팅되고 가장자리로 갈수록 막 두께가 얇아지는 특성이 있기 때문이다.This is because a characteristic of the coating process is that the central part of the rotating shaft is coated high and the film thickness becomes thinner toward the edge.
둘째, 포토레지스트 마스크를 사용한 건식 식각 공정으로 전극을 형성하므로 전극 에지 부분에서 발생하는 이상 전계 피크에 의해 균일한 전하 분포를 유지하는 것이 어렵다.Second, since the electrode is formed by a dry etching process using a photoresist mask, it is difficult to maintain a uniform charge distribution due to an abnormal electric field peak occurring at an electrode edge portion.
셋째, 반복적인 마스크 형성 및 이를 이용한 패터닝으로 각 마스크간의 얼라인이 어려운 문제가 있다.Third, there is a problem in that alignment between the masks is difficult due to repeated mask formation and patterning using the same.
넷째, 플러그층 형성시에 콘택홀의 입구 부분에 있는 베리어층에 의해 텅스텐등의 잔류물이 남아 커패시터간의 절연 특성을 저하시킬 수 있다.Fourth, residues such as tungsten may be left in the barrier layer at the inlet portion of the contact hole when the plug layer is formed, thereby reducing the insulation characteristics between the capacitors.
다섯째, Pt를 사용한 전극의 패터닝시에 건식 식각에 따른 전극의 열화가 있을 수 있어 전체적인 커패시터 특성을 저하시킨다.Fifth, when the electrode is patterned using Pt, there may be deterioration of the electrode due to dry etching, thereby degrading the overall capacitor characteristics.
본 발명은 이와 같은 종래 기술의 강유전체 커패시터의 문제를 해결하기 위한 것으로, 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve such a problem of the conventional ferroelectric capacitor, to proceed the patterning of the capacitor electrode difficult to dry etching in the lift-off method using negative slow so as to ensure the stability of the process and suppress the parasitic capacitance. It is an object of the present invention to provide a method for manufacturing a ferroelectric capacitor of a semiconductor device.
도 1a내지 도 1j는 종래 기술의 강유전체 커패시터의 형성을 위한 공정 단면도1A to 1J are cross-sectional views of a process for forming a ferroelectric capacitor of the prior art.
도 2a내지 도 2f는 본 발명에 따른 강유전체 커패시터의 형성을 위한 공정 단면도2A to 2F are cross-sectional views of a process for forming a ferroelectric capacitor according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 기판 22. 하부 산화막21. Substrate 22. Bottom oxide film
23. 제 1 네가티브 슬로우프 마스크 24. 하부 전극23. First negative slow mask 24. Lower electrode
25. 제 2 네가티브 슬로우프 마스크 26. 강유전체층25. 2nd negative slow mask 26. Ferroelectric layer
27. 제 3 네가티브 슬로우프 마스크 28. 상부 전극27. Third Negative Sloop Mask 28. Upper Electrode
29. 베리어 물질층 30. 산화막29. Barrier material layer 30. Oxide film
31. 포토레지스트 32a.32b.32c. 제 1,2,3 콘택홀31. Photoresist 32a.32b.32c. 1,2,3 contact hole
33a.33b.33c. 플러그층 34a.34b.34c. 금속 배선층33a.33b.33c. Plug layer 34a.34b.34c. Metal wiring layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 강유전체 커패시터 제조 방법은 포토레지스트를 도포하는 단계;상기 포토레지스트를 하단으로 갈수록 네가티브 슬로우프를 갖도록 패터닝하여 마스크를 형성하는 단계;상기 마스크의 측면에 증착 물질이 접촉하지 않도록 전극 형성용 물질층 또는 강유전 물질층을 형성하는 단계;마스크의 상부 표면에 형성된 전극 형성용 물질층 또는 강유전 물질층을 마스크의 제거와 동시에 리프트 오프 방식으로 제거하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a ferroelectric capacitor of a semiconductor device, the method including: applying a photoresist; forming a mask by patterning the photoresist to have a negative slower toward the bottom; Forming an electrode forming material layer or a ferroelectric material layer to prevent the deposition material from contacting the substrate; removing the electrode forming material layer or the ferroelectric material layer formed on the upper surface of the mask by a lift-off method simultaneously with removing the mask; It is characterized by including.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 강유전체 커패시터에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a ferroelectric capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2f는 본 발명에 따른 강유전체 커패시터의 형성을 위한 공정 단면도이다.2A to 2F are cross-sectional views of a process for forming a ferroelectric capacitor according to the present invention.
본 발명은 반복적인 마스크 공정을 사용하지 않고 네가티브 슬로우프 PR 리프트 오프 방식으로 커패시터 전극 및 유전체층을 패터닝하고, 유전체층의 증착을 이방성 스퍼터링(Anisotropic sputtering) 방법을 이용하여 정확한 커패시턴스의 확보와 웨이퍼 레벨 균일도(wafer level uniformity)를 높일 수 있도록한 것이다.According to the present invention, the capacitor electrode and the dielectric layer are patterned by a negative slow PR lift-off method without using an iterative mask process, and the deposition of the dielectric layer is performed using an anisotropic sputtering method to ensure accurate capacitance and wafer level uniformity ( This is to increase wafer level uniformity.
공정 진행은 먼저, 도 2a에서와 같이, 기판(21)상의 제 1 절연층 즉, 하부 산화막(22)상에 포토레지스트를 도포하고 상기 하부 산화막(22)이 선택적으로 노출되도록 네가티브 슬로우프를 갖도록 패터닝한다.The process proceeds first, as shown in FIG. 2A, to apply a photoresist on the first insulating layer on the substrate 21, that is, the lower oxide film 22, and to have a negative slow so that the lower oxide film 22 is selectively exposed. Pattern.
즉, 패터닝된 포토레지스트의 상단에서 하단으로 갈수록 네가티브 기울기를 갖도록 패터닝하여 제 1 네가티브 슬로우프 마스크(23)를 형성한다.That is, the first negative slow mask 23 is formed by patterning the pattern to have a negative slope from the top to the bottom of the patterned photoresist.
그리고 이와 같은 제 1 네가티브 슬로우프 마스크(23)를 이용하여 커패시터 하부 전극(24)을 형성하기 위한 금속층 예를들면, Pt를 이방성 스퍼터링 방식으로 증착한다.In addition, a metal layer, for example, Pt, is formed by anisotropic sputtering to form the capacitor lower electrode 24 using the first negative sweep mask 23.
여기서, 금속층은 제 1 네가티브 슬로우프 마스크(23)의 측면에 접촉되지 않고 도 2a의 "A"부분에서와 같이 이격되어 증착된다.Here, the metal layer is deposited without being in contact with the side of the first negative sweep mask 23 and spaced apart as in part “A” of FIG. 2A.
이는 금속층의 건식 식각시에 발생하는 사이드 에지 부분의 데미지의 발생을 억제하기 위한 것이다.This is to suppress the occurrence of damage to the side edge portion occurring during the dry etching of the metal layer.
이 상태에서 제 1 네가티브 슬로우프 마스크(23)를 습식 공정을 이용한 리프트 오프 방식으로 제거하면 제 1 네가티브 슬로우프 마스크(23)상의 금속층(24a)역시 동시에 제거된다.In this state, when the first negative sweep mask 23 is removed by the lift-off method using a wet process, the metal layer 24a on the first negative sweep mask 23 is also simultaneously removed.
그리고 도 2b에서와 같이, 하부 전극(24)이 형성된 전면에 포토레지스트를 다시 도포하고 네가티브 기울기를 갖도록 선택적으로 패터닝하여 하부 전극(24)의 일부가 노출되도록 제 2 네가티브 슬로우프 마스크(25)를 형성한다.As shown in FIG. 2B, the second negative slow mask 25 is exposed so that a portion of the lower electrode 24 is exposed by reapplying the photoresist on the entire surface where the lower electrode 24 is formed and selectively patterning the photoresist to have a negative slope. Form.
이어, 제 2 네가티브 슬로우프 마스크(25)를 이용하여 이방성 스퍼터링 방식으로 커패시터의 유전막으로 사용하기 위한 강유전 물질 예를들면, SBT를 증착한다.A second negative slow mask 25 is then used to deposit a ferroelectric material, such as SBT, for use as the dielectric film of the capacitor in an anisotropic sputtering manner.
여기서, 강유전 물질층은 제 2 네가티브 슬로우프 마스크(25)의 네가티브 기울기 때문에 그의 측면에서 일정 간격 이격되어 형성된다.Here, the ferroelectric material layer is formed at regular intervals apart from its side because of the negative inclination of the second negative slow mask 25.
그리고 강유전 물질층의 형성 영역은 하부 전극(24)의 콘택 영역을 제외한 부분에 형성된다.In addition, the region in which the ferroelectric material layer is formed is formed at a portion except for the contact region of the lower electrode 24.
이와 같은 강유전 물질의 증착에 의해 하부 전극(24)상에 강유전체층(26)이 형성되고 제 2 네가티브 슬로우프 마스크(25)상에 후속 공정으로 제거될 강유전체층(26a)이 형성된다.The deposition of the ferroelectric material forms a ferroelectric layer 26 on the lower electrode 24 and a ferroelectric layer 26a to be removed in a subsequent process on the second negative sweep mask 25.
이 상태에서 습식 리프트 오프 방식으로 제 2 네가티브 슬로우프 마스크(23)를 제거하게 되면 동시에 강유전체층(26a)이 제거된다.In this state, when the second negative slow mask 23 is removed by the wet lift-off method, the ferroelectric layer 26a is simultaneously removed.
그리고 도 2c에서와 같이, 강유전체층(26)이 형성된 전면에 다시 포토레지스트를 도포하고 상기 강유전체층(26)의 일부와 하부 전극(24)의 일부 표면이 노출되도록 선택적으로 패터닝하여 제 3 네가티브 슬로우프 마스크(27)를 형성한다.As shown in FIG. 2C, the photoresist is again applied to the entire surface where the ferroelectric layer 26 is formed, and selectively patterned to expose a part of the ferroelectric layer 26 and a part of the lower electrode 24 to form a third negative slow. The mask mask 27 is formed.
여기서, 포토레지스트가 제거되는 부분은 상부 전극 형성 영역과 하부 전극콘택 영역이다.Here, portions where the photoresist is removed are the upper electrode formation region and the lower electrode contact region.
이어, 상기 제 3 네가티브 슬로우프 마스크(27)를 이용하여 상부 전극(28)을 형성하기 위한 금속층 예를들면 Pt를 이방성 스퍼터링 공정으로 증착하고 연속적으로 베리어 물질층(29) 예를들면, TiN을 증착한다.Subsequently, a metal layer, for example, Pt, is formed by anisotropic sputtering to form the upper electrode 28 using the third negative sweep mask 27, and the barrier material layer 29, for example, TiN, is continuously deposited. Deposit.
이와 같은 금속층 및 베리어 물질층의 증착에 의해 강유전체층(26)상에 상부 전극(28) 및 베리어 물질층(29)이 형성되고, 하부 전극(24)의 콘택 영역에도 금속층(28a) 및 베리어 물질층(29a)가 형성된다.The upper electrode 28 and the barrier material layer 29 are formed on the ferroelectric layer 26 by the deposition of the metal layer and the barrier material layer. The metal layer 28a and the barrier material are also formed in the contact region of the lower electrode 24. Layer 29a is formed.
물론, 제 3 네가티브 슬로우프 마스크(27)상에도 금속층(28b) 및 베리어 물질층(29b)이 형성된다.Of course, the metal layer 28b and the barrier material layer 29b are formed on the third negative sweep mask 27.
상기 하부 전극(24)의 콘택 영역에 형성된 금속층(28a) 및 베리어 물질층(29a)에 의해 콘택 저항의 증가에 의한 커패시터 전극의 열화를 억제할 수 있다.The metal layer 28a and the barrier material layer 29a formed in the contact region of the lower electrode 24 can suppress deterioration of the capacitor electrode due to an increase in contact resistance.
이 상태에서 습식 리프트 오프 방식으로 제 3 네가티브 슬로우프 마스크(27)를 제거하게 되면 동시에 금속층(28b) 및 베리어 물질층(29b)이 제거된다.In this state, when the third negative slow mask 27 is removed by the wet lift off method, the metal layer 28b and the barrier material layer 29b are simultaneously removed.
그리고 도 2d에서와 같이, 전면에 PMD 역할을 하는 제 2 절연층 즉, 산화막(30)을 증착 및 평탄화하고 상기 산화막(30)의 전면에 다시 포토레지스트(31)를 증착하고 선택적으로 패터닝한다.As shown in FIG. 2D, a second insulating layer, that is, an oxide film 30, which acts as a PMD on the front surface is deposited and planarized, and a photoresist 31 is further deposited and selectively patterned on the front surface of the oxide film 30.
상기 패터닝된 포토레지스트(31)를 이용하여 상부 전극(28)상의 베리어 물질층(29)의 일부 표면 그리고 하부 전극(24)상의 베리어 물질층(29a)의 일부 표면 그리고 커패시터 형성 영역을 제외한 영역의 배선 콘택 영역이 노출되도록산화막(30)을 선택적으로 식각하여 제 1,2,3 콘택홀(32a)(32b)(32c)을 형성한다.By using the patterned photoresist 31, a part of the surface of the barrier material layer 29 on the upper electrode 28 and a part of the surface of the barrier material layer 29a on the lower electrode 24 and regions except for the capacitor formation region are used. The oxide layer 30 is selectively etched to expose the wiring contact region to form first, second, and third contact holes 32a, 32b, and 32c.
그리고 도 2e에서와 같이, 상기 포토레지스트(31)를 제거하고 100Å의 Ti, 300Å의 TiN, 5000Å의 W등의 다층 금속을 증착하고 전면 건식 식각 공정으로 제 1,2,3 콘택홀(32a)(32b)(32c)을 매립하는 플러그층(33a)(33b)(33c)을 형성한다.As shown in FIG. 2E, the photoresist 31 is removed, and a multilayer metal such as 100 ns of Ti, 300 ns of TiN, 5000 ns of W, and the like is deposited, and the first, second and third contact holes 32a are formed by a dry etching process. Plug layers 33a, 33b and 33c are formed to fill the (32b) and 32c.
이어, 도 2f에서와 같이, 상기 플러그층(33a)(33b)(33c)이 형성된 전면에 100Å의 Ti, 150Å의 TiN, 15000Å의 Al의 다층 금속층을 증착하고 선택적으로 패터닝하여 금속 배선층(34a)(34b)(34c)을 형성한다.Subsequently, as shown in FIG. 2F, a multilayer metal layer of 100 μs of Ti, 150 μs of TiN, and 15000 μs of Al is deposited and selectively patterned on the entire surface where the plug layers 33a, 33b, and 33c are formed. 34b and 34c are formed.
이와 같은 본 발명의 강유전체 커패시터 형성 공정은 이상의 실시예에 한정되지 않고 전극 물질을 건식 식각 어려운 Cu를 사용하거나, 강유전 물질로 다른 것예를들면 PZT 등을 사용하는 공정에 적용할 수 있음은 당연하다.Such a ferroelectric capacitor forming process of the present invention is not limited to the above embodiment, it is obvious that the electrode material can be applied to a process using a dry etching difficult Cu, or another such as PZT as a ferroelectric material.
이와 같은 본 발명에 따른 반도체 소자의 강유전체 커패시터의 제조 방법은 다음과 같은 효과가 있다.Such a method of manufacturing a ferroelectric capacitor of a semiconductor device according to the present invention has the following effects.
건식 식각이 어려운 전극 물질의 패터닝을 네가티브 슬로우프 PR 리프트 오프 방식을 적용하여 전극의 사이드 데미지에 의한 에지 기생 커패시턴스(edge parasitic capacitance)를 억제할 수 있다.The patterning of the electrode material, which is difficult to dry etch, may be applied to the negative slow PR PR off method to suppress edge parasitic capacitance due to side damage of the electrode.
또한, 이방성 스퍼터링에 의해 전극 물질과 강유전 물질을 증착하므로 동일한 웨이퍼 레벨의 커패시턴스를 구현할 수 있으므로 하이 솔루션이 요구되는 아날로그 커패시터의 제조에 적용할 수 있다.In addition, since the electrode material and the ferroelectric material are deposited by anisotropic sputtering, the same wafer-level capacitance can be realized, which can be applied to the manufacture of an analog capacitor requiring a high solution.
다른 효과로는 전극의 패터닝시에 건식 식각을 사용하지 않으므로 공정의 안정성을 충분히 확보하는 효과가 있다.Another effect is that dry etching is not used at the time of patterning the electrode, thereby ensuring sufficient stability of the process.
또한, 각각의 콘택홀을 형성하기 전에 베리어층을 먼저 형성하여 콘택홀 주위에 남는 베리어층의 잔류물에 의한 소자 특성 열화 문제를 해결할 수 있다.In addition, the barrier layer may be formed before each contact hole to solve the problem of deterioration of device characteristics due to the residue of the barrier layer remaining around the contact hole.
Claims (9)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0021204A KR100393975B1 (en) | 2001-04-19 | 2001-04-19 | Method for fabricating ferroelectric capacitor of semiconductor device |
| JP2001257399A JP2002324896A (en) | 2001-04-19 | 2001-08-28 | Method for manufacturing ferroelectric capacitor of semiconductor device |
| US10/124,251 US6623988B2 (en) | 2001-04-19 | 2002-04-18 | Method for fabricating ferroelectric capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0021204A KR100393975B1 (en) | 2001-04-19 | 2001-04-19 | Method for fabricating ferroelectric capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020081807A KR20020081807A (en) | 2002-10-30 |
| KR100393975B1 true KR100393975B1 (en) | 2003-08-06 |
Family
ID=19708491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0021204A KR100393975B1 (en) | 2001-04-19 | 2001-04-19 | Method for fabricating ferroelectric capacitor of semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6623988B2 (en) |
| JP (1) | JP2002324896A (en) |
| KR (1) | KR100393975B1 (en) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234410A (en) | 2002-02-08 | 2003-08-22 | Fujitsu Ltd | Capacitor, method for manufacturing the same, and semiconductor device |
| KR100439772B1 (en) * | 2002-08-21 | 2004-07-12 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor of semiconductor memory device |
| US20060073687A1 (en) * | 2002-12-30 | 2006-04-06 | Koninklijke Philips Electronics N.V. | Method for maskless fabrication of self-aligned structures comprising a metal oxide |
| US6964908B2 (en) * | 2003-08-19 | 2005-11-15 | International Business Machines Corporation | Metal-insulator-metal capacitor and method of fabricating same |
| JP4581447B2 (en) * | 2004-03-22 | 2010-11-17 | Ｔｄｋ株式会社 | Method for manufacturing thin film piezoelectric element and method for manufacturing suspension |
| US8623737B2 (en) * | 2006-03-31 | 2014-01-07 | Intel Corporation | Sol-gel and mask patterning for thin-film capacitor fabrication, thin-film capacitors fabricated thereby, and systems containing same |
| KR100764741B1 (en) * | 2006-06-08 | 2007-10-08 | 삼성전자주식회사 | Semiconductor device and method for forming the same |
| US7709274B1 (en) * | 2007-05-30 | 2010-05-04 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming an RuOx electrode and structure |
| KR20100076256A (en) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Method of manufacturing a polysilicon-insulator-polysilicon |
| US20110053336A1 (en) * | 2009-09-03 | 2011-03-03 | Raytheon Company | Method for selective deposition of dielectric layers on semiconductor structures |
| US20150264813A1 (en) * | 2014-03-11 | 2015-09-17 | United Microelectronics Corp. | Chip-stack interposer structure including passive device and method for fabricating the same |
| CN109148483B (en) * | 2018-08-22 | 2021-07-23 | 武汉华星光电半导体显示技术有限公司 | Manufacturing method of array substrate and array substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251644A (en) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH01184943A (en) * | 1988-01-20 | 1989-07-24 | Clarion Co Ltd | Manufacture of laminated capacitor for integrated circuit |
| JPH10116964A (en) * | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | Semiconductor device, manufacturing method thereof and sputtering device |
| JPH10275814A (en) * | 1997-03-28 | 1998-10-13 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device and semiconductor storage device and information recording method therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976920A (en) * | 1996-07-22 | 1999-11-02 | The United States Of America As Represented By The Secretary Of The Air Force | Single layer integrated metal process for high electron mobility transistor (HEMT) and pseudomorphic high electron mobility transistor (PHEMT) |
-
2001
- 2001-04-19 KR KR10-2001-0021204A patent/KR100393975B1/en not_active IP Right Cessation
- 2001-08-28 JP JP2001257399A patent/JP2002324896A/en active Pending
-
2002
- 2002-04-18 US US10/124,251 patent/US6623988B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251644A (en) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH01184943A (en) * | 1988-01-20 | 1989-07-24 | Clarion Co Ltd | Manufacture of laminated capacitor for integrated circuit |
| JPH10116964A (en) * | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | Semiconductor device, manufacturing method thereof and sputtering device |
| JPH10275814A (en) * | 1997-03-28 | 1998-10-13 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device and semiconductor storage device and information recording method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002324896A (en) | 2002-11-08 |
| US6623988B2 (en) | 2003-09-23 |
| US20020155626A1 (en) | 2002-10-24 |
| KR20020081807A (en) | 2002-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100465374B1 (en) | Semiconductor device and its manufacturing method | |
| JP4999799B2 (en) | Method for manufacturing semiconductor device | |
| US6025223A (en) | Methods of forming high dielectric capacitors | |
| KR100393975B1 (en) | Method for fabricating ferroelectric capacitor of semiconductor device | |
| KR100778865B1 (en) | Method for manufacturing mim type capacitor | |
| JP3666877B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| KR100399886B1 (en) | Capacitor Formation Method of Semiconductor Memory Device | |
| KR100680504B1 (en) | Method of manufacturing capacitor of semiconudctor device | |
| KR100333667B1 (en) | Method for fabricating capacitor of ferroelectric random access memory device | |
| KR20030065280A (en) | Semiconductor device and method of manufacturing the same | |
| KR20000017148A (en) | Semiconductor device and its manufacturing method | |
| KR100323723B1 (en) | method for manufacturing capacitor of semiconductor device | |
| JP4209822B2 (en) | Method for manufacturing liquid crystal display device and method for manufacturing EL display device | |
| KR100915074B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100624926B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100475024B1 (en) | Capacitor Formation Method of Semiconductor Device | |
| KR20020006364A (en) | Method for fabricating capacitor having high dielectric constant using double etch mask layer in semiconductor device | |
| KR20000040534A (en) | Method for manufacturing capacitor of semiconductor device by using an electric plating | |
| KR100460992B1 (en) | Method of manufacturing a monitoring pattern in semiconductor device | |
| KR100219510B1 (en) | A fabrication method of fram cell | |
| KR20010004360A (en) | Method for forming ferroelectric memory device capable of reducing height of capacitor | |
| KR20030002061A (en) | Ferroelectric memory device and method for fabricating the same | |
| KR19990003045A (en) | Capacitor Formation Method of Semiconductor Device | |
| KR20020002548A (en) | Semiconductor memory device capable of preventing bottom electrode peeling and method for forming the same | |
| KR20050067482A (en) | Method for manufacturing stack capacitor in ferroelectric random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |