KR20000040534A - Method for manufacturing capacitor of semiconductor device by using an electric plating - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 자세하게는 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device using an electroplating method.
반도체 장치의 고집적화에 따라, 반도체 소자, 특히 커패시터의 형성영역이 작아진다. 그러나, 반도체 장치에서 필요로하는 커패시터의 정전용량은 전과 같거나 전에 비해 증가되는 추세이다. 이에 따라, 좁은 영역에 큰 정전용량을 갖는 커패시터를 형성하기 위한 한 방법으로 PZT, BST 또는 PLZT와 같은 고 유전상수를 갖는 유전체를 사용하는 방법이 널리 연구되고 있다.With the higher integration of semiconductor devices, the area for forming semiconductor elements, especially capacitors, becomes smaller. However, the capacitance of the capacitor required in the semiconductor device is the same as before or increasing trend. Accordingly, a method of using a dielectric having a high dielectric constant such as PZT, BST or PLZT as a method for forming a capacitor having a large capacitance in a narrow area has been widely studied.
이와 같은 고 유전상수를 갖는 유전체를 사용하는 경우, 백금(Pt)이나 루테늄(Ru) 또는 이리듐(Ir)등과 같은 귀금속 물질이 전극으로 채용된다. 상기 귀금속 물질을 전극으로 사용하는 경우, 일반적인 증착법으로 증발(evaporation)법, 스퍼터링(sputtering)법, 화학 기상 증착(Chemical Vapor Deposition, 이하, CVD라 함)법등이 사용된다. 그런데, 이와 같은 증착법은 귀금속류의 타겟과 CVD 유기 소오스 등의 재료 값이 비싸기 때문에 제품의 원가를 상승시켜 부가가치를 떨어뜨리는 단점이 있다. 뿐만 아니라, 상기 귀금속 물질은 내식각성이 우수해서 식각이 어려우므로, 작은 디자인 룰이 적용되는 공정에서 셀 단위로 전극을 분리하는데 어려움이 있다.When using a dielectric having such a high dielectric constant, a precious metal material such as platinum (Pt), ruthenium (Ru) or iridium (Ir) is employed as the electrode. When the noble metal material is used as an electrode, evaporation, sputtering, chemical vapor deposition (hereinafter, referred to as CVD) and the like are used as general evaporation methods. However, such a deposition method has a disadvantage of lowering the added value by increasing the cost of the product because of the high cost of materials such as targets of noble metals and CVD organic sources. In addition, since the noble metal material is difficult to etch because of the excellent etching resistance, it is difficult to separate the electrodes by cells in a process in which a small design rule is applied.
최근, 이러한 문제를 극복하기 위해 전기도금법을 이용하여 귀금속 물질로 이루어진 전극을 형성하는 방법이 널리 연구되고 있다.Recently, in order to overcome this problem, a method of forming an electrode made of a noble metal material using an electroplating method has been widely studied.
이하, 종래 기술에 의한 전기도금법을 이용한 반도체 장치의 커패시터 형성방법을 설명한다.Hereinafter, a method of forming a capacitor of a semiconductor device using the electroplating method according to the prior art will be described.
도 1을 참조하면, 반도체 기판(10) 상에 제1 도전층(12) 및 절연막(14)을 순차적으로 형성한 다음, 도 2에 도시된 바와 같이, 상기 절연막(14)을 패터닝하여 상기 제1 도전층(12)이 노출되는 비어홀(16)을 포함하는 절연막 패턴(14a)을 형성한다. 이때, 상기 절연막 패턴(14a)의 측면은 식각의 특성 상, 상기 제1 도전층(12)이 표면과 수직한 형태가 아니고 포지티브 경사를 갖게 형성된다. 즉, 90°보다 큰 둔각을 이룬다.Referring to FIG. 1, the first conductive layer 12 and the insulating layer 14 are sequentially formed on the semiconductor substrate 10, and then, as illustrated in FIG. 2, the insulating layer 14 is patterned to form the first conductive layer 12. The insulating layer pattern 14a including the via hole 16 through which the first conductive layer 12 is exposed is formed. In this case, the side surface of the insulating layer pattern 14a is formed to have a positive inclination rather than a vertical shape of the first conductive layer 12 due to the etching characteristics. That is, an obtuse angle greater than 90 ° is achieved.
도 3을 참조하면, 상기 비어홀(16)에 전기도금법으로 제2 도전층(18)을 채운다. 이어서, 상기 절연막 패턴(14a)을 제거한다. 이 결과, 도 4에 도시된 바와 같이, 상기 제1 도전층(12) 상에 제2 도전층(12)이 형성된다.Referring to FIG. 3, the via hole 16 is filled with a second conductive layer 18 by an electroplating method. Next, the insulating film pattern 14a is removed. As a result, as shown in FIG. 4, the second conductive layer 12 is formed on the first conductive layer 12.
도 5를 참조하면, 상기 제1 도전층(12)의 노출된 부분을 제거한다. 이렇게 함으로써 상기 제1 도전층 패턴(12a) 및 상기 제2 도전층(18)으로 이루어지는 셀 단위의 커패시터의 하부전극이 형성된다.Referring to FIG. 5, the exposed portion of the first conductive layer 12 is removed. In this way, a lower electrode of a capacitor in a cell unit including the first conductive layer pattern 12a and the second conductive layer 18 is formed.
도 6을 참조하면, 상기 제1 도전층 패턴(12a) 및 제2 도전층(18)의 전면을 덮는 유전막(20)이 상기 반도체 기판(10) 상에 형성된다. 이어서, 상기 유전막(20) 상에 제3 도전층(22)이 형성된다. 상기 제3 도전층(22)은 커패시터의 상부전극으로 사용된다. 이렇게 하여 커패시터가 완성된다.Referring to FIG. 6, a dielectric film 20 covering the entire surface of the first conductive layer pattern 12a and the second conductive layer 18 is formed on the semiconductor substrate 10. Subsequently, a third conductive layer 22 is formed on the dielectric film 20. The third conductive layer 22 is used as an upper electrode of the capacitor. This completes the capacitor.
그런데, 상술한 종래 기술은 다음과 같은 문제점을 내포하고 있다.By the way, the above-mentioned prior art has the following problems.
즉, 상기 하부전극으로 사용되는 상기 제2 도전층(18)의 형태는 전(前) 단계에서 형성되는 비어홀(16)의 형태에 의존하게 된다. 그런데, 상기 절연막(14)을 건식식각으로 식각하는 경우, 현재로써는 상기 제1 도전층(12)과 90°보다 작은 예각을 이루는 절연막 패턴(14a)이 형성되는 것을 피할 수 없다. 따라서, 상기 비어홀(16)에 형성되는 상기 제2 도전층(18)은 도 4에서 볼 수 있듯이, 아래쪽 보다 위쪽 직경이 넓은 원통형으로 형성된다. 이러한 형태의 전극 상에 상기 유전막(20) 및 상기 제3 도전층(22)이 순차적으로 형성되는 경우, 상기 유전막(20)이나 상기 제3 도전층(22)의 스텝 커버리지는 매우 불량해진다(도 6 참조). 이로 인해, 하부전극으로 사용되는 상기 제2 도전층(18)과 상부전극으로 사용되는 상기 제3 도전층(22)사이의 유효면적이 감소되어 커패시터의 정전용량이 감소된다.That is, the shape of the second conductive layer 18 used as the lower electrode depends on the shape of the via hole 16 formed in the previous step. However, when the insulating layer 14 is etched by dry etching, it is currently inevitable to form the insulating layer pattern 14a having an acute angle smaller than 90 ° with the first conductive layer 12. Therefore, as shown in FIG. 4, the second conductive layer 18 formed in the via hole 16 is formed in a cylindrical shape having a diameter larger than a lower side thereof. When the dielectric film 20 and the third conductive layer 22 are sequentially formed on the electrode of this type, the step coverage of the dielectric film 20 or the third conductive layer 22 becomes very poor (Fig. 6). As a result, the effective area between the second conductive layer 18 used as the lower electrode and the third conductive layer 22 used as the upper electrode is reduced, thereby reducing the capacitance of the capacitor.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이와 같은 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 귀금속 물질로 이루어지는 전극을 형성하되, 그 측면이 포지티브한 경사를 갖게 하여 전극 사이에 유효면적을 증가시킴으로써 커패시터의 정전용량이 증가될 수 있는 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art, to form an electrode made of a noble metal material, while having a positive inclination of the side of the capacitor by increasing the effective area between the electrodes The present invention provides a method of manufacturing a capacitor of a semiconductor device using an electroplating method, the capacitance of which can be increased.
도 1 내지 도 6은 종래 기술에 의한 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device using an electroplating method according to the prior art.
도 7 내지 도 15는 본 발명의 실시예에 의한 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도이다.7 to 15 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device using an electroplating method according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판.40: substrate.
42, 52 및 56:제1 내지 제3 도전층.42, 52, and 56: first to third conductive layers.
44, 48:제1 및 제2 절연막.44, 48: First and second insulating films.
50:접촉홀. 54:유전막.50: contact hole. 54: Dielectric film.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above technical problem, the present invention provides a capacitor manufacturing method of a semiconductor device using the following electroplating method.
즉, (a) 기판 상에 제1 도전층을 형성한다. (b) 상기 제1 도전층 상에 네가티브 경사를 갖는 홀을 포함하는 절연막을 형성한다. (c) 상기 홀에 제2 도전층을 채운다. (d) 상기 절연막을 제거한다. (e) 상기 제1 도전층의 노출된 부분을 제거한다. (f) 상기 기판 상에 상기 제1 및 제2 도전층의 전면을 덮는 유전막을 형성한다. (g) 상기 유전막 상에 제3 도전층을 형성한다.That is, (a) a 1st conductive layer is formed on a board | substrate. (b) An insulating film including a hole having a negative slope is formed on the first conductive layer. (c) Filling the hole with a second conductive layer. (d) The insulating film is removed. (e) Remove the exposed portion of the first conductive layer. (f) A dielectric film is formed on the substrate to cover the entire surfaces of the first and second conductive layers. (g) A third conductive layer is formed on the dielectric film.
이 과정에서, 상기 (b) 공정은 다음 공정을 더 포함한다.In this process, the step (b) further comprises the following process.
즉, (b1) 상기 제1 도전층 상에 포지티브 경사를 갖는 제1 절연막 패턴을 형성한다. (b2) 상기 제1 도전층 상에 상기 제1 절연막 패턴을 덮는 제2 절연막을 형성한다. (b3) 상기 제2 절연막의 전면을 상기 제1 절연막 패턴이 노출될 때 까지 연마하여 평탄화한다. (b4) 상기 제1 절연막 패턴을 제거한다.That is, (b1) a first insulating film pattern having a positive slope is formed on the first conductive layer. (b2) A second insulating film is formed on the first conductive layer to cover the first insulating film pattern. (b3) The entire surface of the second insulating film is polished and planarized until the first insulating film pattern is exposed. (b4) The first insulating film pattern is removed.
이때, 상기 제1 절연막 패턴은 상기 제2 도전층의 경사를 포지티브가 되게 하기 위한 경사 개선층으로 사용된다. 즉, 상기 제1 절연막 패턴은 상기 제2 도전층이 가질 경사와 동일한 경사로 상기 제2 도전층이 형성될 영역을 확보하는 역할을 한다. 따라서, 상기 제1 절연막 패턴은 상기 제2 절연막에 비해 식각율이 높은 물질막으로 형성하는 것이 바람직하다.In this case, the first insulating layer pattern is used as an inclination improving layer for making the inclination of the second conductive layer positive. That is, the first insulating layer pattern serves to secure a region where the second conductive layer is to be formed at the same slope as that of the second conductive layer. Therefore, the first insulating film pattern is preferably formed of a material film having a higher etching rate than the second insulating film.
상기 제1 절연막 패턴은 습식 또는 건식식각으로 제거한다.The first insulating layer pattern is removed by wet or dry etching.
본 발명의 실시예에 따르면, 상기 제2 도전층은 전기도금법으로 형성하는 것이 바람직하다. 따라서, 상기 제1 도전층은 상기 제2 도전층을 형성하기 위한 씨드 층(seed layer)으로 사용된다.According to an embodiment of the present invention, the second conductive layer is preferably formed by an electroplating method. Therefore, the first conductive layer is used as a seed layer for forming the second conductive layer.
본 발명의 제1 실시예에 따르면, 상기 제1 절연막 패턴은 TiN막, TiN합금 계열의 물질막, Ti막, Ti합금계열의 물질막, Ta, Ta 합금 계열의 물질막, TaN합금계열의 물질막, SiN막, SiON막 및 폴리실리콘막으로 이루어진 군중 선택된 어느 하나로 형성한다.According to the first embodiment of the present invention, the first insulating film pattern is a TiN film, a TiN alloy material film, a Ti film, a Ti alloy material film, a Ta, Ta alloy material film, a TaN alloy material It is formed of any one selected from the group consisting of a film, a SiN film, a SiON film and a polysilicon film.
이때, 상기 제2 절연막은 FOx막, SOG막, BPSG막 및 CVD 산화막으로 이루어진 군중 선택된 어느 하나로 형성한다.At this time, the second insulating film is formed of any one selected from the group consisting of FOx film, SOG film, BPSG film and CVD oxide film.
본 발명의 제2 실시예에 의하면, 상기 제1 절연막 패턴은 FOx막, SOG막, BPSG막 및 CVD 산화막으로 이루어진 군중 선택된 어느 하나로 형성한다.According to the second embodiment of the present invention, the first insulating film pattern is formed of any one selected from the group consisting of FOx film, SOG film, BPSG film and CVD oxide film.
이때, 상기 제2 절연막은 SiN막, SiON막 및 폴리실리콘막으로 이루어진 군중 선택된 어느 하나를 사용한다.At this time, the second insulating film is any one selected from the group consisting of a SiN film, a SiON film and a polysilicon film.
상기 제1 도전층은 금속층, 전도성 금속산화물층 및 전도성 금속질화물층으로 이루어진 군중 선택된 어느 하나를 사용한다.The first conductive layer uses any one selected from the group consisting of a metal layer, a conductive metal oxide layer, and a conductive metal nitride layer.
상기 제2 도전층은 Pt, Rh, Ru, Ir, Os 및 Pd등으로 이루어진 군중 선택된 어느 하나이다.The second conductive layer is any one selected from the group consisting of Pt, Rh, Ru, Ir, Os, and Pd.
상기 유전막은 Ta2O5막, Al2O3막, SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, PbTiO3막, (Pb, Zr)TiO3막, Pb(La, Zr)TiO3막, Sr2Bi2NbO9막, Sr2Bi2TaO9막, LiNbO3막, Pb(Mg1/3, Nb2/3)막 및 NbO3막등으로 이루어진 군중 선택된 어느 하나로 형성한다.The dielectric films include Ta2O5 film, Al2O3 film, SrTiO3 film, BaTiO3 film, (Ba, Sr) TiO3 film, PbTiO3 film, (Pb, Zr) TiO3 film, Pb (La, Zr) TiO3 film, Sr2Bi2NbO9 film, Sr2Bi2TbO93, LiN It is formed of any one selected from the group consisting of a film, a Pb (Mg 1/3, Nb 2/3) film and an NbO 3 film.
상기 제3 도전층은 TiN층, Pt층, Ru층, Ir층, RuO2층, IrO2층, SrRuO3층, BaSrRuO3층, CaSrRuO3층 및 페로브스카이드(perovskite)구조를 갖는 산화물층으로 이루어진 군중 선택된 어느 하나로 형성한다.The third conductive layer is any selected from the group consisting of an oxide layer having a TiN layer, a Pt layer, a Ru layer, an Ir layer, a RuO 2 layer, an IrO 2 layer, an SrRuO 3 layer, a BaSrRuO 3 layer, a CaSrRuO 3 layer, and a perovskite structure. Form into one.
본 발명을 이용하면, 커패시터의 하부 전극 상에 순차적으로 형성되는 유전막 및 상부전극의 스텝 커버리지가 개선된다. 즉, 상기 전극 상에 균일한 두께로 유전막 및 상부전극을 형성할 수 있다. 따라서, 커패시터의 유효단면적이 증가되어 커패시터의 정전용량이 증가된다.Using the present invention, step coverage of the dielectric film and the upper electrode sequentially formed on the lower electrode of the capacitor is improved. That is, the dielectric film and the upper electrode may be formed on the electrode with a uniform thickness. Thus, the effective cross-sectional area of the capacitor is increased to increase the capacitance of the capacitor.
이하, 본 발명의 실시예에 의한 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device using an electroplating method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being on top of another layer or substrate, the layer may be directly on top of the other layer or substrate and a third layer may be interposed therebetween.
첨부된 도면들 중, 도 7 내지 도 15는 본 발명의 실시예에 의한 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도이다.7 to 15 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device using an electroplating method according to an embodiment of the present invention.
도 7을 참조하면, 기판(40) 상에 제1 도전층(42)을 형성한다. 상기 기판(40)은 반도체 기판 또는 상기 반도체 기판 상에 형성된 절연막이다. 상기 제1 도전층(42)은 전기 도금을 위한 씨드 층(seed layer)으로 사용된다. 상기 제1 도전층(42)은 금속층, 전도성 금속 산화물층 및 전도성 금속질화물층으로 이루어진 군중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다. 상기 제1 도전층(42) 상에 제1 절연막(44)을 형성한다. 상기 제1 절연막(44)은 후속 형성될 커패시터의 하부전극의 경사를 개선시키기 위한 경사 개선층으로 사용된다. 상기 제1 절연막(44)은 상기 제1 절연막 패턴은 TiN막, TiN합금 계열의 물질막, Ti막, Ti합금계열의 물질막, Ta, Ta 합금 계열의 물질막, TaN합금계열의 물질막, SiN막, SiON막 및 폴리실리콘막으로 이루어진 군중 선택된 어느 하나로 형성한다. 상기 제1 절연막(44)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여, 상기 제1 절연막(44)의 소정영역이 노출되는 감괌막 패턴(46)을 형성한다. 상기 감광막 패턴(46)으로 덮인 영역이 후속공정에서 커패시터의 하부전극이 형성될 영역이다.Referring to FIG. 7, a first conductive layer 42 is formed on the substrate 40. The substrate 40 is a semiconductor substrate or an insulating film formed on the semiconductor substrate. The first conductive layer 42 is used as a seed layer for electroplating. The first conductive layer 42 is preferably formed using any one selected from the group consisting of a metal layer, a conductive metal oxide layer, and a conductive metal nitride layer. A first insulating layer 44 is formed on the first conductive layer 42. The first insulating layer 44 is used as an inclination improving layer for improving the inclination of the lower electrode of the capacitor to be subsequently formed. The first insulating film 44 may include a TiN film, a TiN alloy material film, a Ti film, a Ti alloy material film, a Ta, Ta alloy material film, a TaN alloy material film, It is formed of any one selected from the group consisting of a SiN film, a SiON film, and a polysilicon film. A photosensitive film (not shown) is coated on the entire surface of the first insulating film 44. The photosensitive layer is patterned to form a photosensitive Guam pattern 46 that exposes a predetermined region of the first insulating layer 44. The region covered with the photoresist pattern 46 is a region where the lower electrode of the capacitor is to be formed in a subsequent process.
도 8을 참조하면, 상기 감광막 패턴(46)을 식각마스크로 사용하여 상기 제1 절연막(44)의 전면을 건식식각 한 후, 상기 감광막 패턴(46)을 제거한다. 상기 식각은 상기 제 1 도전층(42)이 노출될 때 까지 실시한다. 상기 식각 결과 상기 제1 도전층(42) 상에는 서로 이격되어 있는 제1 절연막 패턴(44a)이 형성된다. 상기 제1 절연막 패턴(44a)은 상기 건식식각의 특성상, 상기 제1 도전층(42)에 대해 측면이 완전히 수직한 형태로 형성되지 않고, 포지티브 경사를 갖는다.Referring to FIG. 8, after etching the entire surface of the first insulating layer 44 using the photoresist pattern 46 as an etching mask, the photoresist pattern 46 is removed. The etching is performed until the first conductive layer 42 is exposed. As a result of the etching, first insulating layer patterns 44a spaced apart from each other are formed on the first conductive layer 42. The first insulating layer pattern 44a is not formed to have a completely vertical side surface with respect to the first conductive layer 42 due to the dry etching, and has a positive slope.
도 9를 참조하면, 상기 제1 절연막 패턴(44a)이 형성되어 있는 상기 제1 도전층(42) 상에 상기 제1 절연막 패턴(44a)을 덮는 제2 절연막(48)을 형성한다. 상기 제2 절연막(48)은 상기 제1 절연막(44)보다 식각율이 낮은 물질로 형성하는 것이 바람직하다. 따라서, 상기 제2 절연막(48)은 FOx막, SOG막, BPSG막 및 CVD 산화막으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다. 상기 제2 절연막(48)의 전면을 연마하여 평탄화한다. 상기 연마는 상기 제1 절연막 패턴(44a)이 노출될 때 까지 실시한다. 상기 제2 절연막(48)의 평탄화는 에치 백을 이용한다.Referring to FIG. 9, a second insulating film 48 covering the first insulating film pattern 44a is formed on the first conductive layer 42 on which the first insulating film pattern 44a is formed. The second insulating layer 48 may be formed of a material having an etching rate lower than that of the first insulating layer 44. Therefore, the second insulating film 48 is preferably formed of any one selected from the group consisting of FOx film, SOG film, BPSG film and CVD oxide film. The entire surface of the second insulating film 48 is polished and planarized. The polishing is performed until the first insulating film pattern 44a is exposed. The planarization of the second insulating film 48 uses an etch back.
도 10에 도시한 바와 같이, 상기 제1 절연막 패턴(44a)을 노출시킨 후, 건식 또는 습식식각으로 상기 제1 절연막 패턴(44a)만을 제거한다. 따라서, 상기 제1 절연막(44)은 상기 제2 절연막(48)에 비해 식각율이 높은 물질로 형성하는 것이 바람직하다.As shown in FIG. 10, after exposing the first insulating film pattern 44a, only the first insulating film pattern 44a is removed by dry or wet etching. Therefore, the first insulating film 44 is preferably formed of a material having a higher etching rate than the second insulating film 48.
도 11에 도시한 바와 같이, 상기 제1 절연막 패턴(44a)이 제거됨으로써 상기 제2 절연막(48)의 상기 제1 절연막 패턴(44a)이 형성되어 있던 자리에 상기 제1 도전층(42)이 노출되는 홀(50)이 형성된다. 상기 제2 절연막(48)의 입장에서 볼 때, 상기 홀을 둘러싸는 측면은 네가티브 경사를 갖는다. 하지만, 네가티브 경사를 갖는 측면으로 둘러싸인 상기 홀(50)의 입장에서 볼 때 상기 측면은 포지티브 경사가 된다. 즉, 상기 측면과 상기 제1 도전층(42) 표면이 이루는 각은 90°보다 큰 둔각을 이룬다. 따라서, 상기 홀(50)에 채워지는 물질의 측면은 포지티브한 경사를 갖게 된다.As shown in FIG. 11, when the first insulating layer pattern 44a is removed, the first conductive layer 42 is formed at a position where the first insulating layer pattern 44a of the second insulating layer 48 is formed. The exposed hole 50 is formed. As viewed from the position of the second insulating film 48, the side surface surrounding the hole has a negative slope. However, from the standpoint of the hole 50 surrounded by the side having a negative slope, the side becomes a positive slope. That is, an angle formed between the side surface and the surface of the first conductive layer 42 forms an obtuse angle greater than 90 °. Thus, the side of the material filled in the hole 50 has a positive slope.
도 12를 참조하면, 전기도금법을 이용하여 상기 홀(50)에 제2 도전층(52)을 채운다. 상기 제2 도전층(52)은 내식각성이 있는 귀금속류의 물질층으로 형성한다. 즉, 상기 제2 도전층(52)은 Pt층, Rh층, Ru층, Ir층, Os층 및 Pd층등으로 이루어진 군중 선택된 어느 하나로 형성한다.Referring to FIG. 12, the second conductive layer 52 is filled in the hole 50 using the electroplating method. The second conductive layer 52 is formed of a material layer of an etched precious metals. That is, the second conductive layer 52 is formed of any one selected from the group consisting of a Pt layer, an Rh layer, a Ru layer, an Ir layer, an Os layer, and a Pd layer.
계속해서, 상기 결과물에서 상기 제2 절연막(48)을 제거한다. 상기 제2 절연막(48)은 습식식각 또는 건식식각으로 제거한다. 이 결과, 도 13에 도시한 바와 같이 상기 제1 도전층(42) 상에 소정 간격 만큼 이격된 포지티브 경사를 갖는 제2 도전층(52)이 형성된다. 상기 제2 도전층(52)은 커패시터의 하부전극으로 사용된다. 따라서, 상기 제2 도전층(52)의 표면적에 따라 커패시터의 정전용량은 달라질 수 있다. 상기 제2 도전층(52)의 표면적은 상기 제2 절연막(48)의 두께에 따라 달라진다. 상기 제1 도전층(42)중에서 상기 제2 도전층(52)으로 덮힌 영역을 제외한 나머지 영역은 노출되어 있다. 상기 제1 도전층(42)의 노출된 영역을 제거함으로써 도 14에 도시한 바와 같이, 상기 제1 및 제2 도전층(42, 52)으로 이루어지는 셀 단위의 커패시터 하부전극이 형성된다.Subsequently, the second insulating film 48 is removed from the resultant product. The second insulating layer 48 is removed by wet etching or dry etching. As a result, as shown in FIG. 13, a second conductive layer 52 having a positive slope spaced by a predetermined interval is formed on the first conductive layer 42. The second conductive layer 52 is used as a lower electrode of the capacitor. Therefore, the capacitance of the capacitor may vary according to the surface area of the second conductive layer 52. The surface area of the second conductive layer 52 depends on the thickness of the second insulating film 48. The remaining area of the first conductive layer 42 except for the area covered by the second conductive layer 52 is exposed. By removing the exposed region of the first conductive layer 42, a capacitor lower electrode of a cell unit consisting of the first and second conductive layers 42 and 52 is formed.
도 15를 참조하면, 상기 기판(40) 상에 상기 제1 및 제2 도전층(42, 52)으로 이루어지는 하부전극의 전면을 덮는 유전막(54)을 형성한다. 상기 유전막(54)은 고유전율을 갖는 유전체를 사용하여 형성하는 것이 바람직하다. 예컨대, Ta2O5막, Al2O3막, SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, PbTiO3막, (Pb, Zr)TiO3막, Pb(La, Zr)TiO3막, Sr2Bi2NbO9막, Sr2Bi2TaO9막, LiNbO3막, Pb(Mg1/3, Nb2/3)막 및 NbO3막등으로 이루어진 군중 선택된 어느 하나로 형성한다.Referring to FIG. 15, a dielectric film 54 covering the entire surface of the lower electrode including the first and second conductive layers 42 and 52 is formed on the substrate 40. The dielectric film 54 is preferably formed using a dielectric having a high dielectric constant. For example, Ta2O5 film, Al2O3 film, SrTiO3 film, BaTiO3 film, (Ba, Sr) TiO3 film, PbTiO3 film, (Pb, Zr) TiO3 film, Pb (La, Zr) TiO3 film, Sr2Bi2NbO9 film, Sr2Bi2TaO9 film, LiN , Pb (Mg1 / 3, Nb2 / 3) film, NbO3 film, or the like.
상기 하부전극은 상기 제1 및 제2 도전층(42, 52)으로 이루어지나, 주가 되는 것은 제2 도전층(52)이므로, 도 15에서는 상기 제1 및 제2 도전층(42, 52)을 합쳐서 하나의 도전층으로 표시하고 제2 도전층(52)으로 도시한다.The lower electrode is formed of the first and second conductive layers 42 and 52, but the main electrode is the second conductive layer 52. In FIG. 15, the first and second conductive layers 42 and 52 are formed. In total, it is represented by one conductive layer and shown as a second conductive layer 52.
계속해서, 상기 유전막(54) 상에 제3 도전층(56)을 형성한다. 상기 제3 도전층(56)은 커패시터의 상부전극으로 사용된다. 상기 제3 도전층은 TiN층, Pt층, Ru층, Ir층, RuO2층, IrO2층, SrRuO3층, BaSrRuO3층, CaSrRuO3층 및 페로브스카이드(perovskite)구조를 갖는 산화물층으로 이루어진 군중 선택된 어느 하나로 형성한다. 상기 유전막(54)은 상기 제2 도전층(52)의 경사가 포지티브하므로 상기 제2 도전층(52)의 전면에 균일한 두께로 형성되어 스텝 커버리지가 개선된다. 상기 제3 도전층(56)의 경우도 마찬가지이다. 따라서, 상기 제2 및 제3 도전층(52, 56) 사이의 유효면적이 증가되어 커패시터의 정전용량이 증가된다.Subsequently, a third conductive layer 56 is formed on the dielectric film 54. The third conductive layer 56 is used as an upper electrode of the capacitor. The third conductive layer is any selected from the group consisting of an oxide layer having a TiN layer, a Pt layer, a Ru layer, an Ir layer, a RuO 2 layer, an IrO 2 layer, an SrRuO 3 layer, a BaSrRuO 3 layer, a CaSrRuO 3 layer, and a perovskite structure. Form into one. Since the dielectric film 54 has a positive slope of the second conductive layer 52, the dielectric film 54 is formed to have a uniform thickness on the entire surface of the second conductive layer 52, thereby improving step coverage. The same applies to the third conductive layer 56. Thus, the effective area between the second and third conductive layers 52 and 56 is increased to increase the capacitance of the capacitor.
본 발명의 다른 실시예에 의하면, 상기 제1 절연막(44)은 FOx막, SOG막, BPSG막 및 CVD 산화막으로 이루어진 군중 선택된 어느 하나로 형성하고, 상기 제2 절연막은 SiN막, SiON막 및 폴리실리콘막으로 이루어진 군중 선택된 어느 하나를 사용하여 형성한다.According to another embodiment of the invention, the first insulating film 44 is formed of any one selected from the group consisting of FOx film, SOG film, BPSG film and CVD oxide film, the second insulating film is SiN film, SiON film and polysilicon A crowd consisting of membranes is formed using any one selected.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 제1 도전층을 다층으로 형성한다던지 상기 제1 및 제2 도전층 또는 다른 층이나 막들 사이에 다른 물질층을 더 형성하는 방법으로 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form the first conductive layer in multiple layers, or may further form another material layer between the first and second conductive layers or another layer or films. It is clear that the present invention can be carried out by the method. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 내식각성 귀금속류의 물질을 이용한 커패시터의 하부전극을 형성하는 과정에서, 하부 전극이 형성될 자리에 원하는 하부 전극과 동일한 경사를 갖는 절연막 패턴을 형성한 후 제거하여 상기 하부 전극이 형성될 틀을 형성한 다음, 이 틀에 전기도금법으로 내식각성 귀금속류의 물질을 채워서 상기 하부 전극을 형성한다. 이렇게 함으로써 내식각성이 있는 귀금속류의 물질로 형성되는 하부 전극을 포지티브 경사를 갖게 형성할 수 있으므로, 상기 하부 전극 상에 순차적으로 형성되는 유전막 및 상부 전극의 스텝 커버리지가 개선된다. 즉, 상기 전극 상에 균일한 두께로 유전막 및 상부전극을 형성할 수 있다. 따라서, 커패시터의 유효단면적이 증가되어 커패시터의 정전용량이 증가된다.As described above, in the process of forming the lower electrode of the capacitor using the material of the corrosion-resistant noble metal, the lower electrode is formed by forming and removing an insulating film pattern having the same inclination as the desired lower electrode in the place where the lower electrode is to be formed. After forming the mold, the lower electrode is formed by filling the material of the etch-resistant precious metals by electroplating. In this way, since the lower electrode formed of the material of the etch-resistant precious metal can be formed to have a positive slope, the step coverage of the dielectric film and the upper electrode sequentially formed on the lower electrode is improved. That is, the dielectric film and the upper electrode may be formed on the electrode with a uniform thickness. Thus, the effective cross-sectional area of the capacitor is increased to increase the capacitance of the capacitor.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056194A KR20000040534A (en) | 1998-12-18 | 1998-12-18 | Method for manufacturing capacitor of semiconductor device by using an electric plating |
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|---|---|---|---|
| KR1019980056194A KR20000040534A (en) | 1998-12-18 | 1998-12-18 | Method for manufacturing capacitor of semiconductor device by using an electric plating |
Publications (1)
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| KR20000040534A true KR20000040534A (en) | 2000-07-05 |
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ID=19563765
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|---|---|---|---|
| KR1019980056194A KR20000040534A (en) | 1998-12-18 | 1998-12-18 | Method for manufacturing capacitor of semiconductor device by using an electric plating |
Country Status (1)
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|---|---|
| KR (1) | KR20000040534A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331570B1 (en) * | 2000-06-13 | 2002-04-06 | 윤종용 | Method for manufacturing capacitor of semiconductor memory device using electroplating method |
| KR100384867B1 (en) * | 2001-05-03 | 2003-05-23 | 주식회사 하이닉스반도체 | Method for fabricating capacitor |
| KR100721579B1 (en) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | Method for fabrication of capacitor |
-
1998
- 1998-12-18 KR KR1019980056194A patent/KR20000040534A/en not_active Application Discontinuation
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| KR100721579B1 (en) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | Method for fabrication of capacitor |
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